CN115332171A - 集成电路的形成方法 - Google Patents

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潘冠廷
陈仕承
张荣宏
张罗衡
姚茜甯
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Abstract

集成电路的形成方法包括形成多个半导体纳米片。方法包括形成覆层内侧间隔物于晶体管的源极区与晶体管的栅极区之间。方法包括形成片状物内侧间隔物于半导体纳米片之间，且片状物内侧间隔物的沉积制程与覆层内侧间隔物的沉积制程分开。

Description

集成电路的形成方法
技术领域
本发明实施例关于半导体制作，更特别关于与全绕式栅极晶体管的半导体纳米片相关的间隔物层。
背景技术
增加电子装置(如智能手机、平板电脑、台式机、笔记本电脑、或许多其他种类的电子装置)中的计算能力的需求不断提高。集成电路提供这些电子装置所需的计算能力。增加集成电路中的计算能力的方法之一，是增加半导体基板的给定面积中所能包含的晶体管与其他集成电路结构的数目。
全绕式栅极晶体管可帮助增加计算能力，因为全绕式栅极晶体管非常小，且比现有晶体管改良更多功能。全绕式栅极晶体管可包括多个半导体纳米片或纳米线，其可作为晶体管所用的通道区。然而，目前难以有效绝缘半导体纳米片。
发明内容
在一实施例中，集成电路的形成方法包括形成多个半导体纳米片的堆叠，且半导体纳米片对应全绕式栅极晶体管的多个通道区；形成第一组成的多个牺牲半导体纳米片于半导体纳米片之间；以及形成第二组成的牺牲半导体覆层以接触半导体纳米片的堆叠与牺牲半导体纳米片，且第二组成与第一组成不同。方法包括以第一蚀刻制程使牺牲半导体覆层凹陷，以露出半导体纳米片的部分；以及形成覆层内侧间隔物于使牺牲半导体覆层凹陷所露出的半导体纳米片的部分上。方法包括以第二蚀刻制程使牺牲半导体纳米片凹陷，以移除牺牲半导体纳米片的部分；以及形成个别的片状物内侧间隔物，以取代每一牺牲半导体纳米片的凹陷部分。
在一实施例中，集成电路的形成方法包括形成多个半导体纳米片以对应全绕式栅极晶体管的通道区；以第一沉积制程形成多个片状物内侧间隔物，其各自位于个别成对的半导体纳米片之间；以及以第二沉积制程形成覆层内侧间隔物以接触每一半导体纳米片与片状物内侧间隔物。方法包括形成晶体管的源极区以接触半导体纳米片、片状物内侧间隔物、与覆层内侧间隔物；沉积晶体管的栅极介电层于半导体纳米片之上以及片状物内侧间隔物之上；以及沉积晶体管的栅极金属于栅极介电层之上与半导体纳米片之间。
在一实施例中，集成电路包括全绕式栅极晶体管，其包括源极区；漏极区；以及多个半导体纳米片，对应晶体管的通道区且各自延伸于源极区与漏极区之间。晶体管包括覆层内侧间隔物，垂直延伸并接触源极区与每一半导体纳米片；以及多个片状物内侧间隔物，各自位于个别成对的半导体纳米片之间并接触覆层内侧间隔物与源极区。晶体管包括栅极介电层，位于半导体纳米片上；以及栅极金属，位于栅极介电层之上与半导体纳米片之间。
附图说明
图1A至1W是一些实施例中，集成电路于多种制程阶段的透视图。
图1X至1Z与图2是一些实施例中，图1W的集成电路沿着多种切线的剖视图。
其中，附图标记说明如下：
W1，W2：横向宽度
W3：距离
X，Y，Z，2：切线
100：集成电路
102：基板
104：半导体纳米片
106：牺牲半导体纳米片
108，152：沟槽
110：硬遮罩层
112：浅沟槽隔离区
114：牺牲半导体覆层
116：间隙
118：混合鳍状结构
120，122，128，130：介电层
124：高介电常数的介电层
126：多晶硅层
131：薄介电层
132：栅极间隔物层
134：覆层内侧间隔物
136：片状物内侧间隔物
138：源极/漏极区
140：介电层
142：层间介电层
143：遮罩
146：栅极介电层
148：栅极金属
150：盖层
154：源极与漏极接点
160：全绕式栅极晶体管
具体实施方式
下述内容说明集成电路晶粒中的多种层状物与结构所用的许多厚度与材料。具体尺寸与材料作为各种实施例的例子。本技术领域中具有通常知识者依据本发明实施例，在不偏离本发明实施例的范畴下可采用其他尺寸和材料。
下述内容提供的不同实施例或实例可实施本发明的不同结构。特定构件与排列的实施例是用以简化本发明而非局限本发明。举例来说，形成第一构件于第二构件上的叙述包含两者直接接触，或两者之间隔有其他额外构件而非直接接触。此外，本发明的多种例子中可重复标号，但这些重复仅用以简化与清楚说明，不代表不同实施例及/或设置之间具有相同标号的单元之间具有相同的对应关系。
此外，空间性的相对用语如“下方”、“其下”、“较下方”、“上方”、“较上方”、或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件，而非局限于图示方向。元件亦可转动90°或其他角度，因此方向性用语仅用以说明图示中的方向。
在下述内容中，说明具体细节以利理解一些创造性实施例。然而，本技术领域中具有通常知识者可在没有这些具体细节的情况下实现各种实施例。在其他例子中，不详述电子构件与制作技术相关的常见结构，以避免非必要地混淆本发明实施例的说明。
除非内容特别提及，说明书全文与权利要求中的用语“包含”指的是开放式的包含，比如“包含但不限于”。
顺序性的用语如第一、第二、与第三等不必然有顺序上的意义，其仅用于区隔多个步骤或结构。
在说明书中，“一实施例”或“实施例”指的是至少一实施例所包含的特定结构或特征。如此一来，在不同段落中提到的“一实施例”或“实施例”不必然为相同实施例。此外，特定结构与特性可以任何适当的方式结合于一或多个实施例中。
除非内容另有明确定义，否则说明书与权利要求中的单数形式“一”，“一个”、与“该”包括复数个。值得注意的是用语“或”通常指的是“及/或”，除非内容另有明确定义。
本发明实施例提供的集成电路包括全绕式栅极晶体管，其各自具有多个半导体纳米片以对应晶体管的通道区。本发明实施例可提供不同组成与不同蚀刻特性的牺牲半导体区，以改良半导体纳米片所用的介电间隔物。第一牺牲半导体区对应最后自半导体纳米片之间移除的半导体材料。第二牺牲半导体区对应横向围绕半导体纳米片堆叠(最后被移除之前)的半导体覆层。由于第一牺牲半导体区与第二牺牲半导体区具有不同组成，因此可选择性蚀刻上述两者以形成高品质的介电间隔物。此方法具有许多优点，包括蚀刻制程时不损伤顶部纳米片、比现有方法更能改善晶体管的交流电效能、合并点的覆层完整性高、且不需处理第一牺牲半导体区与第二牺牲半导体区之间的凹陷负载。上述优点使晶体管具有较佳效能，并改善制程良率。
图1A至1W是一实施例中，集成电路100于连续的制程中间阶段的透视图。图1A至1W是产生集成电路(含有全绕式栅极纳米片晶体管)的例示性制程。图1A至1W显示如何依据本发明实施例的概念，以简单有效的制程形成晶体管。在不偏离本发明范畴的情况下，可采用其他制程步骤与制程步骤的组合。
全绕式栅极晶体管结构的图案化方法可为任何合适方法。举例来说，可采用一或多道光微影制程图案化结构，包括双重图案化或多重图案化制程。一般而言，双重图案化或多重图案化制程可结合光微影与自对准制程，其产生的图案间距小于采用单一的直接光微影制程所得的图案间距。举例来说，一实施例形成牺牲层于基板上，并采用光微影制程图案化牺牲层。采用自对准制程以沿着图案化的牺牲层侧部形成间隔物。接着移除牺牲层，而保留的间隔物之后可用于图案化全绕式栅极结构。
在图1A中，集成电路100包括半导体基板102。在一实施例中，基板102包括单晶半导体层于至少一表面部分上。基板102可包括单晶半导体材料，比如但不限于硅、锗、硅锗、砷化镓、锑化铟、磷化镓、锑化镓、砷化铝铟、砷化镓铟、磷化镓锑、砷化镓锑、或磷化铟。在此处所述的制程例子中，基板102包括硅。但在不偏离本发明实施例的范畴的情况下，基板102可采用其他半导体材料。
基板102可包括表面区与一或多个缓冲层(未图示)。缓冲层可用于使基板的晶格常数逐渐改变至源极/漏极区的晶格常数。缓冲层的组成可为外延成长的单晶半导体材料，比如但不限于硅、锗、锗锡、硅锗、砷化镓、锑化铟、磷化镓、锑化镓、砷化铟铝、砷化铟镓、磷化镓锑、砷化镓锑、氮化镓、磷化镓、或磷化铟。基板102可包括适于掺杂杂质(如p型或n型导电性的杂质)的多种区域。举例来说，掺质可为n型晶体管所用的硼如二氟化硼，或p型晶体管所用的磷。
集成电路100包括多个半导体纳米片104或纳米线。半导体纳米片为导体材料层。半导体纳米片104对应此处说明的制程所得的全绕式栅极晶体管的通道区。半导体纳米片104可形成于基板102上。半导体纳米片104可包括一或多层的硅、锗、硅锗、砷化镓、锑化铟、磷化镓、锑化镓、砷化铝铟、砷化镓铟、磷化镓锑、砷化镓锑、或磷化铟。在一实施例中，半导体纳米片104与基板102为相同的半导体材料。在不偏离本发明实施例的范畴的情况下，半导体纳米片104可采用其他半导体材料。在此处所述的非限制性主要例子中，半导体纳米片104与基板102为硅。
集成电路100包括多个牺牲半导体纳米片106位于半导体纳米片104之间。牺牲半导体纳米片106与半导体纳米片104包括不同的半导体材料。在一例中，半导体纳米片104可包括硅，而牺牲半导体纳米片106可包括硅锗。在一例中，硅锗的牺牲半导体纳米片106可包含20％至30％的锗。但在不偏离本发明实施利的范畴的情况下，可采用其他浓度的锗。可选择硅锗的牺牲半导体纳米片106中的锗浓度，以与后续形成的硅锗牺牲覆层中的锗浓度不同。可选择牺牲半导体纳米片106与牺牲覆层的材料组成，以达不同的蚀刻特性。此方法的目的与优点将详述于下。
在一实施例中，半导体纳米片104与牺牲半导体纳米片106的形成方法，是自半导体基板102交错进行外延成长制程。举例来说，第一外延成长制程可形成最下侧的牺牲半导体纳米片106于基板102的上表面上。第二外延成长制程可形成最下侧的半导体纳米片104于最下侧的牺牲半导体纳米片106的上表面上。第三外延成长制程可形成第二下侧的牺牲半导体纳米片106于最下侧的半导体纳米片104的顶部上。进行交错的外延成长制程，直到形成选定数目的半导体纳米片104与牺牲半导体纳米片106。
在图1A中，显示3个半导体纳米片104。然而实际上，可采用多于或少于3个半导体纳米片104。举例来说，全绕式栅极晶体管可各自包括3至20个半导体纳米片104。在不偏离本发明实施例的范畴的情况下，可采用其他数目的半导体纳米片104。
半导体纳米片104的垂直厚度可介于2nm至15nm之间。牺牲半导体纳米片106的厚度可介于5nm至15nm之间。在不偏离本发明实施例的范畴的情况下，半导体纳米片104与牺牲半导体纳米片106可采用其他厚度与材料。
在一实施例中，牺牲半导体纳米片106对应具有第一半导体组成的第一牺牲外延半导体区。在后续步骤中，将移除牺牲半导体纳米片106并置换为其他材料与结构，因此视作牺牲半导体纳米片。
在图1B中，形成沟槽108于牺牲半导体纳米片106、半导体纳米片104、与基板102中。沟槽的形成方法可沉积硬遮罩层110于顶部的牺牲半导体纳米片106上。可采用标准光微影制程图案化与蚀刻硬遮罩层110。在图案化与蚀刻硬遮罩层110之后，蚀刻硬遮罩层110未覆盖的牺牲半导体纳米片106、半导体纳米片104、与基板102。蚀刻制程可形成沟槽108。蚀刻制程可包括多个蚀刻步骤。举例来说，第一蚀刻步骤可蚀刻顶部的牺牲半导体纳米片。第二蚀刻步骤可蚀刻顶部的半导体纳米片104。可重复交错的蚀刻步骤，直到蚀刻露出区域中的所有牺牲半导体纳米片106与半导体纳米片104。最终的蚀刻步骤可蚀刻基板102。在其他实施例中，可由单一蚀刻制程形成沟槽108。
沟槽108定义半导体纳米片104与牺牲半导体纳米片106的三个柱状物或堆叠。这些柱状物或堆叠各自对应分开的全绕式栅极晶体管，其可由此处所述的后续制程步骤形成。具体而言，每一柱状物或堆叠中的半导体纳米片104将对应特定全绕式栅极纳米片晶体管的通道区。
硬遮罩层110可包括铝、氧化铝、氮化硅、与其他合适材料的一或多者。硬遮罩层110的厚度可介于5nm至50nm之间。硬遮罩层110的沉积方法可为物理气相沉积制程、原子层沉积制程、化学气相沉积制程、或其他合适的沉积制程。在不偏离本发明实施例的范畴的情况下，硬遮罩层110可具有其他厚度、材料、与其他制程。
在图1C中，可形成浅沟槽隔离区于沟槽108中。浅沟槽隔离区的形成方法可为沉积介电材料于沟槽108中，并使沉积的介电材料凹陷。凹陷的介电材料的上表面低于最低的牺牲半导体纳米片106。
可采用浅沟槽隔离区112以分开独立的晶体管或晶体管组，而晶体管与半导体基板102一起形成。浅沟槽隔离区112所用的介电材料可包括氧化硅、氮化硅、氮氧化硅、碳氮氧化硅、碳氮化硅、氟硅酸盐玻璃、或低介电常数的介电材料，其形成方法可为低压化学气相沉积、等离子体辅助化学气相沉积、或可流动的化学气相沉积。在不偏离本发明实施例的范畴的情况下，浅沟槽隔离区112可采用其他材料与结构。
在图1D中，沉积牺牲半导体覆层114于半导体纳米片104与牺牲半导体纳米片106的侧壁之上以及硬遮罩层110之上。牺牲半导体覆层114定义间隙116于相邻的半导体纳米片柱状物的牺牲半导体覆层114之间。牺牲半导体覆层114的形成方法可为自半导体纳米片104、牺牲半导体纳米片106、与硬遮罩层110外延成长。在其他实施例中，牺牲半导体覆层114的沉积方法可为化学气相沉积制程。在不偏离本发明实施例的范畴的情况下，可采用其他制程沉积牺牲半导体覆层114。
在一实施例中，牺牲半导体覆层包括硅锗。具体而言，牺牲半导体覆层114包括硅锗，其锗浓度不同于牺牲半导体纳米片106的锗浓度。如上所述，一例中的牺牲半导体纳米片106包括10％至20％的锗。在一例中，牺牲半导体覆层114中的锗浓度介于30％至50％之间。换言之，牺牲半导体覆层114中的锗浓度比牺牲半导体纳米片106的锗浓度高20％至40％。此组成差异可达选择性蚀刻，其蚀刻牺牲半导体覆层114的速率与牺牲半导体纳米片106的速率不同。在不偏离本发明实施例的范畴的情况下，牺牲半导体覆层114可包括其他浓度、材料、或组成。
在图1E中，形成混合鳍状结构118于牺牲半导体覆层114之间的间隙116中。混合鳍状结构118包括介电层120与介电层122。在一实施例中，介电层120包括氮化硅。在一实施例中，介电层122包括氧化硅。介电层120可沉积于浅沟槽隔离区112之上与牺牲半导体覆层114的侧壁之上。可沉积介电层122于间隙116中的介电层120上，以填入牺牲半导体覆层114之间的其余空间。介电层122之下的介电层120的沉积方法可为化学气相沉积、原子层沉积、或其他合适的沉积制程。在沉积介电层120及122之后，可由化学机械平坦化制程平坦化混合鳍状结构118。在不偏离本发明实施例的范畴的情况下，混合鳍状结构118可采用其他材料或沉积制程。
在图1F中，进行第一蚀刻制程以自硬遮罩层110的顶部移除牺牲半导体覆层114。第一蚀刻制程可包含非等向蚀刻，其向下选择性蚀刻。第一蚀刻制程可包括湿蚀刻或干蚀刻。可在无遮罩的情况下进行第一蚀刻制程。第一蚀刻制程可露出硬遮罩层110的上表面。
在图1F中，进行第二蚀刻制程使混合鳍状结构118的上表面凹陷。具体而言，可进行时控蚀刻使混合鳍状结构118的上表面降低到低于硬遮罩层110的底部。第二蚀刻制程可包括湿蚀刻、干蚀刻、或任何合适蚀刻，使混合鳍状结构118凹陷至选定深度。
在图1G中，沉积高介电常数的介电层124于混合鳍状结构118上。高介电常数的介电层124可包含氧化铪、氧化铪硅、氮氧化铪硅、氧化铪钽、氧化铪钛、氧化铪锆、氧化锆、氧化铝、氧化钛、氧化铪、氧化铝合金、其他合适的高介电常数的介电材料、及/或上述的组合。高介电常数的介电层124的形成方法可为化学气相沉积、原子层沉积、或任何合适方法。可进行平坦化制程如化学机械研磨制程，以平坦化高介电常数的介电层124的上表面。高介电常数的介电层124可视作混合鳍状结构118所用的盖层。在不偏离本发明实施例的范畴的情况下，高介电常数的介电层124可采用其他制程与材料。
在图1H中，进行蚀刻制程以移除硬遮罩层110、使牺牲半导体覆层114凹陷、以及自纳米片堆叠移除顶部的牺牲半导体纳米片106。可进行一或多步的蚀刻制程。一或多步的蚀刻制程相对于高介电常数的介电层124的材料，可选择性蚀刻硬遮罩、牺牲半导体覆层114、与牺牲半导体纳米片106的材料。综上所述，在使其他层凹陷或移除其他层时，图1H中的高介电常数的介电层124维持向上凸起而实质上不变。一或多个蚀刻步骤可包括湿蚀刻、干蚀刻、时控蚀刻、或其他种类的蚀刻制程。
在图1I中，沉积多晶硅层126于牺牲半导体覆层114、顶部的半导体纳米片104、与高介电常数的介电层124上。多晶硅层126的厚度可介于20nm至100nm之间。多晶硅层126的沉积方法可为外延成长、化学气相沉积制程、物理气相沉积制程、或原子层沉积制程。在不偏离本发明实施例的范畴的情况下，多晶硅层126可采用其他厚度或沉积制程。
在图1I中，沉积介电层128于多晶硅层126上，并形成介电层130于介电层128上。在一例中，介电层128包括氮化硅。在一例中，介电层130包括氧化硅。介电层128及130的沉积方法可为化学气相沉积。介电层128的厚度可介于5nm至15nm之间。介电层130的厚度可介于15nm至50nm之间。在不偏离本发明实施例的范畴的情况中，介电层128及130可采用其他厚度、材料、或沉积制程。
可图案化与蚀刻介电层128及130以形成多晶硅层126所用的硬遮罩。介电层128及130的图案化与蚀刻方法可采用标准光微影制程。在图案化与蚀刻介电层128及130以形成硬遮罩之后，蚀刻多晶硅层126以保留直接位于介电层128及130之下的多晶硅，以形成多晶硅鳍状物。
在一实施例中，可在沉积多晶硅层126之前沉积薄介电层131。薄介电层131的厚度可介于1nm至5nm之间。薄介电层131可包括氧化硅。在不偏离本发明实施例的范畴的情况下，薄介电层131可采用其他材料、沉积制程、或厚度。
在图1J中，沉积栅极间隔物层132于牺牲半导体覆层114与顶部的半导体纳米片104的露出上表面之上，以及多晶硅层126与介电层128的侧壁之上。在一例中，栅极间隔物层132包括碳氮氧化硅。栅极间隔物层132的沉积方法可为化学气相沉积、物理气相沉积、或原子层沉积。在不偏离本发明实施例的范畴的情况下，栅极间隔物层132可采用其他材料与沉积制程。
在准备成长源极与漏极区时可进行蚀刻制程，而栅极间隔物层132可作为蚀刻牺牲半导体覆层114、半导体纳米片104、与牺牲半导体纳米片106的部分所用的遮罩，如下详述。在形成栅极间隔物层132之后，进行非等向蚀刻制程以向下选择性蚀刻。蚀刻不直接位于栅极间隔物层132与多晶硅层126之下的牺牲半导体覆层114、半导体纳米片104、与牺牲半导体纳米片106的部分。蚀刻结果为露出浅沟槽隔离区112与基板102的部分。
相对于多种半导体层，高介电常数的介电层124的蚀刻速率较慢。这造成只蚀刻约一半的露出的高介电常数的介电层124。综上所述，蚀刻制程时实质上不蚀刻高介电常数的介电层124之下的混合鳍状结构118。
在图1K中，进行蚀刻制程，其相对于牺牲半导体纳米片106与半导体纳米片104可使牺牲半导体覆层114凹陷。蚀刻制程可采用化学浴，其相对于牺牲半导体纳米片106与半导体纳米片104可选择性蚀刻牺牲半导体覆层114。如上所述，一例中的牺牲半导体覆层114为硅锗且锗浓度明显高于牺牲半导体纳米片106的锗浓度。此组成差异可相对于牺牲半导体纳米片106而选择性蚀刻牺牲半导体覆层114。综上所述，图1K的蚀刻制程可使牺牲半导体覆层114凹陷，而不明显蚀刻牺牲半导体纳米片106与半导体纳米片104。
在图1L中，沉积与图案化覆层内侧间隔物134的层状物。覆层内侧间隔物134的层状物的沉积方法可为原子层沉积、化学气相沉积、物理气相沉积、或另一合适的沉积制程。在沉积覆层内侧间隔物134的层状物之后，采用栅极间隔物层132作为遮罩并蚀刻覆层内侧间隔物层。综上所述，可完全移除覆层内侧间隔物134的层状物，除了直接位于栅极间隔物层132之下的部分。在一例中，覆层内侧间隔物134的层状物为碳氮氧化硅，但相对于栅极间隔物层132的材料的多种元素浓度不同。因此相对于栅极间隔物层132，可选择性蚀刻覆层内侧间隔物134的层状物。在不偏离本发明实施例的范畴的情况下，覆层内侧间隔物134的层状物可采用其他材料或沉积制程。
在图1M中，进行蚀刻制程，可相对于牺牲半导体覆层114与半导体纳米片104使牺牲半导体纳米片106凹陷。蚀刻制程可采用化学浴，其相对于牺牲半导体覆层114与半导体纳米片104，可选择性蚀刻牺牲半导体纳米片106。如上所述，一例中的牺牲半导体纳米片106为硅锗，其锗浓度明显低于牺牲半导体覆层114的锗浓度。此组成差异可相对于牺牲半导体覆层114而选择性蚀刻牺牲半导体纳米片106。综上所述，图1M的蚀刻制程可使牺牲半导体纳米片106凹陷，而不明显蚀刻牺牲半导体覆层114与半导体纳米片104。时控的蚀刻制程可使牺牲半导体纳米片106凹陷，而不完全移除牺牲半导体纳米片106。可采用凹陷制程，使形成内侧片状物间隔物层于半导体纳米片104之间(即移除牺牲半导体纳米片106的位置)的步骤可行。
在图1N中，沉积片状物内侧间隔物136的层状物于半导体纳米片104之间。片状物内侧间隔物136的层状物的沉积方法可为原子层沉积制程、化学气相沉积制程、或其他合适制程。在一例中，片状物内侧间隔物136的层状物包括氮化硅。在沉积片状物内侧间隔物136的层状物之后可进行蚀刻制程，其采用栅极间隔物层132作为遮罩。蚀刻制程可移除片状物内侧间隔物136的层状物，除了直接位于栅极间隔物层132之下的部分。
以此处所述的方式沉积覆层内侧间隔物134的层状物与片状物内侧间隔物136的层状物的优点之一，是覆层内侧间隔物134的层状物与片状物内侧间隔物136的层状物之间不存在空洞或间隙。使牺牲半导体覆层114与牺牲半导体纳米片106选择性凹陷的制程，可造成上述结果。
在图1O中，形成源极/漏极区138。源极/漏极区138包括半导体材料。可自半导体纳米片104外延成长源极/漏极区138。可自半导体纳米片104或基板102外延成长源极/漏极区138。在n型晶体管的例子中，源极/漏极区138可掺杂n型掺质物种。在p型晶体管的例子中，源极/漏极区138可掺杂p型掺质物种。在外延成长时可进行原位掺杂。混合鳍状结构118可作为相邻晶体管的源极/漏极区138之间的电性隔离物。
在图1P中，进行蚀刻制程以自多晶硅层126上移除介电层128及130。蚀刻制程亦可移除栅极间隔物层132的一部分。可采用多道蚀刻步骤以移除介电层128及130与栅极间隔物层132的部分。
在图1P中，沉积介电层140于源极/漏极区138与高介电常数的介电层124上。介电层140可包括氮化硅或碳氮氧化硅。介电层140的沉积方法可为化学气相沉积、原子层沉积、或其他合适制程。在一实施例中，沉积层间介电层142于介电层140上。层间介电层142可包括氧化硅。层间介电层142的沉积方法可为化学气相沉积、原子层沉积、或其他合适制程。在不偏离本发明实施例的范畴的情况下，介电层140与层间介电层142可采用其他材料与制程。
在图1Q中，进行蚀刻制程使多晶硅层126凹陷。凹陷制程可移除约一半厚度的多晶硅层126。在凹陷制程之后，可形成并图案化遮罩143于层间介电层142、栅极间隔物层132、与多晶硅层126上。遮罩143的图案可露出右侧上的高介电常数的介电层124。之后可进行蚀刻制程使多晶硅层126进一步凹陷，并移除露出的高介电常数的介电层124的一部分。遮罩143可包含光阻、硬遮罩、或硬遮罩与光阻的组合。
图1Q未显示集成电路100的前景中的源极/漏极区138、层间介电层142、介电层140、栅极间隔物层132、覆层内侧间隔物134的层状物、或片状物内侧间隔物136的层状物，以利显示使多晶硅层126与高介电常数的介电层124凹陷的步骤。尽管如此，省略的结构仍存在于图1Q所示的制程阶段中。这些结构亦省略于图1R至1U中，但这些结构仍存在于对应的制程阶段。
在图1R中，移除遮罩143与光阻。亦可移除薄介电层131。移除上述层状物的方法可为一或多道蚀刻制程，包括湿蚀刻、干蚀刻、或其他种类的蚀刻制程。
在图1S中，移除牺牲半导体纳米片106与牺牲半导体覆层114。可在第一蚀刻步骤中移除牺牲半导体覆层114，接着可在第二蚀刻步骤中移除牺牲半导体纳米片106。第一蚀刻步骤与第二蚀刻步骤相对于半导体纳米片104的材料，可选择性蚀刻对应的层状物。在其他实施例中，可采用单一蚀刻制程移除牺牲半导体覆层114与牺牲半导体纳米片106。
在蚀刻制程之后，牺牲半导体结构不再覆盖半导体纳米片104。栅极介电层与栅极金属结构现在可形成于半导体纳米片周围，如后续图式所示。如上所述，覆层内侧间隔物134、片状物内侧间隔物136、源极/漏极区138、与介电层140、层间介电层142、及栅极间隔物层132仍存在于前景中，但未显示于图1S中以清楚显示移除牺牲半导体覆层114与牺牲半导体纳米片106的步骤。
在图1T中，沉积栅极介电层146于半导体纳米片104的露出表面上。图式中的栅极介电层146仅为单层，但实际上的栅极介电层146可包含多个介电层。举例来说，栅极介电层146可包括界面介电层以直接接触半导体纳米片104。栅极介电层146可包括高介电常数的栅极介电层位于界面介电层上。界面介电层与高介电常数的栅极介电层可一起形成全绕式栅极纳米片晶体管所用的栅极介电层。
界面介电层可包括介电材料如氧化硅、氮化硅、或其他合适的介电材料。界面介电层相对于高介电常数的介电层(如晶体管的栅极介电层所用的氧化铪或其他高介电常数的介电材料)，可具有较低的介电常数。
界面介电层的形成方法可为热氧化制程、化学气相沉积制程、或原子层沉积制程。界面介电层的厚度可介于0.5nm至2nm。界面介电层的厚度选择的考量之一为保留足够空间于半导体纳米片104之间以用于金属栅极，如下详述。在不偏离本发明实施例的范畴的情况下，界面介电层可采用其他材料、沉积制程、或厚度。
高介电常数的栅极介电层与界面介电层可物理分隔半导体纳米片104与后续步骤所沉积的栅极金属。高介电常数的栅极介电层与界面介电层可隔离栅极金属与半导体纳米片104(对应晶体管的通道区)。
高介电常数的栅极介电层包括一或多层的介电材料如氧化铪、氧化铪硅、氮氧化铪硅、氧化铪钽、氧化铪钛、氧化铪锆、氧化锆、氧化铝、氧化钛、氧化铪-氧化铝合金、其他合适的高介电常数的介电材料、及/或上述的组合。高介电常数的栅极介电层的形成方法可为化学气相沉积、原子层沉积、或任何合适方法。在一实施例中，高介电常数的栅极介电层的形成方法可采用高顺应性的沉积制程如原子层沉积，以确保厚度一致的栅极介电层包覆每一半导体纳米片104。在一实施例中，高介电常数的栅极介电层的厚度为约1nm至约3nm。在不偏离本发明实施例的范畴的情况下，高介电常数的栅极介电层可采用其他厚度、沉积制程、或材料。高介电常数的栅极介电层可包括含氧化铪与偶极掺杂(含镧与镁)的第一层，以及含较高介电常数的结晶氧化锆的第二层。
在沉积栅极介电层146之后，可沉积栅极金属148。栅极金属148围绕半导体纳米片104。实际上，栅极金属148接触栅极介电层146。栅极金属148位于半导体纳米片104之间。换言之，栅极金属148完全围绕半导体纳米片104。因此与半导体纳米片104相关的晶体管可称作全绕式栅极晶体管。
图式中的所有栅极金属148为单一金属层，但实际上的栅极金属148可包含多个金属层。举例来说，栅极金属148可包括一或多个非常薄的功函数金属层以接触栅极介电层146。薄功函数层可包括氮化钛、氮化钽、或适于提供晶体管所用的选定功函数的其他导电材料。栅极金属148可进一步包括栅极填充材料以对应栅极金属148的主要部分。栅极填充材料可包括钴、钨、铝、或其他合适的导电材料。栅极金属148的层状物的沉积方法可为物理气相沉积、原子层沉积、化学气相沉积、或其他合适的沉积制程。
在图1U中，进行蚀刻制程使栅极金属148凹陷。具体而言，栅极金属148凹陷，使栅极金属148的上表面低于高介电常数的介电层124的上表面。高介电常数的介电层124电性隔离最左侧的半导体纳米片104的堆叠相关的晶体管的栅极金属以及中间与右侧的半导体纳米片104的堆叠相关的晶体管的栅极金属。在图1U中，沉积盖层150于栅极金属148的顶部上。盖层150可包括碳氮化硅、氮化硅、与碳氮氧化硅的一或多者。盖层150的沉积方法可为化学气相沉积、原子层沉积、或其他合适制程。
图1V再次显示前景中的源极/漏极区138、覆层内侧间隔物134、栅极间隔物层132、介电层140、与层间介电层142。在图1V中，沟槽152形成于层间介电层142中。沟槽152露出源极/漏极区138，因此可形成金属接点以接触源极/漏极区138。沟槽152的形成方法可采用标准光微影技术，其包括遮罩与蚀刻层间介电层142以露出源极/漏极区138。
在图1W中，形成源极与漏极接点154于层间介电层142中的沟槽152中。源极与漏极接点154可包括导电材料如钨、钴、铜、钛、铝、或其他合适的导电材料，使电压可施加至源极/漏极区138。源极与漏极接点154的形成方法可为物理气相沉积、化学气相沉积、原子层沉积、或其他合适的沉积制程。在不偏离本发明实施例的范畴的情况下，源极与漏极接点154可采用其他材料与沉积制程。
图1X是图1W的集成电路沿着切线X的剖视图。图1X显示单一的全绕式栅极纳米片晶体管。半导体纳米片104各自水平地延伸于两个源极/漏极区138之间。栅极介电层146位于每一半导体纳米片104的表面上。栅极金属148位于每一半导体纳米片104周围的栅极介电层146上。源极与漏极接点154接触源极/漏极区138。栅极间隔物层132位于栅极金属148的两侧上的顶部的半导体纳米片104上。栅极介电层146沿着顶部的半导体纳米片104上的栅极间隔物层132。盖层150位于栅极间隔物层132之间的栅极金属148上。
片状物内侧间隔物136位于与源极/漏极区相邻的半导体纳米片104之间。每一片状物内侧间隔物136自相邻的源极/漏极区138的内侧边缘跨到栅极介电层146的横向距离，可对应图1M所示的制程步骤中牺牲半导体纳米片106凹陷的横向距离。在一例中，横向距离可介于3nm至15nm之间。在不偏离本发明实施例的范畴的情况下，片状物内侧间隔物136可采用其他尺寸。
可施加偏电压至栅极金属148以及源极与漏极接点154，使全绕式栅极晶体管160作用。偏电压可使通道电流穿过源极/漏极区138之间的半导体纳米片104。综上所述，半导体纳米片104对应全绕式栅极晶体管160的通道区。
图1Y是图1W的集成电路100沿着切线Y的剖视图。图1Y显示集成电路100的一些优点。可使牺牲半导体覆层114与牺牲半导体纳米片106的每一者选择性凹陷，以形成覆层内侧间隔物134与片状物内侧间隔物136，其可使覆层内侧间隔物134与片状物内侧间隔物136的区域中完全无空洞。这可形成更坚固且效能更佳的晶体管。
在一实施例中，覆层内侧间隔物134的横向宽度介于5nm至15nm之间。覆层内侧间隔物134的深度可介于3nm至20nm之间。在不偏离本发明实施例的范畴的情况下，覆层内侧间隔物134可采用其他尺寸。
图1Z是一实施例中，图1W的集成电路100沿着切线Z的剖视图。图1Z明显显示栅极介电层146围绕每一半导体纳米片104。图1Z亦显示栅极金属148围绕半导体纳米片104，而栅极介电层146位于半导体纳米片104与栅极金属148之间。图1Z亦显示左侧的高介电常数的介电层124与左侧的混合鳍状结构118，如何电性隔离左侧晶体管相关的栅极金属148与中间及右侧晶体管相关的栅极金属148。
图2是一实施例中，图1Y的集成电路100沿着切线2的放大上视平面图。综上所述，图2显示图1Y的半导体纳米片104的中间堆叠中，两个半导体纳米片104之间的栅极金属148。图2显示延伸于源极/漏极区138与栅极介电层146之间的片状物内侧间隔物136的横向宽度W1。横向宽度W1介于3nm至15nm之间。图2显示延伸于源极/漏极区138与栅极介电层146之间的覆层内侧间隔物134的横向宽度W2。横向宽度W2介于3nm至20nm之间。图2亦显示覆层内侧间隔物134横向延伸超出片状物内侧间隔物136两侧的距离W3。在一例中，距离W3介于0nm至3nm之间。两侧的距离W3可不同。在不偏离本发明实施例的范畴的情况下，其他尺寸亦属可能。此结构使位于片状物内侧间隔物136的源极/漏极区138，比位于覆层内侧间隔物134的源极/漏极区138更向内凸出。
在一实施例中，集成电路的形成方法包括形成多个半导体纳米片的堆叠，且半导体纳米片对应全绕式栅极晶体管的多个通道区；形成第一组成的多个牺牲半导体纳米片于半导体纳米片之间；以及形成第二组成的牺牲半导体覆层以接触半导体纳米片的堆叠与牺牲半导体纳米片，且第二组成与第一组成不同。方法包括以第一蚀刻制程使牺牲半导体覆层凹陷，以露出半导体纳米片的部分；以及形成覆层内侧间隔物于使牺牲半导体覆层凹陷所露出的半导体纳米片的部分上。方法包括以第二蚀刻制程使牺牲半导体纳米片凹陷，以移除牺牲半导体纳米片的部分；以及形成个别的片状物内侧间隔物，以取代每一牺牲半导体纳米片的凹陷部分。
在一些实施例中，第一蚀刻制程蚀刻牺牲半导体覆层的速率大于蚀刻牺牲半导体纳米片的速率。
在一些实施例中，第一蚀刻制程蚀刻牺牲半导体纳米片的速率大于蚀刻牺牲半导体覆层的速率。
在一些实施例中，牺牲半导体覆层与牺牲半导体纳米片暴露至第一蚀刻制程。
在一些实施例中，牺牲半导体覆层与牺牲半导体纳米片暴露至第二蚀刻制程。
在一些实施例中，方法更包括在形成覆层内侧间隔物之后，完全移除牺牲半导体覆层。
在一些实施例中，方法更包括在形成片状物内侧间隔物之后，完全移除牺牲半导体纳米片。
在一些实施例中，方法更包括形成晶体管的源极区以接触覆层内侧间隔物与片状物内侧间隔物。
在一些实施例中，方法更包括沉积晶体管的栅极介电层于每一半导体纳米片、覆层内侧间隔物、与片状物内侧间隔物上。
在一些实施例中，方法更包括沉积栅极金属于栅极介电层之上与半导体纳米片之间。
在一些实施例中，半导体纳米片为硅，牺牲半导体纳米片为具有20％至30％的锗浓度的硅锗，而牺牲半导体覆层为具有30％至50％的锗浓度的硅锗。
在一实施例中，集成电路的形成方法包括形成多个半导体纳米片以对应全绕式栅极晶体管的通道区；以第一沉积制程形成多个片状物内侧间隔物，其各自位于个别成对的半导体纳米片之间；以及以第二沉积制程形成覆层内侧间隔物以接触每一半导体纳米片与片状物内侧间隔物。方法包括形成晶体管的源极区以接触半导体纳米片、片状物内侧间隔物、与覆层内侧间隔物；沉积晶体管的栅极介电层于半导体纳米片之上以及片状物内侧间隔物之上；以及沉积晶体管的栅极金属于栅极介电层之上与半导体纳米片之间。
在一些实施例中，形成片状物内侧间隔物的步骤包括：自半导体纳米片之间部分地移除牺牲半导体纳米片；以及沉积片状物内侧间隔物于移除牺牲半导体纳米片处。
在一些实施例中，形成覆层内侧间隔物的步骤包括：自半导体纳米片部分地移除牺牲半导体覆层；以及沉积覆层内侧间隔物于部分地移除牺牲半导体覆层处。
在一些实施例中，片状物内侧间隔物包括氮化硅或碳氮氧化硅。
在一些实施例中，覆层内侧间隔物包括氮化硅或碳氮氧化硅。
在一实施例中，集成电路包括全绕式栅极晶体管，其包括源极区；漏极区；以及多个半导体纳米片，对应晶体管的通道区且各自延伸于源极区与漏极区之间。晶体管包括覆层内侧间隔物，垂直延伸并接触源极区与每一半导体纳米片；以及多个片状物内侧间隔物，各自位于个别成对的半导体纳米片之间并接触覆层内侧间隔物与源极区。晶体管包括栅极介电层，位于半导体纳米片上；以及栅极金属，位于栅极介电层之上与半导体纳米片之间。
在一些实施例中，覆层内侧间隔物与片状物内侧间隔物为相同的介电材料。
在一些实施例中，覆层内侧间隔物与片状物内侧间隔物为不同的介电材料。
在一些实施例中，栅极介电层位于片状物内侧间隔物与覆层内侧间隔物上。
上述多种实施例可组合以提供其他实施例。若必要则可以调整实施例以采用多种专利、申请、与出版物的概念以提供其他实施例。
依据上述详细说明，可对实施例进行这些和其他改变。一般而言，在下述权利要求中所用的术语，不应解释成限制权利要求至说明书与权利要求中公开的特定实施例，而应解释成包含所有可能的实施例与这些权利要求的等位物的所有范围。综上所述，权利要求不受上述内容的限制。

Claims (1)

1.一种集成电路的形成方法，包括：
形成多个半导体纳米片的堆叠，且所述半导体纳米片对应一全绕式栅极晶体管的多个通道区；
形成一第一组成的多个牺牲半导体纳米片于所述半导体纳米片之间；
形成一第二组成的一牺牲半导体覆层以接触所述半导体纳米片的堆叠与所述牺牲半导体纳米片，且该第二组成与该第一组成不同；
以第一蚀刻制程使该牺牲半导体覆层凹陷，以露出所述半导体纳米片的部分；
形成一覆层内侧间隔物于使该牺牲半导体覆层凹陷所露出的所述半导体纳米片的部分上；
以第二蚀刻制程使所述牺牲半导体纳米片凹陷，以移除所述牺牲半导体纳米片的部分；以及
形成个别的片状物内侧间隔物，以取代每一所述牺牲半导体纳米片的凹陷部分。
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