CN108110006B - 半导体器件及其制作方法、电子装置 - Google Patents

Abstract

本发明提供一种半导体器件及其制作方法、电子装置，该制作方法包括：提供半导体衬底，所述半导体衬底至少包括存储区，在所述半导体衬底的存储区上形成栅极叠层；在所述半导体衬底上形成包围栅极叠层的初始层间介电层，并在所述初始层间介电层中形成漏极底部接触和源极底部接触；形成覆盖所述初始层间介电层、漏极底部接触和源极底部接触的第一层间介电层；在所述第一层间介电层中对应漏极底部接触的位置形成漏极顶部接触。该制作方法可以在NOR存储器有源区接触制作中，减少控制栅硬掩膜损失，并增大顶部接触刻蚀的工艺窗口，以及顶部接触与控制栅脆弱点的距离，并改善顶部接触和顶部接触之间的接触电阻。该半导体器件和电子装置具有类似的优点。

Description

半导体器件及其制作方法、电子装置

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制作方法、电子装置。

背景技术

随着半导体制程技术的发展，在存储装置方面已开发出存取速度较快的快闪存储器(flash memory)。快闪存储器具有可多次进行信息的存入、读取和擦除等动作，且存入的信息在断电后也不会消失的特性，因此，快闪存储器已成为个人电脑和电子设备所广泛采用的一种非易失性存储器。NOR(“或非”型电子逻辑门)型快闪存储器能够以随机存取的方式来被读取或者被程式化，并由于其非易失性(non-volatility)、耐久性(durability)以及快速的存取时间而在移动装置中被广泛地使用。

对于NOR型快闪存储器，随着关键尺寸的不断缩小，存储区的深宽比越来越大，因此存储区接触孔的制作难度越来越大，为此如图1A和图1B所示，将存储区接触孔分为两部分：底部接触孔(CCT)和顶部接触孔(CT)，其中底部接触孔形成在初始层间介电层(ILD0，一般为氧化物)中，顶部接触孔形成在第一层间介电层(ILD1，一般为氧化物)中。然而由于在蚀刻第一层间介电层时，蚀刻停止层一般使用氮化硅，这与控制栅的硬掩膜层一样，因此在进行顶部接触孔蚀刻时，很容易损伤控制栅的硬掩膜层，造成控制栅硬掩膜层肩部区域损失。而为了避免这种情况，一种方法是在第一层间介电层和初始层间介电层之间增加一层氧化层(其也可视为第一层间介电层的一部分)，这样在进行顶部接触孔刻蚀时，可以避免硬掩膜层肩部区域损失。然而这种方法中，顶部接触位于氧化层中的部分，即顶部接触的底部区域位线方向呈上宽下窄的锥形剖面(如图1A所示)，在有源区方向上顶部接触的底面比底部接触的顶面大(如图1B所示)，这样使得顶部接触和底部接触的接触电阻增大，并且为了不损伤控制栅的硬掩膜层，顶部接触工艺窗口较小。

因此，需要提出一种新的半导体器件的制作方法，以解决上述问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

针对现有技术的不足，本发明提出一种半导体器件的制作方法，可以在NOR存储器有源区接触制作中，减少控制栅硬掩膜损失，并增大顶部接触刻蚀的工艺窗口，以及顶部接触与控制栅脆弱点的距离，并改善顶部接触和顶部接触之间的接触电阻。

本发明一方面提供一种半导体器件的制作方法，其包括：提供半导体衬底，所述半导体衬底至少包括存储区，在所述半导体衬底的存储区上形成栅极叠层；在所述半导体衬底上形成包围所述栅极叠层的初始层间介电层，并在所述初始层间介电层中形成漏极底部接触和源极底部接触；形成覆盖所述初始层间介电层、漏极底部接触和源极底部接触的第一层间介电层；在所述第一层间介电层中对应所述漏极底部接触的位置形成漏极顶部接触，其中，所述初始层间介电层和所述漏极底部接触的高度高于所述栅极叠层，所述源极底部接触的高度与所述栅极叠层齐平，所述漏极底部接触呈T型状。

优选地，所述栅极叠层包括依次堆叠设置的隧穿氧化层、浮栅、栅极间介质层、控制栅和控制栅硬掩膜层，所述隧穿氧化层比控制栅硬掩膜层更靠近半导体衬底。

优选地，在所述初始层间介电层中形成漏极底部接触和源极底部接触的步骤包括：在所述初始层间介电层中形成漏极底部接触孔和源极底部接触孔；形成填充所述漏极底部接触孔和源极底部接触孔，并覆盖所述栅极叠层的导电材料层；以所述初始层间介电层为停止层，对所述导电材料层进行平坦化；对所述导电材料层进行刻蚀，以形成所述漏极底部接触和源极底部接触，其中，所述漏极底部接触的高度与所述初始层间介电层齐平，且高于所述栅极叠层，所述源极底部接触的高度与所述栅极叠层齐平，所述漏极底部接触呈T型状。

优选地，所述T型状的漏极底部接触的水平部分两端位于所述栅极叠层的顶面上，垂直部分位于所述漏极底部接触孔中。

优选地，所述第一层间介电层包括氮化物蚀刻停止层和氧化物介质层，所述氮化物蚀刻停止层比氧化物介质层更靠近所述初始层间介电层。

优选地，在所述第一层间介电层中形成漏极顶部接触的步骤包括：以所述漏极底部接触孔中的导电材料为停止层，对所述第一层间层间介电层进行刻蚀，形成漏极顶部接触孔；在所述漏极顶部接触孔中填充导电材料形成漏极顶部接触。

优选地，所述漏极底部接触具有垂直剖面。

本发明提出的半导体器件的制作方法，一方面，通过将初始层间介电层和漏极底部接触设计为向上延伸超出栅极叠层，这样在制作漏极顶部接触时，可以停止在漏极底部接触上，从而避免损伤控制栅硬掩膜层；另一方面，由于无需在初始层间介质层和第一层间介电层之间增设一层氧化层，从而避免了漏极顶部接触底部形成锥形剖面，并且由于漏极底部接触呈T型状，其上表面具有较大接触面积，这样漏极顶部接触可以具有较大的工艺窗口，且漏极顶部接触和漏极底部接触接触电阻减小。

本发明另一方面提供一种采用上述方法制作的半导体器件，该半导体器件包括：半导体衬底，所述半导体衬底至少包括存储区，在所述半导体衬底的存储区上形成有栅极叠层，以及包围所述栅极叠层的初始层间介电层，在所述初始层间介电层中形成有漏极底部接触和源极底部接触，在所述初始层间介电层、漏极底部接触和源极底部接触上形成有第一层间介电层，在所述第一层间介电层中对应所述漏极底部接触的位置形成有漏极顶部接触，其中，所述初始层间介电层和所述漏极底部接触的高度高于所述栅极叠层，所述源极底部接触的高度与所述栅极叠层齐平，所述漏极底部接触呈T型状。

示例性地，所述栅极叠层包括依次堆叠设置的隧穿氧化层、浮栅、栅极间介质层、控制栅和控制栅硬掩膜层，所述隧穿氧化层比控制栅硬掩膜层更靠近半导体衬底。

示例性地，所述T型状的漏极底部接触的水平部分两端位于所述栅极叠层的顶面上。

本发明提出的半导体器件具有改善的工艺窗口和减少的控制栅硬掩膜损失，并且顶部接触和控制栅脆弱点具有增大，因此良率提高。此外，顶部接触和底部接触的接触电阻降低，因而器件性能提高。

本发明再一方面提供一种电子装置，其包括如上所述的半导体器件以及与所述半导体器件相连接的电子组件。

本发明提出的电子装置，由于具有上述半导体器件，因而具有类似的优点。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1A和图1B示出了目前的NOR器件底部接触和顶部接触位线方向和有源区方向的剖面示意图

图2A示出了根据本发明一实施方式的半导体器件的制作方法的步骤流程图；

图2B示出了根据本发明一实施方式的半导体器件的示意性布图；

图2C示出了根据本发明一实施方式的半导体器件的另一示意性布图；

图3A～图9A示出了根据本发明一实施方式的半导体器件的制作方法依次实施各步骤所获得半导体器件的隔离区方向的剖面示意图；

图3B～图9B示出了根据本发明一实施方式的半导体器件的制作方法依次实施各步骤所获得半导体器件的有源区方向的剖面示意图；

图3C～图9C示出了根据本发明一实施方式的半导体器件的制作方法依次实施各步骤所获得半导体器件的位线方向的剖面示意图；

图10示出了根据本发明一实施方式的电子装置的示意图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

如前所述，在制作NOR型快闪存储器有源区接触时，存在顶部接触和底部接触接触大，容易损伤控制栅硬掩膜、工艺窗口小等问题，本发明为克服这些问题，提出一种半导体器件的制作方法，用于制作NOR器件的有源区接触，如图2A所示，该制作方法包括：步骤101，提供半导体衬底，所述半导体衬底至少包括存储区，在所述半导体衬底的存储区上形成栅极叠层；步骤102，在所述半导体衬底上形成包围所述栅极叠层的初始层间介电层，并在所述初始层间介电层中形成漏极底部接触和源极底部接触；步骤S103，形成覆盖所述初始层间介电层、漏极底部接触和源极底部接触的第一层间介电层；步骤S104，在所述第一层间介电层中对应所述漏极底部接触的位置形成漏极顶部接触；其中，所述初始层间介电层和所述漏极底部接触的高度高于所述栅极叠层，所述源极底部接触的高度与所述栅极叠层齐平，所述漏极底部接触呈T型状。

本发明提出的半导体器件的制作方法，一方面，通过将初始层间介电层和漏极底部接触设计为向上延伸超出栅极叠层，这样在制作漏极顶部接触时，可以停止在漏极底部接触上，从而避免损伤控制栅硬掩膜层；另一方面，由于无需在初始层间介质层和第一层间介电层之间增设一层氧化层，从而避免了漏极顶部接触底部形成锥形剖面，并且由于漏极底部接触呈T型状，其上表面具有较大接触面积，这样漏极顶部接触可以具有较大的工艺窗口，且漏极顶部接触和漏极底部接触接触电阻减小。

为了彻底理解本发明，将在下列的描述中提出详细的结构及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

实施例一

下面将参照图2B和图2C、图3A～图9A、图3B至图9B以及图3C～图9C对本发明一实施方式的半导体器件的制作方法做详细描述，其中图2B示出了根据本发明一实施方式的半导体器件的示意性布图；图2C示出了根据本发明一实施方式的半导体器件的另一示意性布图。图3A～图9A示出了根据本发明一实施方式的半导体器件的制作方法依次实施各步骤所获得半导体器件的隔离区方向的剖面示意图，即图3A～图9A为图2B和图2C沿Y1方向的剖视图；图3B至图9B示出了根据本发明一实施方式的半导体器件的制作方法依次实施各步骤所获得半导体器件的有源区方向的剖面示意图，即图3B至图9B为图2B和图2C沿Y2方向的剖视图；图3C～图9C示出了根据本发明一实施方式的半导体器件的制作方法依次实施各步骤所获得半导体器件的位线方向的剖面示意图，即图3C～图9C为图2B和图2C沿X方向的剖视图。

在本实施例中，以制作NOR存储器存储区(cell区)的CCT(源极底部接触、漏极底部接触)和CT(漏极顶部接触)为例来具体说明本发明提出的半导体器件的制作方法。应当理解，NOR存储器还包括其他区，例如逻辑区或接触插塞区，而源极顶部接触形成在接触插塞区，而不是存储区(cell区)，因此在本实施例中并未示出源极顶部接触的制作过程，本实施例的半导体器件的制作方法的改进主要在存储区(cell区)的CCT(源极底部接触、漏极底部接触)和CT(漏极顶部接触)方面，以下将详细描述。

请参考上述附图，本实施例的半导体器件的制作方法包括下述步骤：

首先，如图2B以及图3A～图3C所示，提供半导体衬底200，在所述半导体衬底200中形成隔离结构201以及被所述隔离结构201分隔的有源区AA，在所述有源区上形成栅极叠层，所述栅极叠层包括存储单元202和堆叠在存储单元202上的控制栅硬掩膜层203，在所述半导体衬底200上还形成包围所述栅极叠层的初始层间介电层204，在所述初始层间介电层204中形成有源极底部接触孔205A以及漏极底部接触孔205B。

其中，半导体衬底200可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。半导体衬底200上可以形成有器件，例如NMOS和/或PMOS等。同样，半导体衬底200中还可以形成有导电构件，导电构件可以是晶体管的栅极、源极或漏极。作为示例，在本实施例中，半导体衬底200的构成材料选用单晶硅。

半导体衬底200中的隔离结构201，可以为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构，其可以通过本领域常用的方法形成，以定义并分隔有源区AA。作为示例，在隔离结构201采用浅沟槽隔离(STI)结构，有源区AA和浅沟槽隔离结构201沿纵向间隔分布，如图2B所示。

栅极叠层包括存储单元202、堆叠在存储单元202上的控制栅硬掩膜层203以及位于侧壁上的间隙壁，其中存储单元202一般包括依次堆叠设置的隧穿氧化层、浮栅、栅极间介质层和控制栅，所述隧穿氧化层比控制栅硬掩膜层更靠近半导体衬底。其中隧穿氧化层、浮栅、栅极间介质层和控制栅采用本领域常用的材料和方法制作，例如隧穿氧化层示例性地为氧化硅层，其可以通过诸如热氧化法、PVD(物理气相沉积)、CVD(化学气相沉积)、ALD(原子层沉积)等方法形成。浮栅示例性地采用例如多晶硅等半导体材料，并通过选择分子束外延(MBE)、金属有机化学气相沉积(MOCVD)、低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种形成。栅极间介电层比如为氧化物、氮化物等介电材料，优选地，在本实施例中，栅极间介电层采用ONO结构(即，氧化物-氮化物-氧化物)，这样既具有良好的界面性能，也具有良好的介电性能和合适的厚度。控制栅示例性地采用例如多晶硅等半导体材料，并通过选择分子束外延(MBE)、金属有机化学气相沉积(MOCVD)、低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种形成。

控制栅硬掩膜层203可以采用各种合适的掩膜材料，例如氧化物、氮化物、氮氧化物等。示例性地，在本实施例中，控制栅硬掩膜层203采用氮化物，例如氮化硅，其通过PVD(物理气相沉积)、CVD(化学气相沉积)、ALD(原子层沉积)等方法形成。

间隙壁示例性采用氧化物、氮化物、氮氧化物中的一种或几种，其通过本领常用方法形成，在此不再赘述。

存储单元202和控制栅硬掩膜层203的图形化，采用本领域采用的光刻、刻蚀方法进行，并按照图2B和图2C所示版图进行刻蚀，在此不再赘述。

初始层间介电层204采用常用的介质材料，例如USG(未掺杂硅玻璃)、PSG(掺磷硅玻璃)、BSG(掺硼硅玻璃)、低k材料等。可以理解的是，初始层间介电层204的高度高于栅极叠层的高度。当形成初始层介电层之后，对其进行图形化，以在初始层间介电层中形成源极底部接触孔205A以及漏极底部接触孔205B。

初始层间介电层204的图形化或源极底部接触孔205A以及漏极底部接触孔205B采用本领域常用的光刻、刻蚀方法进行，例如首先在初始层间介电层204上形成图形化的光刻胶层，该图形化的光刻胶层定义源极底部接触孔205A以及漏极底部接触孔205B的图案，如图2B所示，其中源极底部接触孔205A呈沟槽状，漏极底部接触孔205B呈孤立孔状。然后，以该光刻胶层为掩膜通过合适的湿法和干法刻蚀工艺，刻蚀初始层间介电层205以形成源极底部接触孔205A以及漏极底部接触孔205B。示例性地，如图2B以及3A～图3C所示，刻蚀之后，在存储区中呈现多个T型孤岛分布，每个T型孤岛位于隔离结构之上且位于两个栅极叠层之间，这样，沿X方向相邻的T型孤岛之间即为漏极底部接触孔205B，而与漏极底部接触孔205B间隔一个栅极叠层的位置即为沟槽状源极底部接触孔205A。

接着，如图2B以及图4A～图4C所示，形成填充源极底部接触孔205A和漏极接触孔205B并覆盖所述栅极叠层的导电材料层206。

示例性地，所述导电材料为钨(W)，其填充过程例如为：首先在源极接触孔205A和漏极接触孔205B中形成粘附层，然后在粘附层之上通过诸如CVD等工艺沉积金属钨。

可以理解的是，沉积的金属层高于初始层间介电层204，当沉积完成之后，对导电材料层206进行平坦化，例如采用CMP(化学机械抛光)或机械研磨等方法对导电材料层206进行平坦化，并以初始层间介电层204为停止层，即去除导电材料层206高于初始层间介电层204的部分。

需要注意的是，在本实施中，导电材料层206的平坦化是以初始层间介电层(氧化物)204为停止层，而不是以控制栅硬掩膜层(氮化物)为停止层，这样使得最终初始层间介电层204的高度高于栅极叠层。

还需要注意的是，由于导电材料层206高于栅极叠层，因此在高于栅极叠层顶部的区域，导电材料层206彼此连接在一起，从而需要在后续步骤进行刻蚀，以使漏极底部接触和源极底部接触隔离。

接着，如图2B以及图5A～图5C所示，在所述初始层间介电层204和导电材料层206上形成图形化的光刻胶层207。

光刻胶层207可以采用正性光阻(例如TOK P-CA100)或负性光阻(例如，HD4100)，并通过涂覆等常用方法形成在初始层间介电层204和导电材料层206上。当涂覆完成之后，并通过曝光、显影等操作进行图形化，例如采用193nm ArF光刻工艺曝光，并通过与光刻胶层对应的显影液进行显影，即采用与正性光阻或负性光阻对应的显影液显影(例如，正胶显影液TOK P7-G，负胶显影液AZ-A515)，以将光刻胶层图形化。

图形化的光刻胶层207的图案如图2B中漏极底部接触的图案所示，或者如图5A～图5C所示沿漏区所在方向(或位线方向)延伸的带状图案，在本实施例中，为了简化光刻工艺使后一种方案。

还可以理解的是，在图形化的光刻胶层207和所述初始层间介电层204、导电材料层206之间还可以形成有抗反射层(图未示)，以提高光刻解析度。抗反射层可以采用含硅抗反射层、电介质抗反射层或有机抗反射层。

接着，如图2B以及图6A～图6C所示，刻蚀导电材料层206以形成源极底部接触206A和漏极底部接触206B。

具体地，以图形化的光刻胶层207为掩膜，通过合适的干法刻蚀或湿法刻蚀工艺刻蚀导电材料层206，以形成源极底部接触206A和漏极底部接触206B。如图2B以及图6A～图6C所示，在本实施例中，源极底部接触206A的高度与栅极叠层齐平，漏极底部接触206B的高度与初始层间介电层204齐平，即高于栅极叠层，这样源极底部接触206A和漏极底部接触206B在上部区域将不在连接在一起，而彼此隔离。

在导电材料层206的刻蚀过程中，一方面形成源极底部接触206A和漏极底部接触206B，另一方面定义了漏极底部接触206B上部区域(高于栅极叠层的部分)的剖面，即相当于定义了现有技术中顶部接触的底部区域的剖面，由于在本实施例中，这一区域位于表面且为刻蚀的导电材料，而不像现有技术中需要刻蚀底部的氧化物，因此可以获得良好的垂直剖面。

并且，在本实施例中，漏极底部接触206B上部区域(高于栅极叠层的部分)的尺寸大于下部区域的尺寸，即漏极底部接触206B呈T型，并且该T型漏极底部接触206B的水平部分与栅极叠层顶部接触，或搭设在栅极叠层顶部的控制栅硬掩膜层上。

进一步地，在本实施例中，在对导电材料层206进行刻蚀，定义漏极底部接触206B上部区域的剖面时，以控制栅硬掩膜层作为停止层即可，由于不必像现有技术中形成顶部接触孔时需要对第一层间介电层中的蚀刻停止层进行过刻蚀，以保证顶部接触孔形成，而容易造成控制栅硬掩膜层损失，在本实施例中，可以减少控制栅硬掩膜层损失。

接着，如图2C以及图7A～图7C所示，形成覆盖所述初始层间介电层204、源极底部接触206A和漏极底部接触206B的第一层间介电层，以及位于第一层间介电层之上的图形化光刻胶层210。

第一层间介电层示例性地包括蚀刻停止层208和介质层209。其中，蚀刻停止层208例如为氮化硅，介质层209例如为PEOX(通过等离子增强化学气相沉积形成氧化物)。通过第一层间介电层可以使源极底部接触206A和漏极底部接触206B更好地隔离。

图形化光刻胶层210用于定义漏极顶部接触的图案，如图2C所示，图2C中CT图案对应，即图形化光刻胶层210中的开口形状与图2C中CT图案一致。

在本实施例中，漏极顶部接触的尺寸与漏极底部接触206B的上部区域尺寸一致，因而可以相对地增大开口尺寸，使得光刻和刻蚀工艺难度降低，即增大了工艺窗口。

接着，如图2C以及图8A～图8C所示，以图形化光刻胶层210为掩膜，刻蚀第一层间介电层以形成漏极顶部接触孔211。

具体地，以图形化光刻胶层210为掩膜通过合适的干法蚀刻工艺或湿法蚀刻工艺刻蚀第一层间介电层以形成漏极顶部接触孔211。

在本实施例中，在刻蚀第一层间介电层时可以以导电材料层206或漏极底部接触206B为停止层，即以金属钨为停止层，从而进一步可以避免以氮化硅为停止层时，造成的控制栅硬掩膜层损失。

因此，在本发明的其它实施例中，第一层间介电层也可以仅包括介质层209而不必包括蚀刻停止层208。

最后，如图2C以及图9A～图9C所示，以导电材料填充所述漏极顶部接触孔211，以形成漏极顶部接触212。

示例性地，所述导电材料为钨(W)，其填充过程例如为：首先在漏极顶部接触孔211中形成粘附层，然后在粘附层之上通过诸如CVD等工艺沉积金属钨，最后执行平坦化操作去除高于介质层209的部分，以形成漏极顶部接触212。

至此，完成了根据本发明实施例的方法实施的工艺步骤，可以理解的是，本实施例半导体器件制作方法不仅包括上述步骤，在上述步骤之前、之中或之后还可包括其他需要的步骤。

本实施例提出的半导体器件的制作方法，通过在存储单元之间形成相对间隙壁具有高选择性的牺牲介电层，这样在进行CCT刻蚀时，则不会损伤间隙壁，从而提高器件的良率和性能，并且还可以避免控制栅与源/漏短接或击穿。

实施例二

本发明还提供一种采用上述方法制作的半导体器件，如图9A、图9B和图9C所示，该半导体器件包括：半导体衬底200，所述半导体衬底200至少包括存储区，在所述半导体衬底的存储区上形成有栅极叠层，以及包围所述栅极叠层的初始层间介电层204，在所述初始层间介电层204中形成有源极底部接触206A以及漏极底部接触206B，在所述初始层间介电层204、源极底部接触206A以及漏极底部接触206B上形成有第一层间介电层，在所述第一层间介电层中对应所述漏极底部接触206B的位置形成有漏极顶部接触212，其中，所述初始层间介电层204和所述漏极底部接触206B的高度高于所述栅极叠层，所述源极底部接触206A的高度与所述栅极叠层齐平，所述漏极底部接触206B呈T型状。

示例性地，所述栅极叠层包括存储单元202和堆叠在存储单元202上的控制栅硬掩膜层203，存储单元202一般包括依次堆叠设置的隧穿氧化层、浮栅、栅极间介质层和控制栅，所述隧穿氧化层比控制栅硬掩膜层更靠近半导体衬底200。

示例性地，所述第一层间介电层示例性地包括蚀刻停止层208和介质层209，所述氮化物蚀刻停止层208比氧化物介质层209更靠近所述初始层间介电层。

本实施例的半导体器件，具有改善的工艺窗口和减少的控制栅硬掩膜损失，并且顶部接触和控制栅脆弱点具有增大，因此良率提高。此外，顶部接触和底部接触的接触电阻降低，因而器件性能提高。

实施例三

本发明的再一个实施例提供一种电子装置，包括半导体器件以及与所述半导体器件相连的电子组件。其中，该半导体器件包括：半导体衬底，所述半导体衬底至少包括存储区，在所述半导体衬底的存储区上形成有栅极叠层，以及包围所述栅极叠层的初始层间介电层，在所述初始层间介电层中形成有漏极底部接触和源极底部接触，在所述初始层间介电层、漏极底部接触和源极底部接触上形成有第一层间介电层，在所述第一层间介电层中对应所述漏极底部接触的位置形成有漏极顶部接触，其中，所述初始层间介电层和所述漏极底部接触的高度高于所述栅极叠层，所述源极底部接触的高度与所述栅极叠层齐平，所述漏极底部接触呈T型状。

其中，半导体衬底可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。半导体衬底上可以形成有器件，例如NMOS和/或PMOS等。同样，半导体衬底中还可以形成有导电构件，导电构件可以是晶体管的栅极、源极或漏极，也可以是与晶体管电连接的金属互连结构，等等。此外，在半导体衬底中还可以形成有隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。作为示例，在本实施例中，半导体衬底的构成材料选用单晶硅。

示例性地，所述栅极叠层例如用作存储单元，其包括依次堆叠设置的隧穿氧化层、浮栅、栅极间介质层、控制栅和控制栅硬掩膜层，所述隧穿氧化层比控制栅硬掩膜层更靠近半导体衬底。

源漏极接触采用上述实施例中的制作方法形成，在此不再赘述。

其中，该电子组件，可以为分立器件、集成电路等任何电子组件。

本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括该半导体器件的中间产品。

其中，图10示出手机的示例。手机500的外部设置有包括在外壳501中的显示部分502、操作按钮503、外部连接端口504、扬声器505、话筒506等。

本发明实施例的电子装置，由于所包含的半导体器件具有改善的工艺窗口和减少的控制栅硬掩膜损失，并且顶部接触和控制栅脆弱点具有增大，因此良率提高。此外，顶部接触和底部接触的接触电阻降低，因而器件性能提高。因此该电子装置同样具有类似的优点。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (9)

1.一种半导体器件的制作方法，其特征在于，包括：

提供半导体衬底，所述半导体衬底至少包括存储区，在所述半导体衬底的存储区上形成栅极叠层；

在所述半导体衬底上形成包围所述栅极叠层的初始层间介电层，并在所述初始层间介电层中形成漏极底部接触和源极底部接触，所述漏极底部接触和源极底部接触位于所述栅极叠层的两侧；

形成覆盖所述初始层间介电层、漏极底部接触和源极底部接触的第一层间介电层；

在所述第一层间介电层中对应所述漏极底部接触的位置形成漏极顶部接触，

其中，所述初始层间介电层和所述漏极底部接触的高度高于所述栅极叠层，所述源极底部接触的高度与所述栅极叠层齐平，所述漏极底部接触呈T型状。

2.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述栅极叠层包括依次堆叠设置的隧穿氧化层、浮栅、栅极间介质层、控制栅和控制栅硬掩膜层，所述隧穿氧化层比控制栅硬掩膜层更靠近半导体衬底。

3.根据权利要求1或2所述的半导体器件的制作方法，其特征在于，在所述初始层间介电层中形成漏极底部接触和源极底部接触的步骤包括：

在所述初始层间介电层中形成漏极底部接触孔和源极底部接触孔；

形成填充所述漏极底部接触孔和源极底部接触孔，并覆盖所述栅极叠层的导电材料层；

以所述初始层间介电层为停止层，对所述导电材料层进行平坦化；

对所述导电材料层进行刻蚀，以形成所述漏极底部接触和源极底部接触。

4.根据权利要求3所述的半导体器件的制作方法，其特征在于，所述T型状的漏极底部接触的水平部分两端位于所述栅极叠层的顶面上。

5.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述第一层间介电层包括氮化物蚀刻停止层和氧化物介质层，所述氮化物蚀刻停止层比氧化物介质层更靠近所述初始层间介电层。

6.根据权利要求5所述的半导体器件的制作方法，其特征在于，在所述第一层间介电层中形成漏极顶部接触的步骤包括：

以所述漏极底部接触孔中的导电材料为停止层，对所述第一层间介电层进行刻蚀，形成漏极顶部接触孔；

在所述漏极顶部接触孔中填充导电材料形成漏极顶部接触。

7.一种半导体器件，其特征在于，包括：

半导体衬底，所述半导体衬底至少包括存储区；

在所述半导体衬底的存储区上形成有栅极叠层，以及包围所述栅极叠层的初始层间介电层；

在所述初始层间介电层中形成有漏极底部接触和源极底部接触，所述漏极底部接触和源极底部接触位于所述栅极叠层的两侧；

在所述初始层间介电层、漏极底部接触和源极底部接触上形成有第一层间介电层；

在所述第一层间介电层中对应所述漏极底部接触的位置形成有漏极顶部接触；

其中，所述初始层间介电层和所述漏极底部接触的高度高于所述栅极叠层，所述源极底部接触的高度与所述栅极叠层齐平，所述漏极底部接触呈T型状。

8.根据权利要求7所述的半导体器件，其特征在于，所述栅极叠层包括依次堆叠设置的隧穿氧化层、浮栅、栅极间介质层、控制栅和控制栅硬掩膜层，所述隧穿氧化层比控制栅硬掩膜层更靠近半导体衬底。

9.根据权利要求7所述的半导体器件，其特征在于，所述T型状的漏极底部接触的水平部分两端位于所述栅极叠层的顶面上。

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