CN107978554B - 一种半导体器件及其制作方法、电子装置 - Google Patents

Abstract

本发明提供一种半导体器件及其制作方法、电子装置，该制作方法包括下述步骤：提供半导体衬底，在所述半导体衬底上形成栅极叠层和包围所述栅极叠层的层间介电层；在所述层间介电层上形成抗反射层和图形化的光刻胶层；沿第一方向对所述图形化的光刻胶层进行修饰处理；以所述图形化的光刻胶层为掩膜蚀刻所述抗反射层，以图形化所述抗反射层；沿第二方向对所述图形化的抗反射层进行关键尺寸调节蚀刻；以所述图形化的光刻胶层和抗反射层为掩膜蚀刻所述层间介电层，以在所述源极和漏极对应的位置上形成源极接触孔和漏极接触孔。该制作方法可以提高接触孔图形化良率和器件性能。该半导体器件和电子装置具有类似的优点。

Description

一种半导体器件及其制作方法、电子装置

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制作方法、电子装置。

背景技术

随着半导体制程技术的发展，在存储装置方面已开发出存取速度较快的快闪存储器(flash memory)。快闪存储器具有可多次进行信息的存入、读取和擦除等动作，且存入的信息在断电后也不会消失的特性，因此，快闪存储器已成为个人电脑和电子设备所广泛采用的一种非易失性存储器。NOR(“或非”型电子逻辑门)型快闪存储器能够以随机存取的方式来被读取或者被程式化，并由于其非挥发性、耐久性以及快速的存取时间而在移动装置中被广泛地使用。

随着NOR(“或非”型电子逻辑门)型快闪存储器技术进入45nm及以下技术节点，漏极空间成为继续缩小的关键瓶颈，这是因为小间距的接触孔阵列图形化的难度很大，自对准接触(self-aligned-contact，简称为SAC)工艺通过导入具有光刻友好的钨源线的对称的源漏布图来解决这一缩小瓶颈。

SAC工艺的基本原理如图1A和图1B所示，在半导体衬底100上形成栅极氧化层101、栅极102和硬掩膜层103组成的栅极叠层，在栅极叠层的侧壁上形成间隙壁和蚀刻停止层104，然后形成层间介电层105，然后在层间介电层105上形成光刻胶层106，光刻胶层106定义出接触孔的图案，然后以光刻胶层106为掩膜蚀刻层间介电层105形成接触孔107，在蚀刻过程中沿栅极叠层自对准进行并停止在硬掩膜层103和间隙壁104上，接触孔宽度由栅极间距限定而不是光刻胶层106，因此光刻胶层106的图案相比接触孔107可以具有较大尺寸，也即采用目前的光刻技术即可获得更小尺寸的接触孔。

用于NOR型快闪存储器接触孔的SAC工艺的示意性版图如图2A所示，光刻胶图形化后的SEM照片如图2B所示，其中光刻胶层PR遮蔽不用于形成接触孔的区域，然后以PR为掩膜通过自对准工艺即可形成漏极接触和源极接触，其中，漏极接触为孔状，源极接触为沟槽状，源极接触和漏极接触对称分布。

然而，事实证明即使采用SAC工艺，这种结构的接触孔形成仍然是极具挑战的，这是因为孔/沟槽密度很大，这导致在光刻和/蚀刻中出现很多问题，进而导致接触孔形成失败。

因此，需要提出一种新的半导体器件的制作方法，以解决上述问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

本发明一方面提供一种半导体器件的制作方法，其包括下述步骤：提供半导体衬底，在所述半导体衬中形成隔离结构和被所述隔离结构分割的有源区，在所述半导体衬底上形成栅极叠层，在所述栅极叠层两层的半导体衬底中形成源极和漏极，在所述半导体衬底上形成包围所述栅极叠层的层间介电层；在所述层间介电层上形成抗反射层和图形化的光刻胶层；沿第一方向对所述图形化的光刻胶层进行修饰处理，以改善所述图形化的光刻胶层在所述第一方向上的剖面；以所述图形化的光刻胶层为掩膜蚀刻所述抗反射层，以图形化所述抗反射层；沿第二方向对所述图形化的抗反射层进行关键尺寸调节蚀刻，以改善所述图形化的抗反射层在所述第二方向上的关键尺寸；以所述图形化的光刻胶层和抗反射层为掩膜蚀刻所述层间介电层，以在所述源极和漏极对应的位置上形成源极接触孔和漏极接触孔。

进一步地，所述修饰处理采用定向带状离子束工艺。

进一步地，所述第一方向为接触孔的长度方向。

进一步地，所述第一方向为有源区延伸方向。

进一步地，所述抗反射层为电介质抗反射层。

进一步地，通过定向带状离子束工艺进行所述进行关键尺寸调节蚀刻。

进一步地，所述第二方向为接触孔的宽度方向。

进一步地，所述第二方向为字线方向。

进一步地，还包括：在所述层间介电层和抗反射层之间形成转移层；以所述图形化的光刻胶层和抗反射层为掩膜蚀刻所述转移层，以图形化所述转移层；以所述图形化的转移层为掩膜蚀刻所述层间介电层，以在所述源极和漏极对应的位置上形成源极接触孔和漏极接触孔。

本发明提出的半导体器件的制作方法，当光刻胶层曝光图形化后，在第一方向上，即遭受攻击易引起图形化失败的方向上对光刻胶层进行修饰处理，改善其剖面，同时不影响第二方向上的关键尺寸；并且在抗反射层的蚀刻中插入关键尺寸调节处理，使关键尺寸更符合设计要求，因此采用本发明提出的半导体器件的制作方法，可以获得关键尺寸和剖面符合要求的接触孔，提高了接触孔SAC蚀刻的成功率，从而提高了器件良率和性能。

本发明另一方面提供一种采用上述方法制作的半导体器件，该半导体器件包括：半导体衬底，在所述半导体衬中形成有隔离结构和被所述隔离结构分割的有源区，在所述半导体衬底上形成有栅极叠层，在所述栅极叠层两层的半导体衬底中形成有源极和漏极，在所述半导体衬底上形成有包围所述栅极叠层的层间介电层，在所述层间介电层中形成有源极接触和漏极接触。

本发明提出的半导体器件，具有关键尺寸和剖面符合设计要求的源漏接触孔，因而具有更好的良率和性能。

本发明再一方面提供一种电子装置，其包括如上所述的半导体器件以及与所述半导体器件相连接的电子组件。

本发明提出的电子装置，由于具有上述半导体器件，因而具有类似的优点。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1A和图1B示出了接触孔自对准刻蚀的基本原理示意图；

图2A示出了NOR器件接触孔自对准刻蚀的示意性版图；

图2B示出了NOR器件接触孔自对准刻蚀的图形化光刻胶层的SEM照片；

图3A示出了接触孔自对准刻蚀图形化失败的SEM照片；

图3B示出了接触孔自对准刻蚀沟槽蚀刻停止的SEM照片；

图3C示出了Y方向上的光刻胶层剖面；

图3D示出了接触孔自对准刻蚀中光刻胶层受离子作用的示意图；

图4示出了根据本发明的半导体器件的制作方法的步骤流程图；

图5A～图5G示出了根据本发明一实施方式的半导体器件的制作方法依次实施各步骤所获得半导体器件的位线方向的剖面示意图；

图6示出了根据本发明一实施方式的半导体器件的剖面示意图；

图7示出了根据本发明一实施方式的电子装置的示意图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

如前所述，通过自对准工艺制作NOR型快闪存储器的接触孔时，容易失败，为了更好的理解本发明，首先结合图2A和图2B，以及图3A至图3D对目前的自对准工艺失败情形进行分析。

如图2A和图2B所示，NOR器件的自对准接触孔图案采用对称的源漏布图，源极接触孔呈沟槽状，漏极接触孔呈孔状，因此光刻胶图案呈岛状结构。以这种岛状结构的图案为掩膜进行SAC蚀刻时，如果采用低选择性(光刻胶和层间介电层选择性低)SAC蚀刻程式，则如图3A所示容易出现图形失败，即；如果采用高选择性(光刻胶和层间介电层选择性低)SAC蚀刻程式，则如图3B所示，容易出现沟槽蚀刻停止的问题，即源极接触孔断开未形成完整的沟槽状。

出现这种现象的一方面使因为光刻胶层剖面不够好，如果3C所示，其示出了图2B中的光刻胶层沿Y方向的剖面，其呈现两边薄中间厚的剖面，另一方面，如图3D所示，在SAC蚀刻过程中，光刻胶层呈岛状结构的图案，因此受到四面八方的离子作用/轰击；这样在这两个原因作用下如果采用低选择性SAC蚀刻程式，则岛状图案受攻击如容易出现图形失败；如果采用高选择性SAC蚀刻程式，则蚀刻副产物增多，容易出现副产物集聚而导致沟槽蚀刻停止的问题。虽然光刻胶剖面看通过常规的de-scum工艺进行改善，但是会导致X方向上(以图2B为例，垂直Y方向的为X方向)关键尺寸的缩小，这是不可接受的。

本发明针对这种情况，提出一种半导体器件的制作方法，用于制作NOR器件的源漏接触孔，如图4所示，该制作方法包括：步骤401，提供半导体衬底，在所述半导体衬中形成隔离结构和被所述隔离结构分割的有源区，在所述半导体衬底上形成栅极叠层，在所述栅极叠层两层的半导体衬底中形成源极和漏极，在所述半导体衬底上形成包围所述栅极叠层的层间介电层；步骤402，在所述层间介电层上形成抗反射层和图形化的光刻胶层；步骤403，沿第一方向对所述图形化的光刻胶层进行修饰处理，以改善所述图形化的光刻胶层的剖面；步骤404，以所述图形化的光刻胶层为掩膜蚀刻所述抗反射层，以图形化所述抗反射层；步骤405，沿第二方向对所述图形化的抗反射层进行关键尺寸调节蚀刻；步骤406，以所述图形化的光刻胶层和抗反射层为掩膜蚀刻所述层间介电层，以在所述源极和漏极对应的位置上形成源极接触孔和漏极接触孔。

本发明提出的半导体器件的制作方法，当光刻胶层曝光图形化后，在第一方向上，即遭受攻击易引起图形化失败的方向上对光刻胶层进行修饰处理，改善其剖面，同时不影响第二方向上的关键尺寸；并且在抗反射层的蚀刻中插入关键尺寸调节处理，使关键尺寸更符合设计要求，因此采用本发明提出的半导体器件的制作方法，可以获得关键尺寸和剖面符合要求的接触孔，提高了接触孔SAC蚀刻的成功率，从而提高了器件良率和性能。

为了彻底理解本发明，将在下列的描述中提出详细的结构及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

实施例一

下面将参照图5A～图5G对本发明一实施方式的半导体器件的制作方法做详细描述。本实施例以制作NOR器件的接触孔为例来说明本发明的半导体器件的制作方。NOR器件的接触孔SAC布图参见图2A和图2B所示，在图5A至图5G示出了器件的示意性剖面图或SEM照片。

首先，如图5A所示，提供半导体衬底500，在所述存储区的半导体衬底500中形成隔离结构和被隔离结构分割的有源区AA，在所述半导体衬底500上形成栅极叠层501，在栅极叠层两层501两层的半导体衬底中形成源极/漏极502，在半导体衬底上形成包围栅极叠层501的第一层间介电层503，在第一层间介电层503上形成第二层间介电层504和转移层505，在转移层505上形成抗反射层506和图形化的光刻胶层507。

其中，半导体衬底500可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。半导体衬底200上可以形成有器件，例如NMOS和/或PMOS等。作为示例，在本实施例中，半导体衬底500的构成材料选用单晶硅。

隔离结构可以为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构，其可以通过本领域常用的方法形成，以定义并分隔有源区。作为示例，在隔离结构采用浅沟槽隔离(STI)结构，其填充的隔离材料例如为USG(未掺杂硅玻璃)。

栅极叠层501包括NOR器件的一般结构，例如隧穿氧化层、浮栅、栅极间介质层、控制栅、控制栅硬掩膜层和控制栅间隙壁。这些结构层采用本领域常用的制作方法和材料形成，例如隧穿氧化层为氧化硅、浮栅和控制栅为多晶硅，栅极间介质层为ONO结构(氧化物-氮化物-氧化物)，控制栅间隙壁采用氧化物、氮化物或氮氧化物等。

源极和漏极502位于栅极叠层501两层的半导体衬底中，通过掺杂P型或N型元素形成。

第一层间介电层(ILD0)503用于包围并隔离各个栅极叠层501，第一层间介电层503的表面与栅极叠层501的表面齐平。第一层间介电层(ILD0)可以采用各种合适的介电材料。示例性地，在本实施例中，第一层间介电层BPSG(硼磷硅玻璃)、PSG(掺磷硅玻璃)、BSG(掺硼硅玻璃)等，并通过诸如CVD(化学气相沉积)等工艺形成。

第二层间介电层(ILD1)504位于第一层间介电层(ILD0)之上，用于在其中形成金属层等结构。第二层间介电层504可以采用各种合适的介电材料，例如USG(未掺杂硅玻璃)、低K介电材料，或超低k介电材料，并通过诸如CVD(化学气相沉积)、自旋涂覆等工艺形成。

转移层505用于传递图形，例如采用常用的转移层材料无定形碳层，其可以通过CVD或自旋涂覆等工艺形成。

抗反射层506用于减少反射，提高光刻解析度。抗反射层506可以采用常用的抗反射材料。示例性地，在本实施例中，抗反射层506采用电介质抗反射层(DARC)，例如为通过CVD工艺形成的氮氧化硅。

图形化的光刻胶层507用于定义接触孔图案，其可以采用常用的光阻材料，并通过曝光、显影等操作进行图形化。图形化的光刻胶层507的图案参见图2A和图2B所示，其采用对称的源漏布图，源极接触孔呈沟槽状，漏极接触孔呈孔状，因此光刻胶图案呈岛状结构。

接着，如图5B所示，沿第一方向对所述图形化的光刻胶层507进行修饰处理，以改善所述图形化的光刻胶层507的剖面。

曝光后的光刻胶层的图案如图2B所示，其Y方向的剖面如图3C所示，如前所示，这种剖面沿长轴方向呈现两边薄中间厚的情形，不利于后续的SAC蚀刻。为此，在本实施例中，沿第一方向，即图2B中的Y方向，或者换句话说，沿有源区的(参见图2A)延伸方向或沿接触孔的长度方向(垂直于栅极叠层宽度方向的方向为接触孔的长度方向)，对图形化的光刻胶层507进行修饰处理，以改善所述图形化的光刻胶层507的剖面。

示例性地，在本实施例中，采用定向带状离子束(directed ribbon-beam)工艺进行所述修饰处理，在该修饰处理过程中，由于采用定向工艺，如图5B所示，离子仅沿Y方向作用于图形化的光刻胶层507，从而改善其Y方向上的剖面，而不会影响X方向(与Y方向垂直的方向，也称为第二方向)上的关键尺寸。示例性地，在本实施例中，进行所述修饰处理采用O2、ChF3或CF4等气体作为源气体。

经过修饰处理后的图形化的光刻胶层507沿Y方向的剖面如图5C所示，其呈现更均匀的剖面，因而利于实现更好的图形传递和后续的接触孔蚀刻。

接着，如图5D所示，以所述图形化的光刻胶层507为掩膜蚀刻所述抗反射层506，以图形化所述抗反射层506。

具体地，以所述图形化的光刻胶层507为掩膜，通过合适的湿法或干法蚀刻工艺蚀刻抗反射层506，从而将图形化的光刻胶层507的图案转移至抗反射层506，实现抗反射层506的图形化。示例性地，在本实施例中，采用干法蚀刻工艺。且作为示例，在本实施例中，所述蚀刻为干法蚀刻，所述干法蚀刻的工艺参数包括：蚀刻气体包含CF4、CHF3等气体，其流量分别为50sccm～500sccm、10sccm～100sccm，压力为2mTorr～50mTorr，其中，sccm代表立方厘米/分钟，mTorr代表毫毫米汞柱。

可以理解的是，在一实施例中本步骤的蚀刻过程为抗反射层506图形化的主蚀刻过程(main etch)，其后续还可以包括过蚀刻(over etch)过程。

接着，如图5E所示，沿第二方向对所述图形化的抗反射层506进行关键尺寸调节蚀刻。

由于在图形传递过程中，关键尺寸会存在误差，因而但传递至下层时，关键尺寸可能已经不是设计所要求的尺寸，因此会进行关键尺寸的调节。在本实施例中，在抗反射层的图形化中，插入关键尺寸调节，以使关键尺寸设计符合要求。

由于NOR器件的Y方向(即，第一方向)关键尺寸由栅极叠层决定，因此在本实施例中，仅对X方向(即，第二方向)，或者换句话说，仅对字线方向(参见图2A)或接触孔的宽度方向的关键尺寸进行调节，这样不仅可以使X方向的关键尺寸符合设计要求，还可以避免对Y方向的剖面造成攻击，从而不利于后续图形传递和蚀刻。

示例性地，在本实施例中，采用定向带状离子束(directed ribbon-beam)工艺进行关键尺寸调节蚀刻，在关键尺寸调节蚀刻过程中，由于采用定向工艺，如图5E所示，离子仅沿X方向作用于图形化的光刻胶层507，从而调节抗反射层506在X方向上的关键尺寸，使X方向的关键尺寸符合设计要求，并避免对Y方向的剖面造成攻击而导致图形化失败。

可以理解的是，在本实施例中当进行完关键尺寸调节蚀刻之后，还可以包括抗反射层的过蚀刻步骤，其采用常规的方法，在此不再赘述。

接着，如图5F所示，进行转移层的蚀刻。

具体地，以所述图形化的光刻胶层507和抗反射层506为掩膜，通过合适的湿法或干法蚀刻工艺蚀刻转移层505，从而将图形化的光刻胶层507和抗反射层506的图案转移至转移层505，实现转移层505的图形化。示例性地，在本实施例中，采用干法蚀刻工艺。且作为示例，在本实施例中，所述蚀刻为干法蚀刻，所述干法蚀刻的工艺参数包括：蚀刻气体包含O2等气体，其流量分别为50sccm～500sccm、10sccm～100sccm，压力为2mTorr～50mTorr，其中，sccm代表立方厘米/分钟，mTorr代表毫毫米汞柱。

最后，如图5G所示，以所述图形化的转移层505为掩膜对第一层间介电层503和第二层间介电层504进行接触孔自对准蚀刻，从而形成源极接触孔和漏极接触孔508。

具体地，以所述图形化的转移层505为掩膜，通过合适的湿法或干法蚀刻工艺对第一层间介电层503和第二层间介电层504进行接触孔自对准蚀刻，从而形成源极接触孔和漏极接触孔508。示例性地，在本实施例中，采用干法蚀刻工艺。且作为示例，在本实施例中，所述蚀刻为干法蚀刻，所述干法蚀刻的工艺参数包括：蚀刻气体包含CF4、CHF3等气体，其流量分别为50sccm～500sccm、10sccm～100sccm，压力为2mTorr～50mTorr，其中，sccm代表立方厘米/分钟，mTorr代表毫毫米汞柱。

至此，完成了根据本发明实施例的方法实施的工艺步骤，可以理解的是，本实施例半导体器件制作方法不仅包括上述步骤，在上述步骤之前、之中或之后还可包括其他需要的步骤，例如还包括填充导电材料从而形成源漏接触的步骤，导电材料可以为各种合适的材料，例如金属钨，其填充过程例如为：首先形成粘附层，然后在粘附层之上通过诸如CVD等工艺沉积金属钨，最后执行平坦化操作。

本实施例提出的半导体器件的制作方法，当光刻胶层曝光图形化后，在第一方向上，即遭受攻击易引起图形化失败的方向上对光刻胶层进行修饰处理，改善其剖面，同时不影响第二方向上的关键尺寸；并且在抗反射层的蚀刻中插入关键尺寸调节处理，使关键尺寸更符合设计要求，因此采用本发明提出的半导体器件的制作方法，可以获得关键尺寸和剖面符合要求的接触孔，提高了接触孔SAC蚀刻的成功率，从而提高了器件良率和性能。

实施例二

本发明还提供一种采用上述方法制作的半导体器件，如图6所示，该半导体器件包括：半导体衬底600，在所述半导体衬600中形成有隔离结构和被所述隔离结构分割的有源区，在所述半导体衬底600上形成有栅极叠层601，在所述栅极叠层两层的半导体衬底中形成有源极和漏极602，在所述半导体衬底上形成有包围所述栅极叠层602的层间介电层，在所述层间介电层中形成有源极接触和漏极接触605。

其中，半导体衬底600可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。半导体衬底上可以形成有器件，例如NMOS和/或PMOS等。作为示例，在本实施例中，半导体衬底600的构成材料选用单晶硅。

隔离结构可以为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构，其可以通过本领域常用的方法形成，以定义并分隔有源区。作为示例，在隔离结构采用浅沟槽隔离(STI)结构。

栅极叠层601例如包括NOR器件的一般结构，例如隧穿氧化层、浮栅、栅极间介质层、控制栅和控制栅间隙壁。这些结构层采用本领域常用的制作方法和材料形成，例如隧穿氧化层为氧化硅、浮栅和控制栅为多晶硅，栅极间介质层为ONO结构(氧化物-氮化物-氧化物)，控制栅间隙壁采用氧化物、氮化物或氮氧化物等。

源极和漏极602位于栅极叠层601两层的半导体衬底600中，通过掺杂P型或N型元素形成。

层间介电层包括第一层间介电层(ILD0)503和第二层间介电层(ILD1)504。第一层间介电层(ILD0)503用于包围并隔离各个栅极叠层501，第一层间介电层503的表面与栅极叠层501的表面齐平。第一层间介电层(ILD0)可以采用各种合适的介电材料。示例性地，在本实施例中，第一层间介电层BPSG(硼磷硅玻璃)、PSG(掺磷硅玻璃)、BSG(掺硼硅玻璃)等，并通过诸如CVD(化学气相沉积)等工艺形成。第二层间介电层(ILD1)504位于第一层间介电层(ILD0)之上，用于在其中形成金属层等结构。第二层间介电层504可以采用各种合适的介电材料，例如USG(未掺杂硅玻璃)、低K介电材料，或超低k介电材料，并通过诸如CVD(化学气相沉积)、自旋涂覆等工艺形成。

源极接触和漏极接触605位于源极和漏极602对应的位置上，用于使源极和漏极602与上层金属层电性连接。源极接触和漏极接触605可以采用各种合适的导电材料，例如金属钨等。

本实施例的半导体器件具有关键尺寸和剖面符合设计要求的源漏接触孔，因而具有更好的良率和性能。

实施例三

本发明的再一个实施例提供一种电子装置，包括半导体器件以及与所述半导体器件相连的电子组件。其中，该半导体器件包括：该半导体器件包括：半导体衬底，在所述半导体衬中形成有隔离结构和被所述隔离结构分割的有源区，在所述半导体衬底上形成有栅极叠层，在所述栅极叠层两层的半导体衬底中形成有源极和漏极，在所述半导体衬底上形成有包围所述栅极叠层的层间介电层，在所述层间介电层中形成有源极接触和漏极接触。

其中，半导体衬底可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。半导体衬底上可以形成有器件，例如NMOS和/或PMOS等。同样，半导体衬底中还可以形成有导电构件，导电构件可以是晶体管的栅极、源极或漏极，也可以是与晶体管电连接的金属互连结构，等等。此外，在半导体衬底中还可以形成有隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。作为示例，在本实施例中，半导体衬底的构成材料选用单晶硅。

其中，该电子组件，可以为分立器件、集成电路等任何电子组件。

本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括该半导体器件的中间产品。

其中，图7示出手机的示例。手机700的外部设置有包括在外壳701中的显示部分702、操作按钮703、外部连接端口704、扬声器705、话筒706等。

本发明实施例的电子装置，由于所包含的半导体器件具有关键尺寸和剖面符合设计要求的源漏接触孔，因而具有更好的良率和性能。因此该电子装置同样具有类似的优点。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (6)

1.一种半导体器件的制作方法，其特征在于，包括下述步骤：

提供半导体衬底，在所述半导体衬底中形成隔离结构和被所述隔离结构分割的有源区，在所述半导体衬底上形成栅极叠层，在所述栅极叠层两侧的半导体衬底中形成源极和漏极，在所述半导体衬底上形成包围所述栅极叠层的层间介电层；

在所述层间介电层上形成抗反射层和图形化的光刻胶层；

沿第一方向对所述图形化的光刻胶层进行定向带状等离子束处理，以改善所述图形化的光刻胶层在所述第一方向上的剖面，所述第一方向为接触孔的长度方向或所述有源区的延伸方向；

以所述图形化的光刻胶层为掩膜蚀刻所述抗反射层，以图形化所述抗反射层；

沿第二方向对所述图形化的抗反射层进行关键尺寸调节蚀刻，以改善所述图形化的抗反射层在所述第二方向上的关键尺寸，所述第二方向为接触孔的宽度方向或字线方向；

以所述图形化的光刻胶层和抗反射层为掩膜蚀刻所述层间介电层，以在所述源极和漏极对应的位置上形成源极接触孔和漏极接触孔。

2.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述抗反射层为电介质抗反射层。

3.根据权利要求1所述的半导体器件的制作方法，其特征在于，通过定向带状离子束工艺进行所述进行关键尺寸调节蚀刻。

4.根据权利要求1所述的半导体器件的制作方法，其特征在于，还包括：

在所述层间介电层和抗反射层之间形成转移层；

以所述图形化的光刻胶层和抗反射层为掩膜蚀刻所述转移层，以图形化所述转移层；

以所述图形化的转移层为掩膜蚀刻所述层间介电层，以在所述源极和漏极对应的位置上形成源极接触孔和漏极接触孔。

5.一种采用如权利要求1-4中任意一项所述的制作方法制作的半导体器件，其特征在于，包括：半导体衬底，在所述半导体衬底中形成有隔离结构和被所述隔离结构分割的有源区，在所述半导体衬底上形成有栅极叠层，在所述栅极叠层两侧的半导体衬底中形成有源极和漏极，在所述半导体衬底上形成有包围所述栅极叠层的层间介电层，在所述层间介电层中形成有源极接触和漏极接触。

6.一种电子装置，其特征在于，包括如权利要求5所述的半导体器件以及与所述半导体器件相连接的电子组件。

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