CN105575906B - 一种半导体器件的制造方法和电子装置 - Google Patents

Abstract

本发明提供一种半导体器件的制造方法和电子装置，涉及半导体技术领域。该半导体器件的制造方法包括如下步骤：在半导体衬底上形成栅氧化材料层、浮栅材料层、栅间介电材料层、控制栅材料层和硬掩膜材料层；刻蚀以形成包括栅极硬掩膜、控制栅和栅间介电层的控制栅叠层结构；形成覆盖控制栅叠层结构的顶面和侧壁以及浮栅材料层的介电材料层，刻蚀以形成位于控制栅叠层结构两侧的附加侧壁层；刻蚀以形成包括浮栅和栅氧化层的浮栅叠层结构。该方法可以保证控制栅由于附加侧壁层的保护而在后续形成接触孔的过程中不会被暴露出，因而可以降低接触孔与控制栅发生短路的风险。本发明的电子装置包括根据上述方法制得的半导体器件，同样具有上述优点。

Description

一种半导体器件的制造方法和电子装置

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制造方法和电子装置。

背景技术

在半导体技术领域中，随着半导体技术工艺节点的不断缩小，接触孔(CT)的尺寸变得越来越小。通常，对于普通器件而言，当采用28nm以下工艺节点的技术时需要采用自对准接触孔(SAC)技术；而对于Nor型闪存(Nor Flash)，当采用45nm以下工艺节点的技术时就需要采用自对准接触孔(SAC)技术。

现有技术的半导体器件的制造方法，在采用自对准接触孔技术形成接触孔时，通常包括如下步骤：首先，在前端器件上100上形成光刻胶层600，如图1A所示；然后，通过刻蚀形成接触孔110，如图1B所示。示例性地，前端器件100通常包括半导体衬底1001、位于半导体衬底上的叠栅结构、覆盖叠栅结构的顶部与侧壁的接触孔刻蚀阻挡层(CESL)1008以及位于接触孔刻蚀阻挡层(CESL)1008之上的层间介电层(ILD)1009；其中，叠栅结构包括由自下而上依次层叠的栅氧化层1002、浮栅(FG)1003、栅间介电层1004、控制栅1005、栅极硬掩膜1006组成的叠层结构以及位于该叠层结构两侧的侧壁层1007，如图1A所示，如图1A所示。在现有技术中，栅氧化层1002、浮栅(FG)1003、栅间介电层1004、控制栅1005、栅极硬掩膜1006通过对各种材料的叠层进行一步刻蚀实现，因此，氧化层1002、浮栅(FG)1003、栅间介电层1004、控制栅1005、栅极硬掩膜1006具有相同的宽度，如图1A所示。如果对刻蚀工艺的刻蚀选择比等工艺条件控制地比较合适，形成的接触孔110将如图1B所示，为上宽下窄的结构，且接触孔的上部分停止于栅极硬掩膜1006与侧壁层1007的上方。

然而，由于刻蚀工艺的刻蚀选择比往往很难控制，因此常常会导致接触孔的良率比较低，最终导致整个半导体器件的良率很低。具体地，如果刻蚀选择比不够，则侧壁层1007会被刻蚀掉一部分从而导致控制栅1005被暴露出，形成的接触孔110的结构将如图1C所示，此时可能会造成接触孔与栅极(即，控制栅1005)短路，其中，控制栅1005被暴露出的部分1101如图1C所示。而如果选择比过高，则会导致形成的接触孔110的底部有层间介电层的残留1012存在，造成接触孔开路，如图1D所示。

由于Nor型闪存与其他逻辑器件相比，在形成接触孔时需要更高的深宽比，并且过孔(Via)和沟槽(trench)结构需要在接触孔刻蚀的步骤中同时形成，因此，对于Nor型闪存而言，更容易出现接触孔开路以及接触孔与栅极短路的问题。

图2A示出了现有技术中的一种半导体器件的制造方法的形成过孔(via)110和沟槽(trench)120的步骤所形成的结构的示意性俯视图，由图2A可以直观地看出，所形成的过孔与沟槽在结构上存在着很大的不同。而过孔和沟槽结构的不同会导致自对准接触孔(SAC)技术的工艺窗口变小，非常容易出现如下两种情况：(1)沟槽120正常但过孔110与栅极短路，如图2B所示；(2)过孔110正常但沟槽120刻蚀不充分(etch stop)，如图2C所示。其中，图2B和图2C为现有技术中的半导体器件的制造方法的形成过孔和沟槽的步骤所形成的两种不同结构的SEM图。

在现有技术中所存在的上述问题中，接触孔与栅极短路(CT-GT short)的问题发生的风险比较高。因此，为降低在形成接触孔结构的工艺过程中接触孔与栅极发生短路的风险，有必要提出一种新的半导体器件的制造方法。

发明内容

针对现有技术的不足，本发明提出一种半导体器件的制造方法，所述方法包括：

步骤S101：在半导体衬底上依次形成栅氧化材料层、浮栅材料层、栅间介电材料层、控制栅材料层和硬掩膜材料层；

步骤S102：对所述硬掩膜材料层、所述控制栅材料层以及所述栅间介电材料层进行刻蚀，以形成包括栅极硬掩膜、控制栅和栅间介电层的控制栅叠层结构；

步骤S103：形成覆盖所述控制栅叠层结构的顶面和侧壁以及所述浮栅材料层的介电材料层，对所述介电材料层进行刻蚀以形成位于所述控制栅叠层结构两侧的附加侧壁层；

步骤S104：对所述浮栅材料层和所述栅氧化材料层进行刻蚀，以形成包括浮栅和栅氧化层的浮栅叠层结构，其中所述浮栅叠层结构延伸至所述附加侧壁层的下方；

步骤S105：形成位于所述附加侧壁层的外侧且覆盖所述浮栅叠层结构的侧壁的栅极侧壁层。

可选地，在所述步骤S103中，所述介电材料层的材料包括氮化硅、氧化硅和高k介电材料中的一种或其中两种以上的组合。

可选地，在所述步骤S103中，形成所述介电材料层的方法包括原子层沉积法。

可选地，在所述步骤S102中，所述刻蚀包括基于碳氟化合物的等离子干法刻蚀。

可选地，在所述步骤S104中，所述刻蚀包括基于碳氟化合物的等离子干法刻蚀。

可选地，在所述步骤S101中，所述硬掩膜材料层的材料包括二氧化硅、氮化硅和金属中的至少一种，并且，形成所述硬掩膜材料层的方法包括化学气相沉积法、物理气相沉积法、原子层沉积法或炉管工艺。

可选地，在所述步骤S105之后还包括如下步骤：

步骤S106：形成接触孔刻蚀阻挡层和层间介电层；

步骤S107：在所述层间介电层上形成在拟形成接触孔的区域具有开口的掩膜层；

步骤S108：利用所述掩膜层对所述层间介电层和所述接触孔刻蚀阻挡层进行刻蚀以形成接触孔；

步骤S109：在所述接触孔内形成导电连接件。

可选地，在所述步骤S106中，所述接触孔刻蚀阻挡层的材料包括氮化硅，所述层间介电层的材料包括氧化硅，形成所述接触孔刻蚀阻挡层和所述层间介电层的方法包括化学气相沉积法、原子层沉积法或炉管工艺。

可选地，在所述步骤S107中，所述掩膜层包括光刻胶，并且所述掩膜层通过光刻工艺实现，其中，所述光刻工艺采用干式或湿式扫描式光刻机实现，或采用纳米压印技术实现，或采用自组装工艺实现.

本发明还提供一种电子装置，包括电子组件以及与该电子组件相连的半导体器件，其中所述半导体器件采用以上任一项所述的半导体器件的制造方法制备。

本发明的半导体器件的制造方法，通过将控制栅和浮栅采用不同的刻蚀步骤来实现，并在形成控制栅的步骤与形成浮栅的步骤之间增加形成位于控制栅两侧的附加侧壁层的步骤，可以保证控制栅由于附加侧壁层的保护而在后续形成接触孔的工艺中不会被暴露出，因而可以降低接触孔与控制栅发生短路的风险。本发明的电子装置，由于包括上述的半导体器件，因而同样具有上述优点。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1A、图1B、图1C和图1D为现有技术中的半导体器件的制造方法的形成接触孔的相关步骤所形成的结构的示意性剖视图；

图2A为现有技术中的半导体器件的制造方法的形成过孔和沟槽的步骤所形成的结构的示意性俯视图；

图2B和图2C为现有技术中的半导体器件的制造方法的形成过孔和沟槽的步骤所形成的两种不同结构的SEM图；

图3A至图3F为本发明实施例一的半导体器件的制造方法的相关步骤形成的结构的示意性剖视图；

图4为本发明实施例一的半导体器件的制造方法的一种示意性流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。

为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

实施例一

下面，参照图3A至图3F以及图4来描述本发明实施例提出的半导体器件的制造方法。其中，图3A至图3F为本发明实施例的半导体器件的制造方法的相关步骤形成的结构的示意性剖视图；图4为本发明实施例的半导体器件的制造方法的一种示意性流程图。

本发明实施例的半导体器件的制造方法，可以用于制备Nor型闪存等器件，主要包括如下步骤：

步骤A1：提供半导体衬底200，在半导体衬底200上自下而上依次形成栅氧化材料层2010、浮栅(FG)材料层2020、栅间介电材料层2030、控制栅材料层2040、硬掩膜材料层2050，如图3A所示。

其中，栅间介电材料层2030的材料可以为ONO，即氧化硅-氮化硅-氧化硅。

其中，栅氧化材料层2010、浮栅(FG)材料层2020、栅间介电材料层2030、控制栅材料层2040以及硬掩膜材料层2050可以采用现有的各种合适的材料。形成栅氧化材料层2010、浮栅(FG)材料层2020、栅间介电材料层2030、控制栅材料层2040以及硬掩膜材料层2050方法，可以为CVD或其他合适的方法。

示例性地，硬掩膜材料层2050的材料可以为二氧化硅、氮化硅或金属，并且，硬掩膜材料层2050可以为上述几种材料中的至少两种构成的多层结构。形成硬掩膜材料层2050的方法可以包括：化学气相沉积法(CVD)、物理气相沉积法(PVD)、原子层沉积法(ALD)，或炉管工艺(furnace)。其中，在某些情况下，硬掩膜材料层2050可以省略。

半导体衬底200可以采用各种可行的衬底，例如普通硅衬底等。其中，半导体衬底200上还可以形成有各种可行的组件，例如浅沟槽隔离、阱区等。

步骤A2：对栅间介电材料层2030、控制栅材料层2040和硬掩膜材料层2050进行刻蚀，形成包括栅极硬掩膜205、控制栅204和栅间介电层203(指位于浮栅与控制栅之间的介电层)的控制栅叠层结构，如图3B所示。

其中，该刻蚀停止于浮栅材料层2020上。

其中，所采用的刻蚀方法可以为干法刻蚀或湿法刻蚀。示例性地，所述刻蚀为基于碳氟化合物(CxFy)的等离子干法刻蚀。所述刻蚀对栅间介电层与浮栅材料层的刻蚀选择比可以根据需要进行选择，示例性地，刻蚀选择比为1～10。

步骤A3：形成覆盖该控制栅叠层结构(包括栅极硬掩膜205、控制栅204和栅间介电层203)的顶面和侧壁以及所述浮栅(FG)材料层2020的介电材料层2060，如图3C所示。

其中，形成介电材料层2060的方法可以为沉积法或其他合适的方法，示例性地，该沉积法为ALD(原子层沉积法)。介电材料层2060的材料可以为氮化硅(SiN)、氧化硅(SiO2)、高k介电材料或其他合适的介电材料，也可以为它们的组合。

步骤A4：对介电材料层2060进行刻蚀，以形成位于该控制栅叠层结构两侧的附加侧壁层206，如图3D所示。

也就是说，附加侧壁层206对栅极硬掩膜205和控制栅204以及栅间介电层203在侧面提供了保护。在现有技术中，仅在整个栅极叠层结构(包括浮栅叠层结构和控制栅叠层结构)两侧具有栅极侧壁层，而不存在附加侧壁层206，本实施例的半导体器件的制造方法，通过增加设置附加侧壁层206这一结构，可以对栅极硬掩膜205和控制栅204提供增强型的保护。

步骤A5：对浮栅(FG)材料层2020和栅氧化材料层2010进行刻蚀，以形成包括浮栅202和栅氧化层201的浮栅叠层结构，如图3D所示。

其中，浮栅叠层结构延伸至附加侧壁层206的下方，如图3D所示。也就是说，附加侧壁层206位于浮栅202的上方并与浮栅202相接触。

其中，所采用的刻蚀方法可以为干法刻蚀或湿法刻蚀。示例性地，所述刻蚀为基于碳氟化合物(CxFy)的等离子干法刻蚀。所述刻蚀对栅氧化材料层与半导体衬底的刻蚀选择比可以根据需要进行选择，示例性地，刻蚀选择比为1～10。

本发明实施例通过步骤A1至A5形成了整个栅极叠层结构(包括浮栅叠层结构和控制栅叠层结构)，其与现有技术的不同之处主要在于：现有技术中在形成栅氧化材料层2010、浮栅(FG)材料层2020、栅间介电材料层2030、控制栅材料层2040、硬掩膜材料层2050后，通过对这些膜层进行一次刻蚀来形成整个栅极叠层结构；而本实施例将形成栅极结构的步骤通过两个刻蚀步骤来实现，第一次刻蚀形成包括栅极硬掩膜、控制栅和栅间介电层的控制栅叠层结构(对应步骤A2)，第二次刻蚀形成包括浮栅和栅氧化层的浮栅叠层结构(对应步骤A5)，并在第一次刻蚀与第二次刻蚀之间增加了形成附加侧壁层206的步骤(对应步骤A3和A4)。

由于附加侧壁层206的存在，在后续形成接触孔的过程中，可以保护控制栅204使其不被暴露出，从而降低接触孔与栅极(指控制栅)短路的风险，并增大SAC的工艺窗口。

在步骤A5之后，可以采用各种可行的工艺来完成栅极侧壁层、接触孔刻蚀阻挡层、层间介电层、接触孔以及位于接触孔内的导电连接件的制造。示例性地，步骤A5之后包括如下步骤：

步骤A6：形成位于附加侧壁层206的外侧且覆盖浮栅叠层结构的侧壁的栅极侧壁层207，如图3E所示。也就是说，栅极侧壁层207同时位于控制栅叠层结构和浮栅叠层结构的两侧。

形成栅极侧壁层207的方法，可以采用现有的各种可行的方法。例如：可以通过沉积介电材料并进行刻蚀的方式实现。

步骤A7：形成接触孔刻蚀阻挡层(CESL)208和层间介电层(ILD)209，如图3E所示。

其中，接触孔刻蚀阻挡层208的材料可以为氮化硅或其他合适的材料。形成接触孔刻蚀阻挡层208的方法可以为CVD、ALD、炉管工艺或其他合适的方法。在某些情况下，接触孔刻蚀阻挡层208可以省略。

层间介电层209的材料可以为氧化硅或其他合适的材料。形成层间介电层209的方法可以为沉积介电材料并进行CMP(化学机械抛光)。其中，沉积介电材料的方法可以为CVD(化学气相沉积法)、ALD(原子层沉积法)、炉管工艺或其他合适的方法。

步骤A8：在层间介电层209上形成在拟形成的接触孔的区域具有开口的掩膜层800，如图3E所示；利用掩膜层800对层间介电层209和接触孔刻蚀阻挡层进行刻蚀，以形成接触孔220，如图3F所示。

示例性地，掩膜层800包括光刻胶，其中光刻工艺可以采用干式或湿式扫描式光刻机实现，可以采用纳米压印技术(nano-imprint)实现，也可以采用自组装工艺(self-assemble)实现。在光刻工艺中，在光刻胶的下方还可以具有底部抗反射层(BARC)、先进图形薄膜(APF)、介质抗反射层(DARC)或其他与曝光相关的膜层。

其中，接触孔220贯穿层间介电层209和接触孔刻蚀阻挡层208，如图3F所示。在某些情况下，在刻蚀形成接触孔220的过程中，会刻蚀掉一部分栅极硬掩膜205、一部分栅极侧壁层2004和一部分附加侧壁层206，如图3F所示。由于附加侧壁层206的存在，通常不会造成控制栅204在刻蚀形成接触孔的过程中被暴露出，即，不会出现现有技术中图1C所示的情况，因而不会造成接触孔与栅极短路的情况发生。也就是说，通过设置附加侧壁层206可以降低接触孔与栅极短路的风险，并且可以提高SAC的工艺窗口。

步骤A9：在接触孔220内形成导电连接件(图中未示出)。

其中，导电连接件的材料可以为钨或其他合适的导电材料。形成导电连接件的方法可以为：在接触孔220内填充导电材料进行CMP(化学机械抛光)。

至此，完成了本发明实施例的半导体器件的制造方法的关键步骤的介绍。本领域的技术人员可以理解，除了上述的步骤A1至A9，在相邻的步骤之间以及步骤A9之后，本实施例还可以包括现有技术中的其他步骤，此处不再赘述。

本发明实施例的半导体器件的制造方法，通过将控制栅和浮栅采用不同的刻蚀步骤来实现，并在形成控制栅的步骤与形成浮栅的步骤之间增加形成位于控制栅两侧的附加侧壁层的步骤，可以保证控制栅由于附加侧壁层的保护而在后续形成接触孔的工艺中不会被暴露出，因而可以降低接触孔与控制栅发生短路的风险。此外，该方法还可以提高SAC技术的工艺窗口。

图4示出了本发明实施例提出的半导体器件的制造方法的一种示意性流程图，用于简要示出上述方法的典型流程。具体包括：

步骤S101：在半导体衬底上依次形成栅氧化材料层、浮栅材料层、栅间介电材料层、控制栅材料层和硬掩膜材料层；

步骤S102：对所述硬掩膜材料层、所述控制栅材料层以及所述栅间介电材料层进行刻蚀，以形成包括栅极硬掩膜、控制栅和栅间介电层的控制栅叠层结构；

步骤S103：形成覆盖所述控制栅叠层结构的顶面和侧壁以及所述浮栅材料层的介电材料层，对所述介电材料层进行刻蚀以形成位于所述控制栅叠层结构两侧的附加侧壁层；

步骤S104：对所述浮栅材料层和所述栅氧化材料层进行刻蚀，以形成包括浮栅和栅氧化层的浮栅叠层结构，其中所述浮栅叠层结构延伸至所述附加侧壁层的下方；

步骤S105：形成位于所述附加侧壁层的外侧且覆盖所述浮栅叠层结构的侧壁的栅极侧壁层。

实施例二

本发明实施例提供一种电子装置，其包括电子组件以及与该电子组件相连的半导体器件。其中，该半导体器件为根据实施例一所述的半导体器件的制造方法制造的半导体器件。该电子组件可以为任何合适的组件，例如存储控制器等。

本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括该半导体器件的中间产品。

本发明实施例的电子装置，由于使用了根据上述方法制得的半导体器件，因而同样具有上述优点。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (10)

1.一种半导体器件的制造方法，其特征在于，所述方法包括：

步骤S101：在半导体衬底上依次形成栅氧化材料层、浮栅材料层、栅间介电材料层、控制栅材料层和硬掩膜材料层；

步骤S102：对所述硬掩膜材料层、所述控制栅材料层以及所述栅间介电材料层进行刻蚀，以形成包括栅极硬掩膜、控制栅和栅间介电层的控制栅叠层结构；

步骤S103：形成覆盖所述控制栅叠层结构的顶面和侧壁以及所述浮栅材料层的介电材料层，对所述介电材料层进行刻蚀以形成位于所述控制栅叠层结构两侧的附加侧壁层，所述附加侧壁层用于在形成接触孔的过程中保护所述控制栅叠层结构；

步骤S104：对所述浮栅材料层和所述栅氧化材料层进行刻蚀，以形成包括浮栅和栅氧化层的浮栅叠层结构，其中所述浮栅叠层结构延伸至所述附加侧壁层的下方；

步骤S105：形成位于所述附加侧壁层的外侧且覆盖所述浮栅叠层结构的侧壁的栅极侧壁层。

2.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S103中，所述介电材料层的材料包括氮化硅、氧化硅和高k介电材料中的一种或其中两种以上的组合。

3.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S103中，形成所述介电材料层的方法包括原子层沉积法。

4.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S102中，所述刻蚀包括基于碳氟化合物的等离子干法刻蚀。

5.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S104中，所述刻蚀包括基于碳氟化合物的等离子干法刻蚀。

6.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S101中，所述硬掩膜材料层的材料包括二氧化硅、氮化硅和金属中的至少一种，并且，形成所述硬掩膜材料层的方法包括：化学气相沉积法、物理气相沉积法、原子层沉积法或炉管工艺。

7.如权利要求1至6任一项所述的半导体器件的制造方法，其特征在于，在所述步骤S105之后还包括如下步骤：

步骤S106：形成接触孔刻蚀阻挡层和层间介电层；

步骤S107：在所述层间介电层上形成在拟形成接触孔的区域具有开口的掩膜层；

步骤S108：利用所述掩膜层对所述层间介电层和所述接触孔刻蚀阻挡层进行刻蚀以形成接触孔；

步骤S109：在所述接触孔内形成导电连接件。

8.如权利要求7所述的半导体器件的制造方法，其特征在于，在所述步骤S106中，所述接触孔刻蚀阻挡层的材料包括氮化硅，所述层间介电层的材料包括氧化硅，形成所述接触孔刻蚀阻挡层和所述层间介电层的方法包括化学气相沉积法、原子层沉积法或炉管工艺。

9.如权利要求7所述的半导体器件的制造方法，其特征在于，在所述步骤S107中，所述掩膜层包括光刻胶，并且所述掩膜层通过光刻工艺实现，其中，所述光刻工艺采用干式或湿式扫描式光刻机实现，或采用纳米压印技术实现，或采用自组装工艺实现。

10.一种电子装置，其特征在于，包括电子组件以及与该电子组件相连的半导体器件，其中所述半导体器件采用权利要求1至9任一项所述的半导体器件的制造方法制备。