CN105575882B - 一种半导体器件的制造方法和电子装置 - Google Patents

Abstract

本发明提供一种半导体器件的制造方法和电子装置，涉及半导体技术领域。本发明的方法包括：步骤S101：提供包括半导体衬底以及位于半导体衬底上的栅极结构和层间介电层的前端器件，在层间介电层内形成位于设置于漏区的浅沟槽隔离的上方的虚拟接触孔；步骤S102：在虚拟接触孔内形成虚拟接触孔介电填充层；步骤S103：去除层间介电层位于源线区与漏区的部分以形成接触孔；步骤S104：在接触孔内形成导电连接件。该方法通过先形成虚拟接触孔以及位于虚拟接触孔内的虚拟接触孔介电填充层，然后再进行刻蚀形成接触孔，可以避免接触孔开路以及接触孔与栅极短路。本发明的电子装置，包括根据上述方法制得的半导体器件，同样具有上述优点。

Description

一种半导体器件的制造方法和电子装置

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制造方法和电子装置。

背景技术

在半导体技术领域中，随着半导体技术工艺节点的不断缩小，接触孔(CT)的尺寸变得越来越小。通常，对于普通器件而言，当采用28nm以下工艺节点的技术时需要采用自对准接触孔(SAC)技术；而对于Nor型闪存(Nor Flash)，当采用45nm以下工艺节点的技术时就需要采用自对准接触孔(SAC)技术。

现有技术的半导体器件的制造方法，在采用自对准接触孔技术形成接触孔时，通常包括如下步骤：首先，在前端器件上100上形成光刻胶层600，如图1A所示；然后，通过刻蚀形成接触孔110，如图1B所示。其中，前端器件100通常包括半导体衬底1001、位于其上的栅极1002以及位于栅极1002上的栅极硬掩膜1003、位于栅极两侧的侧壁层1004、覆盖栅极以及半导体衬底的接触孔刻蚀阻挡层(CESL)1005以及层间介电层1006，如图1A所示。如果对刻蚀工艺的刻蚀选择比等工艺条件控制地比较合适，形成的接触孔110将如图1B所示，为上宽下窄的结构，且接触孔的上部分停止于栅极硬掩膜1003与侧壁层1004的上方。

然而，由于刻蚀工艺的刻蚀选择比往往很难控制，因此常常会导致接触孔的良率比较低，最终导致整个半导体器件的良率很低。具体地，如果刻蚀选择比不够，则侧壁层1004会被刻蚀掉一部分从而导致栅极1002被暴露出，形成的接触孔110的结构将如图1C所示，此时可能会造成接触孔与栅极短路。而如果选择比过高，则会导致形成的接触孔110的底部有层间介电层的残留1011存在，造成接触孔开路，如图1D所示。

由于Nor型闪存与其他逻辑器件相比，在形成接触孔时需要更高的深宽比，并且过孔(Via)和沟槽(trench)结构需要在接触孔刻蚀的步骤中同时形成，因此，对于Nor型闪存而言，更容易出现接触孔开路以及接触孔与栅极短路的问题。因此，为解决现有技术中的这一问题，有必要提出一种新的半导体器件的制造方法。

发明内容

针对现有技术的不足，本发明提出一种半导体器件的制造方法，所述方法包括：

步骤S101：提供包括半导体衬底以及位于所述半导体衬底上的栅极结构和层间介电层的前端器件，在所述层间介电层内形成位于设置于漏区的浅沟槽隔离的上方的虚拟接触孔；

步骤S102：在所述虚拟接触孔内形成虚拟接触孔介电填充层；

步骤S103：去除所述层间介电层位于源线区与漏区的部分以形成接触孔；

步骤S104：在所述接触孔内形成导电连接件。

可选地，在所述步骤S101中，形成所述虚拟接触孔的方法包括：

在所述层间介电层上形成在设置于漏区的浅沟槽隔离的上方具有开口的掩膜层；

利用所述掩膜层对所述层间介电层进行刻蚀，以在所述层间介电层内形成所述虚拟接触孔。

可选地，所述掩膜层包括光刻胶，并且所述掩膜层通过光刻工艺实现，其中，所述光刻工艺采用干式或湿式扫描式光刻机实现，或采用纳米压印技术实现，或采用自组装工艺实现。

可选地，所述栅极结构包括栅极硬掩膜，并且，所述刻蚀采用基于碳氟化合物的等离子刻蚀，所述刻蚀对所述层间介电层与所述栅极硬掩膜的刻蚀选择比为1～10，所述刻蚀对所述层间介电层与所述半导体衬底的刻蚀选择比为1～10。

可选地，所述步骤S102包括：

步骤S1021：形成覆盖所述虚拟接触孔的底部与侧壁以及所述层间介电层的第一介电层；

步骤S1022：在所述虚拟接触孔的剩余空间内形成第二介电层，对所述第二介电层进行回刻蚀以使所述第二介电层的上表面低于所述层间介电层的上表面；

步骤S1023：形成覆盖所述第二介电层的第三介电层，对所述第三介电层进行回刻蚀以暴露出源/漏极区域。

可选地，在所述步骤S1022中，所述回刻蚀采用干法刻蚀或湿法刻蚀实现，其中所述回刻蚀的刻蚀量为

可选地，在所述步骤S102中，形成所述第一介电层、所述第二介电层和所述第三介电层的方法包括化学气相沉积法、原子层沉积法、或炉管工艺。

可选地，所述栅极结构包括栅极和位于所述栅极之上的栅极硬掩膜，其中，所述栅极硬掩膜的材料包括二氧化硅、氮化硅或金属，形成所述栅极硬掩膜的方法包括化学气相沉积法、物理气相沉积法、原子层沉积法或炉管工艺。

可选地，在所述步骤S103中，去除所述层间介电层位于源线区与漏区的部分的方法包括湿法刻蚀。

可选地，所述前端器件还包括位于所述层间介电层下方的接触孔刻蚀阻挡层，并且，在所述步骤S103与所述步骤S104之间还包括步骤S1034：去除所述接触孔刻蚀阻挡层位于所述接触孔底部的部分。

本发明还提供一种电子装置，包括电子组件以及与该电子组件相连的半导体器件，其中所述半导体器件采用上述任一项所述的半导体器件的制造方法制备。

本发明的半导体器件的制造方法，在形成接触孔的工艺中，通过先在拟形成接触孔的区域外的其他区域(具体地，指设置于漏区的浅沟槽隔离的上方)形成虚拟接触孔以及位于虚拟接触孔内的虚拟接触孔介电填充层，然后再对层间介电层进行刻蚀形成接触孔，可以避免出现接触孔开路以及接触孔与栅极短路的问题，因而可以提高半导体器件的良率。本发明的电子装置，由于包括采用上述方法制备的半导体器件，因而同样具有上述优点。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1A、图1B、图1C和图1D为现有技术中的半导体器件的制造方法的形成接触孔的相关步骤所形成的结构的示意性剖视图；

图2A为现有技术中的半导体器件的制造方法的形成用于形成接触孔的光刻胶层的步骤所形成的结构的俯视图；

图2B为本实施例一的半导体器件的制造方法的形成掩膜层的步骤所形成的结构的俯视图；

图3A至图3H为本发明实施例一的半导体器件的制造方法的相关步骤形成的结构的示意性剖视图；

图4为本发明实施例一的半导体器件的制造方法的一种示意性流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。

为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

实施例一

为了更好地理解本发明，首先更详细地介绍一下与本发明实施例相关的现有技术。现有的半导体器件的制造方法，在形成前端器件之后，在前端器件上形成的光刻胶层600仅覆盖位于(设置于)漏区的浅沟槽隔离(STI)1008，如图2A所示。也就是说，在图1A至1D中，光刻胶600仅覆盖设置于漏区的浅沟槽隔离。此外，在图2A中，栅极1007、有源区1009未被光刻胶覆盖。

现有的半导体器件的制造方法，通常包括如下步骤：

步骤E1：提供包括层间介电层的前端器件，在该前端器件上形成位于浅沟槽隔离上的岛状的光刻胶层600，如图2A所示；

步骤E2：通过SAC刻蚀形成接触孔(hole)和沟槽(trench)；

步骤E3：进行湿法清洗；

步骤E4：在接触孔(hole)和沟槽(trench)内填充金属。

由于刻蚀选择比不容易控制，现有技术中的上述半导体器件的制造方法比较容易出现接触孔开路以及接触孔与栅极短路的问题，对于Nor型闪存而言更是如此。并且，形成岛状的光刻胶层600，相对于形成片状的光刻胶层，其曝光、显影等光刻工艺往往更不易控制，也会造成器件良率下降。而本发明实施例的半导体器件的制造方法则可以解决上述技术问题，即，形成的接触孔结构不会出现接触孔开路以及接触孔与栅极短路的问题，从而提高半导体器件尤其是Nor型闪存的良率。

下面，参照图2B、图3A至图3H以及图4来描述本发明实施例提出的半导体器件的制造方法。其中，图2B为本实施例的半导体器件的制造方法的形成掩膜层的步骤所形成的结构的俯视图；图3A至图3H为本发明实施例的半导体器件的制造方法的相关步骤形成的结构的示意性剖视图；图4为本发明实施例的半导体器件的制造方法的一种示意性流程图。

本发明实施例的半导体器件的制造方法，可以用于制备Nor型闪存等器件，主要包括如下步骤：

步骤A1：提供形成有层间介电层2006的前端器件200，在该前端器件200上(具体地，在层间介电层2006上)形成在设置于漏区的浅沟槽隔离(STI)2008的上方具有开口的掩膜层800，如图2B以及图3A所示。其中，为了表示的简要，图3A中未示出设置于漏区的浅沟槽隔离2008。

其中，图2B为俯视图，图3A中的左图和右图分别为沿图2B中切线AA’和BB’的剖视图。此外，在后续的图3B至图3H中，左图和右图也分别为沿图2B中切线AA’和BB’的剖视图。

在本实施例中，前端器件200是指在半导体器件制程中已经形成了层间介电层的器件。前端器件200包括半导体衬底2001、位于半导体衬底2001上的栅极结构、覆盖栅极结构以及半导体衬底2001的接触孔刻蚀阻挡层(CESL)2005以及层间介电层2006，其中，栅极结构可以包括栅极2002、位于栅极2002上的栅极硬掩膜2003、位于栅极两侧的栅极侧壁层2004，如图3A所示。此外，前端器件还可以包括其他各种器件，此处不再赘述。

其中，栅极硬掩膜2003的材料可以为二氧化硅、氮化硅或金属，并且，栅极硬掩膜2003可以为上述几种材料中的至少两种构成的多层结构。形成栅极硬掩膜的方法可以包括：化学气相沉积法(CVD)、物理气相沉积法(PVD)、原子层沉积法(ALD)，或炉管工艺(furnace)。

由图2B与图2A对比可知，本实施例形成的掩膜层800为片状，仅在漏区的浅沟槽隔离(STI)2008上具有开口；而现有技术中形成的光刻胶层600为岛状，仅位于浅沟槽隔离上。由于掩膜层800为片状，在采用光刻胶来实现时，相对于现有技术中的岛状的光刻胶层而言，曝光、显影等光刻工艺更容易控制。

在本步骤中，形成掩膜层800的步骤可以采用SAC(自对准接触孔)工艺来实现。掩膜层800的材料可以为光刻胶或其他合适的材料。

示例性地，掩膜层800包括光刻胶，其中光刻工艺可以采用干式或湿式扫描式光刻机实现，可以采用纳米压印技术(nano-imprint)实现，也可以采用自组装工艺(self-assemble)实现。在光刻工艺中，在光刻胶的下方还可以具有底部抗反射层(BARC)、先进图形薄膜(APF)、介质抗反射层(DARC)或其他与曝光相关的膜层。

步骤A2：利用掩膜层800对层间介电层2006进行刻蚀，以在层间介电层2006内形成虚拟接触孔210，如图3B所示。

其中，虚拟接触孔210的位置与掩膜层800上的开口的位置相对应。

示例性地，所述刻蚀采用基于碳氟化合物(CxFy)的等离子刻蚀。所述刻蚀对层间介电层2006与栅极硬掩膜2003的刻蚀选择比为1～10。对层间介电层2006与半导体衬底2001(材料为Si)的刻蚀选择比为1～10。

其中，虚拟接触孔210与普通的接触孔的作用不同，虚拟接触孔210在后续被介电材料填充，而普通接触孔则由导电材料(例如金属)所填充。

示例性地，虚拟接触孔210贯穿层间介电层2006，如图3B所示。在某些情况下，在刻蚀形成虚拟接触孔210的过程中，会刻蚀掉部分接触孔刻蚀阻挡层2005、部分栅极硬掩膜2003以及部分栅极侧壁层2004，如图3B所示。

其中，经过步骤A1至步骤A2，在设置于漏区的浅沟槽隔离的上方形成了虚拟接触孔210。

步骤A3：形成覆盖所述虚拟接触孔210的底部与侧壁以及所述层间介电层2006的第一介电层2007，并在所述虚拟接触孔210的剩余空间内形成第二介电层2008，其中第二介电层2008的上表面低于所述层间介电层的上表面，如图3C所示。

其中，形成第二介电层2008的方法可以为：在虚拟接触孔210内填充第二介电材料并进行回刻蚀。示例性地，所述回刻蚀采用干法刻蚀或湿法刻蚀实现，回刻蚀的刻蚀量可以为

然后，形成覆盖第二介电层2008的第三介电层2009，如图3D所示。

接着，对第三介电层2009进行回刻蚀，以暴露出源/漏极区域，如图3E所示。其中，第三介电层2009用于密封虚拟接触孔210内的第二介电层2008，因此应保证第三介电层2009经过回刻蚀后仍可以完全密封虚拟接触孔210内的第二介电层2008。

其中，第一介电层2007、第二介电层2008和第三介电层2009构成填充虚拟接触孔210的虚拟接触孔介电填充层20789，如图3E所示。形成的虚拟接触孔介电填充层20789完全填充虚拟接触孔210，且上表面与层间介电层2006的上表面处于同一高度。

在本步骤中，应当保证虚拟接触孔介电填充层20789的外侧部分(尤其是第三介电层2009)的材料与层间介电层2006之间具有较高的刻蚀选择比，以保证在后续去除层间介电层2006以形成接触孔时不会对虚拟接触孔介电填充层20789造成不当刻蚀。示例性地，第一介电层2007的材料为氮化硅，第二介电层2008的材料为氧化硅，层间介电层2006的材料为氮化硅。

其中，形成第一介电层2007、第二介电层2008和第三介电层2009的方法可以为化学气相沉积法(CVD)、原子层沉积法(ALD)、炉管工艺(furnace)或其他合适的方法。

在本实施例中，除了采用上述方法形成虚拟接触孔介电填充层20789之外，还可以采用其他方法形成虚拟接触孔介电填充层20789，例如可以采用同一种材料(例如氮化硅)形成虚拟接触孔介电填充层20789。

步骤A4：去除层间介电层2006位于源线区与漏区(source line and drain area)的部分，以形成接触孔220，如图3F所示。

其中，去除层间介电层2006位于源线区与漏区(source line and drain area)的部分的方法可以采用湿法刻蚀，该湿法刻蚀对层间介电层2006与栅极硬掩膜2003具有较高的选择比。

其中，接触孔220与现有技术中的接触孔110相对应。显然，本实施例的半导体器件的制造方法，形成接触孔220的步骤与现有技术中形成接触孔110的步骤完全不同。本发明实施例的半导体器件的制造方法，在形成接触孔的工艺中，先在拟形成接触孔220的区域外的其他区域形成虚拟接触孔210，并在虚拟接触孔210内形成与层间介电层具有较高刻蚀选择比的虚拟接触孔介电填充层20789，然后再对层间介电层进行刻蚀形成接触孔220，因而可以避免出现接触孔开路以及接触孔与栅极短路的问题，从而可以提高半导体器件的良率。

步骤A5：去除接触孔刻蚀阻挡层2005位于接触孔220底部的部分，如图3G所示。

其中，当前端器件中不存在接触孔刻蚀阻挡层2005时，本步骤可以省略。

步骤A6：在接触孔220内形成导电连接件221，如图3H所示。

其中，导电连接件221的材料可以为钨或其他合适的导电材料。形成导电连接件221的方法可以为在接触孔220内填充导电材料进行CMP。

本发明实施例的半导体器件的制造方法，在形成接触孔的工艺中，通过先在拟形成接触孔的区域外的其他区域(具体地，指设置于漏区的浅沟槽隔离的上方)形成虚拟接触孔以及位于虚拟接触孔内的虚拟接触孔介电填充层，然后再对层间介电层进行刻蚀形成接触孔，可以避免出现接触孔开路以及接触孔与栅极短路的问题，因而可以提高半导体器件的良率。

图4示出了本发明实施例提出的半导体器件的制造方法的一种示意性流程图，用于简要示出上述方法的典型流程。具体包括：

步骤S101：提供包括半导体衬底以及位于所述半导体衬底上的栅极结构和层间介电层的前端器件，在所述层间介电层内形成位于设置于漏区的浅沟槽隔离的上方的虚拟接触孔；

步骤S102：在所述虚拟接触孔内形成虚拟接触孔介电填充层；

步骤S103：去除所述层间介电层位于源线区与漏区的部分以形成接触孔；

步骤S104：在所述接触孔内形成导电连接件。

实施例二

本发明实施例提供一种电子装置，其包括电子组件以及与该电子组件相连的半导体器件。其中，该半导体器件为根据实施例一所述的半导体器件的制造方法制造的半导体器件。该电子组件可以为任何合适的组件，例如存储控制器等。

本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括该半导体器件的中间产品。

本发明实施例的电子装置，由于使用了根据上述方法制得的半导体器件，因而同样具有上述优点。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (11)

1.一种半导体器件的制造方法，其特征在于，所述方法包括：

步骤S101：提供包括半导体衬底以及位于所述半导体衬底上的栅极结构和层间介电层的前端器件，在所述层间介电层内形成位于设置于漏区的浅沟槽隔离的上方的虚拟接触孔；

步骤S102：在所述虚拟接触孔内形成虚拟接触孔介电填充层；

步骤S103：去除所述层间介电层位于源线区与所述漏区的部分以形成接触孔；

步骤S104：在所述接触孔内形成导电连接件。

2.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S101中，形成所述虚拟接触孔的方法包括：

在所述层间介电层上形成在设置于漏区的浅沟槽隔离的上方具有开口的掩膜层；

利用所述掩膜层对所述层间介电层进行刻蚀，以在所述层间介电层内形成所述虚拟接触孔。

3.如权利要求2所述的半导体器件的制造方法，其特征在于，所述掩膜层包括光刻胶，并且所述掩膜层通过光刻工艺实现，其中，所述光刻工艺采用干式或湿式扫描式光刻机实现，或采用纳米压印技术实现，或采用自组装工艺实现。

4.如权利要求2所述的半导体器件的制造方法，其特征在于，所述栅极结构包括栅极硬掩膜，并且，所述刻蚀采用基于碳氟化合物的等离子刻蚀，所述刻蚀对所述层间介电层与所述栅极硬掩膜的刻蚀选择比为1～10，所述刻蚀对所述层间介电层与所述半导体衬底的刻蚀选择比为1～10。

5.如权利要求1所述的半导体器件的制造方法，其特征在于，所述步骤S102包括：

步骤S1021：形成覆盖所述虚拟接触孔的底部与侧壁以及所述层间介电层的第一介电层；

步骤S1022：在所述虚拟接触孔的剩余空间内形成第二介电层，对所述第二介电层进行回刻蚀以使所述第二介电层的上表面低于所述层间介电层的上表面；

步骤S1023：形成覆盖所述第二介电层的第三介电层，对所述第三介电层进行回刻蚀以暴露出源/漏极区域。

6.如权利要求5所述的半导体器件的制造方法，其特征在于，在所述步骤S1022中，所述回刻蚀采用干法刻蚀或湿法刻蚀实现，其中所述回刻蚀的刻蚀量为

7.如权利要求5所述的半导体器件的制造方法，其特征在于，在所述步骤S102中，形成所述第一介电层、所述第二介电层和所述第三介电层的方法包括化学气相沉积法、原子层沉积法、或炉管工艺。

8.如权利要求1所述的半导体器件的制造方法，其特征在于，所述栅极结构包括栅极和位于所述栅极之上的栅极硬掩膜，其中，所述栅极硬掩膜的材料包括二氧化硅、氮化硅或金属，形成所述栅极硬掩膜的方法包括化学气相沉积法、物理气相沉积法、原子层沉积法或炉管工艺。

9.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S103中，去除所述层间介电层位于源线区与漏区的部分的方法包括湿法刻蚀。

10.如权利要求1所述的半导体器件的制造方法，其特征在于，所述前端器件还包括位于所述层间介电层下方的接触孔刻蚀阻挡层，并且，在所述步骤S103与所述步骤S104之间还包括步骤S1034：去除所述接触孔刻蚀阻挡层位于所述接触孔底部的部分。

11.一种电子装置，其特征在于，包括电子组件以及与该电子组件相连的半导体器件，其中所述半导体器件采用权利要求1至10任一项所述的半导体器件的制造方法制备。