CN102569392A - Ldmos晶体管、布局方法和制作方法 - Google Patents
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Abstract
本发明提供了一种LDMOS晶体管的结构、制作方法及其布局方法，所述结构包括：衬底；位于衬底内的第一掺杂阱和第二掺杂阱；栅极结构，位于所述第一掺杂阱和第二掺杂阱上方；包围所述第一掺杂阱和第二掺杂阱的第一隔离结构；第二隔离结构，所述第二隔离结构的一侧与所述栅极结构相邻，所述第二隔离结构有相对的两端与所述第一隔离结构相连接；源区，位于所述第一掺杂阱内，所述源区内形成有第三隔离结构，用于增大所述源区电阻；漏区，位于所述第一隔离结构与第二隔离结构之间的第二掺杂阱内；层间介质层，位于所述衬底表面；位于层间介质层内的源区插塞和漏区插塞。本发明保证了LDMOS晶体管能够被正常开启。
Description
技术领域
本发明涉及半导体技术领域，特别涉及LDMOS晶体管及其布局方法和LDMOS晶体管的制作方法。
背景技术
在功率集成电路的发展中，为了将功率开关以及控制电路整合在一起而开发的单芯片制程，尤其是目前用于制作单片集成电路的横向二次扩散金属氧化物半导体(lateral double diffusion MOS，LDMOS)制程，为一主流趋势。LDMOS制程是于半导体基板的表面进行平面扩散(planar diffusion)以便形成横向的主要电流路径，由于LDMOS是以典型的IC制程所制造，因此控制电路与LDMOS可以整合在一个单片电源IC上，LDMOS制程采用表面电场缩减(reduced surface electric field，RESURE)技术与低厚度外延(EPI)或N型阱区(N-well)，可以达到高电压与低导通阻抗的目的。
LDMOS器件为近似于传统FET器件的一种场效应晶体管器件(FET)，皆包括在半导体衬底中形成一对被沟道区域所分隔开来的源/漏区区域，并且依次于沟道区域上方形成栅电极，然而，LDMOS器件与传统FET器件不同的是传统的FET器件中的一对源/漏区区域制成与栅电极相对称，而LDMOS器件中的漏区区域比源区区域更远离栅电极形成，并且漏区区域同时形成于用以分隔开沟道区域与漏区区域的掺杂阱(具有与漏区区域相同极性)中。
现有技术还公开了一种LDMOS晶体管，如图1所示的现有技术的LDMOS晶体管俯视布局示意图。所述LDMOS晶体管包括：半导体衬底100，所述半导体衬底100分为第一区域113和第二区域114，所述第一区域113内形成有第一掺杂阱(未示出)，所述第二区域114内形成有第二掺杂阱(未示出)，所述第二掺杂阱与所述第一掺杂阱的导电类型相反；第一隔离结构101，位于所述第一掺杂阱和第二掺杂阱内，所述第一隔离结构101包围所述第一掺杂阱和第二掺杂阱的部分区域，该部分区域用于形成晶体管；第二隔离结构103，位于所述第二掺杂阱内，所述第二隔离结构103靠近所述第一掺杂阱；栅极105，覆盖部分所述第一掺杂阱、第二掺杂阱和部分所述第二隔离结构103，所述栅极105下方还形成有栅介质层(由于视图原因未示出)，所述栅极105与栅介质层共同构成栅极结构；源区106，位于所述第一隔离结构101与所述栅极结构之间的半导体衬底100的表面；漏区107，位于所述第二隔离结构103与所述第一隔离结构101之间的半导体衬底100的表面；层间介质层(未示出)，位于所述第一掺杂阱和第二掺杂阱的表面；源区插塞108，位于所述源区106的表面的层间介质层内；漏区插塞109，位于所述漏区107的表面的层间介质层内。
下面请参考图2，为图1沿AA的剖面结构示意图。半导体衬底100内形成有第一掺杂阱111和第二掺杂阱112；位于所述第一掺杂阱111和第二掺杂阱112的栅介质层104和栅极105构成栅极结构，源区106位于所述第一隔离结构101和栅极结构之间；所述栅极结构部分地覆盖所述第二隔离结构103，所述漏区107位于所述第一隔离结构107与所述第二隔离结构103之间。
上述LDMOS晶体管用于ESD保护时，所述源区插塞108接地，所述漏区插塞109接被保护的IO pad。当被保护的IO pad发生ESD时，ESD电流经过所述漏区107、第二掺杂阱112、第二掺杂阱112与所述第一掺杂阱111之间的半导体衬底100、第一掺杂阱111、源区106，最终接地，从而所述LDMOS晶体管将被保护的IO pad端电压钳位为一个较低的维持电压(holdingvoltage)，从而避免被保护的IO pad端被高电压烧坏。
在申请公布号为CN101740392A的中国专利申请中还可以发现更多与上述技术方案相关的信息。
在实际中发现，上述LDMOS晶体管在应用于ESD保护时，被保护元件在正常的操作电压(operate voltage)的情况下，经常无法开启。
发明内容
本发明解决的问题是提供了一种LDMOS晶体管及其制作方法和LDMOS晶体管的布局，使得所述LDMOS晶体管在应用于ESD保护时，被保护元件在正常的操作电压(operate voltage)的情况下，能够正常开启。
为解决上述问题，本发明提供了一种LDMOS晶体管，包括：
衬底；
第一掺杂阱，位于所述衬底内；
第二掺杂阱，位于所述衬底内，所述第二掺杂阱与所述第一掺杂阱相邻；
栅极结构，位于所述第一掺杂阱和第二掺杂阱上方，且所述栅极结构部分覆盖所述第一掺杂阱和第二掺杂阱；
第一隔离结构，位于所述衬底内，且所述第一隔离结构包围所述第一掺杂阱和第二掺杂阱；
第二隔离结构，位于所述第二掺杂阱内，所述第二隔离结构的一侧与所述栅极结构相邻，所述第二隔离结构有相对的两端与所述第一隔离结构相连接；
源区，位于所述第一掺杂阱内，所述源区内形成有第三隔离结构，所述第三隔离结构用于增大所述源区电阻；
漏区，位于所述第一隔离结构与第二隔离结构之间的第二掺杂阱内；
层间介质层，位于所述衬底表面；
源区插塞，位于源区表面的层间介质层内；
漏区插塞，位于漏区表面的层间介质层内。
可选地，所述第三隔离结构由平行于沟道区长度方向排布的多条第一叉指、平行于沟道区长度方向排布的多条第二叉指和平行于沟道区宽度方向的叉指连接部构成，所述叉指连接部位于所述第一叉指、第二叉指与所述沟道区之间，所述叉指连接部的沿沟道区宽度方向的一端与所述第一隔离结构相连接，所述叉指连接部的沿沟道区宽度方向的另一端与第一隔离结构之间为部分源区；所述叉指连接部的沿沟道区长度方向的一端与沟道区相邻，所述叉指连接部的沿沟道区长度方向的另一端与所述第一叉指的沿沟道区长度方向的一端相连接，所述第一叉指沿沟道区长度方向的另一端与所述第一隔离结构之间为部分源区；所述第二叉指与所述第一叉指交叉排布，且所述第二叉指的沿沟道区长度方向的一端与所述第一隔离结构相连接，所述第二叉指的沿沟道区长度方向的另一端与所述叉指连接部之间为部分源区；所述第一叉指、第二叉指、叉指连接部使得所述源区被划分为多个部分，且多个部分呈弓字排列，所述源区仅有一端与所述沟道区电连接。
可选地，所述第三隔离结构为折线形，所述源区为与所述第三隔离结构对应的折线形；或所述第三隔离结构为S形，所述源区为与所述第三隔离结构对应的S形；或所述第三隔离结构为己形，所述源区为与所述第三隔离结构对应的己形。
可选地，所述第一隔离结构、第二隔离结构、第三隔离结构为浅沟槽隔离结构。
相应地，本发明还提供一种LDMOS晶体管的制作方法，包括：
提供衬底；
在所述衬底内形成相邻的第一掺杂阱和第二掺杂阱；
在所述第一掺杂阱和第二掺杂阱之间的半导体衬底上形成栅极结构；
在所述衬底内形成第一隔离结构，所述第一隔离结构包围所述第一掺杂阱和第二掺杂阱；
在所述第二掺杂阱内形成第二隔离结构，所述第二隔离结构的一侧与所述栅极结构相邻，所述第二隔离结构有相对的两端与所述第一隔离结构相连接；
在所述第一掺杂阱内形成源区，所述源区内形成有第三隔离结构，所述第三隔离结构用于增大所述源区电阻；
在所述第二掺杂阱内形成漏区，所述漏区位于所述第一隔离结构与所述第二隔离结构之间；
在所述第一掺杂阱和第二掺杂阱表面形成层间介质层；
在所述源区表面的层间介质层内形成源区插塞；
在所述漏区表面的层间介质层内形成漏区插塞。
可选地，所述第一隔离结构、第二隔离结构、第三隔离结构为浅沟槽隔离结构。
相应地，本发明还提供一种LDMOS晶体管的布局方法，包括：
将半导体衬底分作为相邻的第一掺杂阱和第二掺杂阱，将所述第一掺杂阱和第二掺杂阱之间的部分半导体衬底作为栅极结构，所述第一掺杂阱区域和第二掺杂阱区域以外设置第一隔离结构，所述第一隔离结构包围所述第一掺杂阱和第二掺杂阱；在所述第一掺杂阱内设置源区；在所述源区内设置第三隔离结构，所述第三隔离结构用于增大源区电阻；在所述第二掺杂阱内设置第二隔离结构，所述第二隔离结构的一侧与所述栅极结构相邻，所述第二隔离结构有相对的两端与所述第一隔离结构相连接；在所述第二掺杂阱内设置漏区，所述漏区设置于所述第一隔离结构与第二隔离结构之间。
可选地，所述第三隔离结构由平行于沟道区长度方向排布的多条第一叉指、平行于沟道区长度方向排布的多条第二叉指和平行于沟道区宽度方向的叉指连接部构成，所述叉指连接部位于所述第一叉指、第二叉指与所述沟道区之间，所述叉指连接部的沿沟道区宽度方向的一端与所述第一隔离结构相连接，所述叉指连接部的沿沟道区宽度方向的另一端与第一隔离结构之间为部分源区；所述叉指连接部的沿沟道区长度方向的一端与沟道区相邻，所述叉指连接部的沿沟道区长度方向的另一端与所述第一叉指的沿沟道区长度方向的一端相连接，所述第一叉指沿沟道区长度方向的另一端与所述第一隔离结构之间为部分源区；所述第二叉指与所述第一叉指交叉排布，且所述第二叉指的沿沟道区长度方向的一端与所述第一隔离结构相连接，所述第二叉指的沿沟道区长度方向的另一端与所述叉指连接部之间为部分源区；所述第一叉指、第二叉指、叉指连接部使得所述源区被划分为多个部分，且多个部分呈弓字排列，所述源区仅有一端与所述沟道区电连接。
可选地，所述第三隔离结构为折线形，所述源区为与所述第三隔离结构对应的折线形；或所述第三隔离结构为S形，所述源区为与所述第三隔离结构对应的S形；或所述第三隔离结构为己形，所述源区为与所述第三隔离结构对应的己形。与现有技术相比，本发明具有以下优点：
本发明提供一种LDMOS晶体管的布局，所述布局在源区形成第三隔离结构，所述第三隔离结构用于使得增大所述源区电阻，从而提高了LDMOS晶体管的维持电压；
进一步优化地，所述第三隔离结构由平行于沟道区长度方向排布的多条第一叉指、平行于沟道区长度方向排布的多条第二叉指和平行于沟道区宽度方向的叉指连接部构成，所述叉指连接部位于所述第一叉指、第二叉指与所述沟道区之间，所述叉指连接部的沿沟道区宽度方向的一端与所述第一隔离结构相连接，所述叉指连接部的沿沟道区宽度方向的另一端与第一隔离结构之间为部分源区；所述叉指连接部的沿沟道区长度方向的一端与沟道区相邻，所述叉指连接部的沿沟道区长度方向的另一端与所述第一叉指的沿沟道区长度方向的一端相连接，所述第一叉指沿沟道区长度方向的另一端与所述第一隔离结构之间为部分源区；所述第二叉指与所述第一叉指交叉排布，且所述第二叉指的沿沟道区长度方向的一端与所述第一隔离结构相连接，所述第二叉指的沿沟道区长度方向的另一端与所述叉指连接部之间为部分源区；所述第一叉指、第二叉指、叉指连接部使得所述源区被划分为多个部分，且多个部分呈弓字排列，所述源区仅有一端与所述沟道区电连接，从而在不增大晶体管面积的情况下，提高了源区电阻，提高了LDMOS晶体管的维持电压。
附图说明
图1是现有的LDMOS晶体管布局示意图；
图2是图1沿AA线的剖面结构示意图；
图3是本发明一个实施例的LDMOS晶体管俯视结构示意图；
图4是图3沿AA线的剖面结构示意图；
图5是图4沿BB线的剖面结构示意图；
图6是本发明的LDMOS晶体管制作方法流程示意图；
图7～图18是本发明的LDMOS晶体管制作方法结构视图。
具体实施方式
现有的LDMOS晶体管在应用于ESD保护时，漏区与被保护元件的IO pad相连接，漏区接收所述IO pad的输入电压信号。如图2所示，在漏区107接收的输入电压信号小于LDMOS晶体管的维持电压时，LDMOS晶体管为关断状态；在所述漏区107接收的输入电压信号大于等于所述LDMOS晶体管的维持电压时，即发生了静电放电，从而LDMOS晶体管导通，从而在栅极105下方的半导体衬底100内形成导电沟道，静电放电电流自漏区107经过第二掺杂阱112、导电沟道、第一掺杂阱111到达源区106，经过所述源区导电插塞108接地。由于现有的LDMOS晶体管的维持电压较低，其数值接近于被保护元件的操作电压，在所述被保护元件的操作电压作用下，LDMOS晶体管可能误导通，从而使得被保护元件无法开启。因此，需要提高所述LDMOS晶体管的维持电压，以保证被保护元件能够正常开启。发明人经过研究发现，当所述维持电压为所述被保护元件的操作电压1.1～1.3倍时，可以有效保护被保护元件，并且可以使得在正常的操作电压下，被保护元件可以正常工作。
发明人考虑，可以采用两种方法提高所述维持电压，分别是：增大第一掺杂阱与所述第二掺杂阱的距离，提高所述第一掺杂阱与所述第二掺杂阱之间的电阻；减小所述源区或漏区的掺杂剂量，提高所述源区或漏区的电阻。
但是，增大所述第一掺杂阱与所述第二掺杂阱的距离，即增大了LDMOS晶体管的沟道区的长度，从而需要增大LDMOS晶体管的面积，这提高了LDMOS晶体管的成本；而减小所述源区或漏区的掺杂剂量，需要改变所述源区离子注入或漏区离子注入的掺杂剂量，需要对LDMOS晶体管的其他离子注入的参数进行相应调整，以调整LDMOS晶体管的电学参数，这增加了工艺的复杂度。
针对以上情况，本发明还提供一种LDMOS晶体管的布局方法，包括：
将半导体衬底分作为相邻的第一掺杂阱和第二掺杂阱，将所述第一掺杂阱和第二掺杂阱之间的部分半导体衬底作为栅极结构，所述第一掺杂阱区域和第二掺杂阱区域以外设置第一隔离结构，所述第一隔离结构包围所述第一掺杂阱和第二掺杂阱；在所述第一掺杂阱内设置源区；在所述源区内设置第三隔离结构，所述第三隔离结构用于增大源区电阻；在所述第二掺杂阱内设置第二隔离结构，所述第二隔离结构的一侧与所述栅极结构相邻，所述第二隔离结构有相对的两端与所述第一隔离结构相连接；在所述第二掺杂阱内设置漏区，所述漏区设置于所述第一隔离结构与第二隔离结构之间。
对应地，本发明还提供一种LDMOS晶体管的结构，包括：衬底；
第一掺杂阱，位于所述衬底内；
第二掺杂阱，位于所述衬底内，所述第二掺杂阱与所述第一掺杂阱相邻；
栅极结构，位于所述第一掺杂阱和第二掺杂阱上方，且所述栅极结构部分覆盖所述第一掺杂阱和第二掺杂阱；
第一隔离结构，位于所述衬底内，且所述第一隔离结构包围所述第一掺杂阱和第二掺杂阱；
第二隔离结构，位于所述第二掺杂阱内，所述第二隔离结构的一侧与所述栅极结构相邻，所述第二隔离结构有相对的两端与所述第一隔离结构相连接；
源区，位于所述第一掺杂阱内，所述源区内形成有第三隔离结构，所述第三隔离结构用于增大所述源区电阻；
漏区，位于所述第一隔离结构与第二隔离结构之间的第二掺杂阱内；
层间介质层，位于所述衬底表面；
源区插塞，位于源区表面的层间介质层内；
漏区插塞，位于漏区表面的层间介质层内。
下面结合具体的实施例对本发明的晶体管及其布局进行详细地说明。
请参考图3所示的本发明一个实施例的LDMOS晶体管俯视结构示意图，所述LDMOS晶体管包括：
衬底200，所述衬底200的材质为半导体材质，例如所述衬底200可以为硅衬底、锗硅衬底或绝缘体上硅衬底；
第一隔离结构201，所述第一隔离结构201位于所述衬底200内，所述第一隔离结构201包围部分衬底200用于作为LDMOS晶体管的有源区，所述第一隔离结构201可以为浅沟槽隔离结构或场氧化结构，所述第一隔离结构201为方形结构，在其他的实施例中，所述第一隔离结构201的形状还可以为椭圆形或圆形；
栅极205，位于所述衬底200的表面，所述栅极205下方对应半导体衬底为沟道区，所述栅极205的材质为多晶硅；
第二隔离结构203，位于所述第一隔离结构201包围的衬底200内，所述第二隔离结构203的一侧与所述栅极205相邻，所述第二隔离结构203沿所述沟道区宽度方向的两端与所述第一隔离结构201相连接，所述第二隔离结构203可以为浅沟槽隔离结构或场氧化隔离结构，优选为浅沟槽隔离结构；
源区202，位于所述第一掺杂阱内，所述源区内形成有第三隔离结构202，所述第三隔离结构202用于增大所述源区202的电阻；
漏区207，位于所述第一隔离结构201与第二隔离结构202之间的衬底200内；
源区插塞208，位于源区表面，所述源区插塞208用于将所述源区202与外部电连接；
漏区插塞209，位于漏区表面，所述漏区插塞209用于将所述漏区207与外部电连接。
本发明所述的第三隔离结构202用于增大所述源区206的电阻，具体地，本发明通过使得载流子自沟道区经过较长的路径流向源区导电插塞208，增大了载流子在所述源区206内的流通路径，从而增大了所述源区206的电阻。
作为一个实施例，所述第三隔离结构202由平行于沟道区长度L的方向排布的多条第一叉指、平行于沟道区长度L的方向排布的多条第二叉指和平行于沟道区宽度W的方向的叉指连接部构成，所述叉指连接部位于所述第一叉指、第二叉指与所述沟道区之间，所述叉指连接部的沿沟道区宽度W的方向的一端与所述第一隔离结构相连接，所述叉指连接部的沿沟道区宽度W的方向的另一端与第一隔离结构之间为部分源区；所述叉指连接部的沿沟道区长度L的方向的一端与沟道区相邻，所述叉指连接部的沿沟道区长度L的方向的另一端与所述第一叉指的沿沟道长度L的方向的一端相连接，所述第一叉指沿沟道长度L方向的另一端与所述第一隔离结构201之间为部分源区206；所述第二叉指与所述第一叉指交叉排布，且所述第二叉指的沿沟道区长度L的方向的一端与所述第一隔离结构相连接，所述第二叉指的沿沟道区长度方向的另一端与所述叉指连接部之间为部分源区206；所述第一叉指、第二叉指、叉指连接部使得所述源区206被划分为多个部分，且多个部分206呈弓字排列，所述源区206仅有一端与所述沟道区电连接。
所述第三隔离结构202将所述源区206划分为多个部分，相邻的部分之间为电连接，形成载流子的流通的路径。所述源区206仅有一端与所述沟道区电连接，载流子沿源区206内运动，从而增大了源区206的长度，与现有技术占用相同面积的源区相比，本发明大大提高了源区电阻，从而提高了LDMOS晶体管的维持电压。
在实际中，所述源区206的形貌还可以为其他形貌，例如，所述源区206的形貌还可以为S型或折线形，则对应的第三隔离结构202需要进行相应的设计，使得所述第二隔离结构202与所述源区206形貌互补，从而满足增大源区206长度的要求。
为了更好地说明本发明的LDMOS晶体管结构，请参考图4，图4为图3沿AA线的剖面结构示意图。衬底200内形成有第一掺杂阱211和第二掺杂阱212。所述第一掺杂阱211和第二掺杂阱212之间的衬底200为沟道区。所述第一隔离结构201包围所述第一掺杂阱211和第二掺杂阱212。
所述源区206位于所述第一掺杂阱211内，且所述源区206与所述沟道区部分绝缘。
所述漏区207位于所述第二掺杂阱212内的第一隔离结构201和第二隔离结构203之间。
然后，请参考图5，图5是图4沿BB线的剖面结构示意图。
所述源区206位于所述第一掺杂阱211内，且所述源区206的一端(图中204所示部分)的第一隔离结构201和第三隔离结构之间。
相应地，本发明还提供一种LDMOS晶体管的制作，请参考图6所示的本发明的LDMOS晶体管制作方法流程示意图。所述方法包括：
本发明还提供一种LDMOS晶体管的制作方法，包括：
步骤S1，提供衬底；
步骤S2，在所述衬底内形成相邻的第一掺杂阱和第二掺杂阱；
步骤S3，在所述第一掺杂阱和第二掺杂阱之间的半导体衬底上形成栅极结构；
步骤S4，在所述衬底内形成第一隔离结构，所述第一隔离结构包围所述第一掺杂阱和第二掺杂阱；
步骤S5，在所述第二掺杂阱内形成第二隔离结构，所述第二隔离结构的一侧与所述栅极结构相邻，所述第二隔离结构有相对的两端与所述第一隔离结构相连接；
步骤S6，在所述第一掺杂阱内形成源区，所述源区内形成有第三隔离结构，所述第三隔离结构用于增大所述源区电阻；
步骤S7，在所述第二掺杂阱内形成漏区，所述漏区位于所述第一隔离结构与所述第二隔离结构之间；
步骤S8，在所述第一掺杂阱和第二掺杂阱表面形成层间介质层；
步骤S9，在所述源区表面的层间介质层内形成源区插塞；
步骤S10，在所述漏区表面的层间介质层内形成漏区插塞。
下面结合具体的实施例对本发明的技术方案进行详细的说明。为了更好地说明本发明的技术方案，请结合图7～图15所示的本发明的LDMOS晶体管制作方法的结构示意图。
首先，请参考图7，提供衬底200，所述衬底200的材质为半导体材质，所述衬底200可以为硅、锗硅或绝缘体上硅。所述衬底200内将形成掺杂阱和多个隔离结构。所述衬底200具有沿后续形成的沟道区的长度L的方向和沿后续形成的沟道区的宽度W的方向。
请参考图8，为图7沿AA线的剖面结构示意图(所述AA线与沟道区的长度L的方向一致)。在所述衬底200内形成相邻的第一掺杂阱211和第二掺杂阱212。
请参考图9，为图8沿BB线的剖面结构示意图(所述BB线与沟道区的长度L的方向一致)。所述第一掺杂阱211和第二掺杂阱212通过离子注入形成。形成所述第一掺杂阱211和第二掺杂阱212的方法为阱注入(well implant)，所述阱注入的参数与现有技术相同，作为本领域技术人员的公知技术，在此不做详细的说明。
然后，继续参考图7，在所述衬底200内形成第一隔离结构201、第二隔离结构202和第三隔离结构203。
请参考图8和图9，所述第一隔离结构201包围所述第一掺杂阱211和第二掺杂阱212。
所述第二隔离结构203位于所述第二掺杂阱212内，且所述第二隔离结构203的沿沟道区的宽度W的方向的两端与第一隔离结构201接触，且所述第二隔离结构203沿沟道区的长度方向的一端与所述第一隔离结构201之间为部分第一掺杂阱211，所述部分第一掺杂阱211用于在后续的工艺步骤中形成漏区。
请参考图7，所述第三隔离结构202包括平行于沟道区长度L的方向排布的多条第一叉指、平行于沟道区长度L的方向排布的多条第二叉指和平行于沟道区宽度W的方向的叉指连接部，所述叉指连接部位于所述第一叉指、第二叉指与所述沟道区之间，所述叉指连接部的沿沟道区宽度W的方向的一端与所述第一隔离结构201相连接，所述叉指连接部的沿沟道区宽度W的方向的另一端与第一隔离结构201之间为将在后续步骤中形成部分源区；所述叉指连接部的沿沟道区长度L的方向的一端将与后续形成的沟道区相邻，所述叉指连接部的沿沟道区长度L的方向的另一端与所述第一叉指的沿沟道区长度L的方向的一端相连接，所述第一叉指沿沟道区长度L的方向的另一端与所述第一隔离结构201之间将在后续工艺步骤中形成部分源区；所述第二叉指与所述第一叉指交叉排布，且所述第二叉指的沿沟道区长度L的方向的一端与所述第一隔离结构201相连接，所述第二叉指的沿沟道区长度L的方向的另一端与所述叉指连接部之间将在后续步骤中形成部分源区；所述第一叉指、第二叉指、叉指连接部将后续工艺步骤中形成的源区划分为多个部分，且多个部分呈弓字排列，所述后续工艺步骤中形成的源区仅有一端与所述后续工艺步骤中形成的沟道区电连接。
接着，参考图10，在所述第一掺杂阱211(结合图11和图12)和第二掺杂阱212(结合图11和图12)之间的半导体衬底200表面形成栅极205。
如图11所示，所述栅极205与半导体衬底200之间还形成有栅介质层204，所述栅介质层204与栅极205构成栅极结构。
请结合图图12，所述栅极结构部分覆盖所述第一掺杂阱211和第二掺杂阱212。所述栅极205和栅介质层204的制作方法与现有技术相同，作为本领域技术人员的公知技术，在此不做详细的说明。
然后，请参考图13，进行离子注入，在所述第一隔离结构201与第三隔离结构202之间的第一掺杂阱211(结合图14，图14为图13沿AA线的剖面结构示意图)内形成源区206，在所述第一隔离结构201与所述第二隔离结构203之间形成漏区207。所述源区206和漏区207通过源/漏离子注入形成(SD implant)。所述源/漏离子注入的参数与现有技术相同，作为本领域技术人员的公知技术，在此不做详细的说明。
请结合图14，位于源区206和漏区207之间的第一掺杂阱211和第二掺杂阱212作为沟道区。所述源区206被所述第三隔离结构202分为多个部分，所述多个部分电连接呈弓形，所述源区206仅有部分与所述沟道区相邻，其余部分通过所述第三隔离结构202的叉指连接部与源区206绝缘。
请参考图15，所述源区206仅有一端通过与沟道区相连。
然后，请参考图16，形成源区插塞208和漏区插塞209。所述源区插塞208位于所述源区208的远离所述沟道区的一侧，且所述源区插塞208设置应能使得载流子自沟道区经过源区208向外部流动时，经过的路径为最大。
请参考图17所示的图16沿AA线的剖面结构示意图。在形成所述源区插塞208前，还在衬底200的表面形成了层间介质层210，所述源区插塞208位于源区206上方的层间介质层210内。所述漏区插塞209位于漏区207上方的层间介质层210内。其制作方法与现有技术相同，在此不做赘述。
请参考图18所示的图16沿BB线的剖面结构示意图。所述源区插塞208将源区206与外部电连接，所述漏区插塞209将漏区207电连接。
综上，本发明提供的LDMOS晶体管、LDMO晶体管的制作方法及其布局，在源区面积不变的情况下，增大了源区的电阻，从而提高了LDMOS晶体管的维持电压，保证了被保护元件能够正常开启。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (9)
1.一种LDMOS晶体管，其特征在于，包括：
衬底；
第一掺杂阱，位于所述衬底内；
第二掺杂阱，位于所述衬底内，所述第二掺杂阱与所述第一掺杂阱相邻；
栅极结构，位于所述第一掺杂阱和第二掺杂阱上方，且所述栅极结构部分覆盖所述第一掺杂阱和第二掺杂阱；
第一隔离结构，位于所述衬底内，且所述第一隔离结构包围所述第一掺杂阱和第二掺杂阱；
第二隔离结构，位于所述第二掺杂阱内，所述第二隔离结构的一侧与所述栅极结构相邻，所述第二隔离结构有相对的两端与所述第一隔离结构相连接；
源区，位于所述第一掺杂阱内，所述源区内形成有第三隔离结构，所述第三隔离结构用于增大所述源区电阻；
漏区，位于所述第一隔离结构与第二隔离结构之间的第二掺杂阱内；
层间介质层，位于所述衬底表面；
源区插塞，位于源区表面的层间介质层内；
漏区插塞，位于漏区表面的层间介质层内。
2.如权利要求1所述的LDMOS晶体管，其特征在于，所述第三隔离结构由平行于沟道区长度方向排布的多条第一叉指、平行于沟道区长度方向排布的多条第二叉指和平行于沟道区宽度方向的叉指连接部构成，所述叉指连接部位于所述第一叉指、第二叉指与所述沟道区之间，所述叉指连接部的沿沟道区宽度方向的一端与所述第一隔离结构相连接，所述叉指连接部的沿沟道区宽度方向的另一端与第一隔离结构之间为部分源区；所述叉指连接部的沿沟道区长度方向的一端与沟道区相邻，所述叉指连接部的沿沟道区长度方向的另一端与所述第一叉指的沿沟道区长度方向的一端相连接，所述第一叉指沿沟道区长度方向的另一端与所述第一隔离结构之间为部分源区；所述第二叉指与所述第一叉指交叉排布，且所述第二叉指的沿沟道区长度方向的一端与所述第一隔离结构相连接，所述第二叉指的沿沟道区长度方向的另一端与所述叉指连接部之间为部分源区；所述第一叉指、第二叉指、叉指连接部使得所述源区被划分为多个部分，且多个部分呈弓字排列，所述源区仅有一端与所述沟道区电连接。
3.如权利要求1所述的LDMOS晶体管，其特征在于，所述第三隔离结构为折线形，所述源区为与所述第三隔离结构对应的折线形；或所述第三隔离结构为S形，所述源区为与所述第三隔离结构对应的S形；或所述第三隔离结构为己形，所述源区为与所述第三隔离结构对应的己形。
4.如权利要求1所述的LDMOS晶体管，其特征在于，所述第一隔离结构、第二隔离结构、第三隔离结构为浅沟槽隔离结构。
5.一种LDMOS晶体管的制作方法，其特征在于，包括：
提供衬底；
在所述衬底内形成相邻的第一掺杂阱和第二掺杂阱；
在所述第一掺杂阱和第二掺杂阱之间的半导体衬底上形成栅极结构；
在所述衬底内形成第一隔离结构，所述第一隔离结构包围所述第一掺杂阱和第二掺杂阱；
在所述第二掺杂阱内形成第二隔离结构，所述第二隔离结构的一侧与所述栅极结构相邻，所述第二隔离结构有相对的两端与所述第一隔离结构相连接；
在所述第一掺杂阱内形成源区，所述源区内形成有第三隔离结构，所述第三隔离结构用于增大所述源区电阻；
在所述第二掺杂阱内形成漏区，所述漏区位于所述第一隔离结构与所述第二隔离结构之间；
在所述第一掺杂阱和第二掺杂阱表面形成层间介质层；
在所述源区表面的层间介质层内形成源区插塞；
在所述漏区表面的层间介质层内形成漏区插塞。
6.如权利要求5所述的LDMOS晶体管，其特征在于，所述第一隔离结构、第二隔离结构、第三隔离结构为浅沟槽隔离结构。
7.一种LDMOS晶体管的布局方法，其特征在于，包括：
将半导体衬底分作为相邻的第一掺杂阱和第二掺杂阱，将所述第一掺杂阱和第二掺杂阱之间的部分半导体衬底作为栅极结构，所述第一掺杂阱区域和第二掺杂阱区域以外设置第一隔离结构，所述第一隔离结构包围所述第一掺杂阱和第二掺杂阱；在所述第一掺杂阱内设置源区；在所述源区内设置第三隔离结构，所述第三隔离结构用于增大源区电阻；在所述第二掺杂阱内设置第二隔离结构，所述第二隔离结构的一侧与所述栅极结构相邻，所述第二隔离结构有相对的两端与所述第一隔离结构相连接；在所述第二掺杂阱内设置漏区，所述漏区设置于所述第一隔离结构与第二隔离结构之间。
8.如权利要求7所述的LDMOS晶体管的布局方法，其特征在于，所述第三隔离结构由平行于沟道区长度方向排布的多条第一叉指、平行于沟道区长度方向排布的多条第二叉指和平行于沟道区宽度方向的叉指连接部构成，所述叉指连接部位于所述第一叉指、第二叉指与所述沟道区之间，所述叉指连接部的沿沟道区宽度方向的一端与所述第一隔离结构相连接，所述叉指连接部的沿沟道区宽度方向的另一端与第一隔离结构之间为部分源区；所述叉指连接部的沿沟道区长度方向的一端与沟道区相邻，所述叉指连接部的沿沟道区长度方向的另一端与所述第一叉指的沿沟道区长度方向的一端相连接，所述第一叉指沿沟道区长度方向的另一端与所述第一隔离结构之间为部分源区；所述第二叉指与所述第一叉指交叉排布，且所述第二叉指的沿沟道区长度方向的一端与所述第一隔离结构相连接，所述第二叉指的沿沟道区长度方向的另一端与所述叉指连接部之间为部分源区；所述第一叉指、第二叉指、叉指连接部使得所述源区被划分为多个部分，且多个部分呈弓字排列，所述源区仅有一端与所述沟道区电连接。
9.如权利要求7所述的LDMOS晶体管的布局方法，其特征在于，所述第三隔离结构为折线形，所述源区为与所述第三隔离结构对应的折线形；或所述第三隔离结构为S形，所述源区为与所述第三隔离结构对应的S形；或所述第三隔离结构为己形，所述源区为与所述第三隔离结构对应的己形。
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