TW201914028A - 高壓元件及其製造方法 - Google Patents

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Abstract

本發明提出一種高壓元件及其製造方法。高壓元件形成於一半導體基板，包含：第一深井區、橫向淡摻雜區、高壓井區、絕緣區域、本體區、閘極、源極、汲極與第一隔絕井區。其中，第一深井區與第一隔絕井區域以將該高壓元件，於半導體基板上表面下，與鄰近元件電性隔絕。該橫向淡摻雜區於縱向上介於第一深井區與高壓井區之間，且該橫向淡摻雜區上下鄰接於第一深井區與高壓井區。其中，該橫向淡摻雜區用以於該高壓元件操作時，降低該高壓元件內部的電容，改善暫態響應。

Description

高壓元件及其製造方法
本發明係有關一種高壓元件及其製造方法，特別是指一種降低內部電容以改善暫態響應之高壓元件及其製造方法。
第1A與第1B圖分別顯示先前技術之雙擴散金屬氧化物半導體 (double-diffused metal oxide semiconductor, DMOS) 元件100之上視示意圖與剖視示意圖；其中，第1B圖顯示第1A圖中，剖線AA’之剖視圖。DMOS 元件100係為一種高壓元件，如第1A與第1B圖所示，於半導體基板101中形成N型高壓井區102；並形成絕緣區域103，以定義操作區103a，絕緣區域103例如為淺溝槽絕緣(shallow trench isolation, STI)結構或如第1B圖所示意之區域氧化(local oxidation of silicon, LOCOS)結構。於操作區103a中，形成場氧化區104、本體區105、本體極105a、閘極106、源極107、與汲極108。其中，部分閘極106位於場氧化區104上。其中，N型高壓井區102可以離子植入製程步驟，將N型雜質，以加速離子的形式，植入定義的區域內而形成。而汲源極107、汲極108係由微影製程步驟(包含自我對準製程步驟)定義各區域，並分別以離子植入製程步驟，將N型雜質，以加速離子的形式，植入定義的區域內而形成。本體區105與本體極105a係由微影製程步驟(包含自我對準製程步驟)定義各區域，並分別以離子植入製程步驟，將P型雜質，以加速離子的形式，植入定義的區域內而形成。其中，源極107與汲極108分別位於閘極106外部兩側下方，部分N型高壓井區102隔開源極107與汲極108，並用以作為漂移區。 在DMOS元件100中，當P型本體區105與N型高壓井區102間為逆向偏壓，或/且當N型高壓井區102與P型半導體基板101為逆向偏壓時，上述區域的接面因逆向偏壓而產生空乏區，而具有內部電容，該內部電容於DMOS元件100在導通與不導通的操作切換時，將限制切換速度，電容越大，切換速度越慢，暫態響應因而受到限制，因此限制了DMOS元件100的應用範圍。DMOS元件為高壓元件，其中，所謂的高壓元件，係指於正常操作時，施加於汲極15的電壓高於5V；一般而言，高壓元件的汲極與閘極間，具有漂移區，而將汲極與閘極分隔，且漂移區在橫向(如實線箭號所示意之方向)上之長度根據正常操作時所承受的操作電壓而調整。
有鑑於此，本發明即針對上述先前技術之不足，提出一種高壓元件及其製造方法，可改善暫態響應，增加元件的應用範圍。
就其中一個觀點言，本發明提供了一種高壓元件，形成於一半導體基板，其中該半導體基板，於一縱向上，具有相對之一上表面與一下表面，該高壓元件包含：一第一深井區，具有一第一導電型，形成於該半導體基板中；一橫向淡摻雜區，覆蓋並連接於該第一深井區上；一高壓井區，具有一第二導電型，形成於該半導體基板中，且於該縱向上，該高壓井區位於該上表面下方並接觸於該上表面，且該高壓井區覆蓋並連接於該橫向淡摻雜區上，其中部分該高壓井區用以作為一漂移區；一絕緣區域，形成於該上表面之上，用以定義一操作區；一本體區，具有該第一導電型，形成於該半導體基板中並位於該操作區中，且於該縱向上，位於該上表面下方並接觸於該上表面，其中部分該本體區用以作為一開關通道區，且該本體區於該上表面下方，由該高壓井區環繞其兩側及下方；一閘極，形成於該上表面上並位於該元件區中，於該縱向上，該閘極堆疊並接觸於該上表面上，用以根據一閘極電壓，決定該高壓元件導通及不導通；一源極，具有該第二導電型，形成於該半導體基板中並位於該元件區中，且於該縱向上，位於該上表面下方並接觸於該上表面，且該源極於該上表面下方，由該本體區環繞其兩側及下方，於一橫向上，該源極位於該閘極外之一第一側的下方，且在該橫向上，該源極與該閘極鄰接； 一汲極，具有該第二導電型，形成於該半導體基板中並位於該元件區中，且於該縱向上，位於該上表面下方並接觸於該上表面，於該橫向上，該汲極位於該閘極外相對於該第一側之一第二側的下方，且在該橫向上，該汲極與該閘極由該漂移區隔開；以及一第一隔絕井區，具有該第一導電型，該第一隔絕井區位於該操作區外側，且於該上表面下方，圍繞該操作區，並在該縱向上，自該上表面延伸至該第一深井區，且與該第一深井區連接；其中，該本體區、該閘極、該源極、與該汲極皆位於該操作區中。
就另一個觀點言，本發明也提供了一種高壓元件製造方法，包含以下步驟：提供一半導體基板，且於一縱向上，具有相對之一上表面與一下表面；形成一第一深井區於該半導體基板中，該第一深井區具有一第一導電型；形成一橫向淡摻雜區，覆蓋並連接於該第一深井區上；形成一高壓井區於該半導體基板中，該高壓井區具有一第二導電型，且於該縱向上，該高壓井區位於該上表面下方並接觸於該上表面，且該高壓井區覆蓋並連接於該橫向淡摻雜區上，其中部分該高壓井區用以作為一漂移區；形成一絕緣區域於該上表面之上，用以定義一操作區；形成一本體區於該半導體基板中並位於該操作區中，該本體區具有該第一導電型，且於該縱向上，位於該上表面下方並接觸於該上表面，其中部分該本體區用以作為一開關通道區，且該本體區於該上表面下方，由該高壓井區環繞其兩側及下方；形成一閘極於該上表面上並位於該元件區中，於該縱向上，該閘極堆疊並接觸於該上表面上，用以根據一閘極電壓，決定該高壓元件導通及不導通；形成一源極於該半導體基板中並位於該元件區中，該源極具有該第二導電型，且於該縱向上，位於該上表面下方並接觸於該上表面，且該源極於該上表面下方，由該本體區環繞其兩側及下方，於一橫向上，該源極位於該閘極外之一第一側的下方，且在該橫向上，該源極與該閘極鄰接； 形成一汲極於該半導體基板中並位於該元件區中，該汲極具有該第二導電型，且於該縱向上，位於該上表面下方並接觸於該上表面，於該橫向上，該汲極位於該閘極外相對於該第一側之一第二側的下方，且在該橫向上，該汲極與該閘極由該漂移區隔開；以及形成一第一隔絕井區於該操作區外側，且於該上表面下方，該第一隔絕井區圍繞該操作區，並在該縱向上，自該上表面延伸至該第一深井區，且與該第一深井區連接，該第一隔絕井區具有該第一導電型；其中，該本體區、該閘極、該源極、與該汲極皆位於該操作區中。
在一較佳實施例中，該高壓元件更包含：一第二深井區，具有該第二導電型，形成於該半導體基板中，且於該縱向上，位於該第一深井區與該第一隔絕井區下方並接觸於該第一深井區與該第一隔絕井區；以及一第二隔絕井區，具有該第二導電型，該第二隔絕井區位於該第一隔絕井區外側，且於該上表面下方，圍繞該第一隔絕井區，並在該縱向上，自該上表面延伸至該第二深井區，且與該第二深井區連接。
在一較佳實施例中，該高壓井區之一底部深度，深於該本體區之一底部深度。
在一較佳實施例中，該高壓井區之一底部深度，不深於該本體區之一底部深度。
在一較佳實施例中，該高壓元件更包含一縱向淡摻雜區，鄰接於該本體區與該高壓井區之間，且於該縱向上，該縱向淡摻雜區自該上表面延伸至該橫向淡摻雜區。
在一較佳實施例中，該高壓元件更包含一場氧化區，該場氧化區於該縱向上，堆疊並接觸於該上表面上，且該閘極靠近該汲極側之至少一部分區域堆疊且接觸於該場氧化區之正上方。
在一較佳實施例中，該橫向淡摻雜區具有該第一導電型或該第二導電型，且該橫向淡摻雜區具有一雜質摻雜濃度，低於該高壓井區之一雜質摻雜濃度的十分之一。
在一較佳實施例中，該形成一橫向淡摻雜區之步驟，包括：於形成該高壓井區之步驟中，調整該高壓井區之深度，以使該高壓井區不與該第一深井區接觸，而具有一縱向間隙，以使該橫向淡摻雜區形成於該縱向間隙中。
底下藉由具體實施例詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。
本發明中的圖式均屬示意，主要意在表示製程步驟以及各層之間之上下次序關係，至於形狀、厚度與寬度則並未依照比例繪製。
請參閱第2A與2B圖，顯示本發明之第一個實施例。第2A圖顯示根據本發明之高壓元件200與高壓元件250之上視示意圖。在第2A圖中，BB’剖線之剖面示意圖如第2B圖所示。參照第2A圖與第2B圖，於半導體基板201中形成絕緣區域203，以定義操作區203a。其中，絕緣區域203例如為淺溝槽絕緣(shallow trench isolation, STI)結構或如圖所示之區域氧化(local oxidation of silicon, LOCOS)結構。如圖所示，在絕緣區域203所定義的操作區203a中，包含了兩鏡像排列的高壓元件200與高壓元件250。
於半導體基板201中，形成高壓井區202、本體區205、本體極205a、閘極206、閘極256、源極207、源極257、汲極208、汲極258、橫向淡摻雜區209、第一深井區210、第一隔絕井區211與第一隔絕極211a。其中，本體區205、本體極205a、第一深井區210、第一隔絕井區211與第一隔絕極211a具有第一導電型；而高壓井區202、源極207、源極257、汲極208、汲極258具有第二導電型。半導體基板201例如但不限於為P型矽基板，當然亦可以為其他的半導體基板。第一導電型例如但不限於為P型，或是與P型相反的N型。第二導電型與第一導電型具有相反的導電型，當第一導電型P型時，第二導電型為N型；當第一導電型N型時，第二導電型為P型。其中，橫向淡摻雜區209具有例如但不限於第一導電型或第二導電型；且橫向淡摻雜區209具有第一導電型或該第二導電型，且橫向淡摻雜區209具有一雜質摻雜濃度，低於高壓井區202之一雜質摻雜濃度的十分之一。形成橫向淡摻雜區209的方法，例如但不限於，於形成高壓井區202之步驟中，調整高壓井區202之深度，以使高壓井區202不與第一深井區210接觸，而具有一縱向間隙，以使橫向淡摻雜區209形成於縱向間隙中。也就是說，在以離子植入製程步驟形成高壓井區202時，調整離子植入製程步驟的加速電壓，使離子束植入的深度不會達到與第一深井區210接觸的深度，避免高壓井區202與第一深井區210接觸，而形成橫向淡摻雜區209。
其中，本體區205、本體極205a、第一深井區210、第一隔絕井區211與第一隔絕極211a，係以離子植入製程步驟，將第一導電型雜質，以加速離子的形式，植入半導體基板201中，定義的區域內而形成；而高壓井區202、源極207、源極257、汲極208、與汲極258係由微影製程步驟(包含自我對準製程步驟)定義各區域，並分別以離子植入製程步驟，將第二導電型雜質，以加速離子的形式，植入定義的區域內而形成。其中，橫向淡摻雜區209覆蓋並連接於第一深井區210上。高壓元件200的汲極208與閘極206間，具有漂移區202a(如第2B圖中細虛線方框所示意)，而將汲極208與閘極206分隔，且漂移區202a在橫向(如實線箭號所示意之方向)上之長度根據正常操作時所承受的操作電壓而調整。
高壓元件200形成於半導體基板201中，其中半導體基板201，於縱向上(如第2B圖中粗黑虛線箭號所示意)，具有相對之上表面201a(如第2B圖中半導體基板201上半部粗黑虛線折線所示意)與下表面201b(如第2B圖中半導體基板201下半部粗黑虛線直線所示意)。第一深井區210具有第一導電型，形成於半導體基板201中。橫向淡摻雜區209覆蓋並連接於第一深井區210上。高壓井區202具有第二導電型，形成於半導體基板201中，且於縱向上，高壓井區202位於上表面201a下方並接觸於上表面201a，且高壓井區202覆蓋並連接於橫向淡摻雜區209上，其中部分高壓井區202用以作為漂移區202a(如第2B圖中細虛線框所示意)。絕緣區域203形成於上表面201a之上，用以定義操作區203a。
本體區205具有第一導電型，形成於半導體基板201中並位於操作區203a中，且於縱向上，位於上表面201a下方並接觸於上表面201a，其中部分本體區205用以作為開關通道區205b(如第2B圖中粗實線框所示意)，且本體區205於上表面201a下方，由高壓井區202環繞其兩側及下方。閘極206形成於上表面201a上並位於元件區203a中，於縱向上，閘極206堆疊並接觸於上表面201a上，用以根據閘極電壓，決定高壓元件200導通及不導通。須說明的是，閘極206包含導體層、介電層、與間隔層。其中，導體層用以作為電性連接，而接收閘極電壓；介電層電性隔離導體層與半導體基板201，以避免導體層與半導體基板直接連接；間隔層包覆導體層，用以電性隔離導體層與周圍鄰近之其它導線或電性接點。須說明的是，開關通道區205b係於閘極電壓施加適當電壓於閘極206而使高壓元件200導通時所形成的反轉區；而漂移區202a則指開關通道區205b與汲極208間導通電流所流經的區域，此為本領域中具有通常知識者所熟知，在此不予贅述。導通電流係指當高壓元件200導通時，流經汲極208與源極207間的主要的電流，其電流垂直高度的範圍，大部分都在靠近上表面201a之處。
源極207具有第二導電型，形成於半導體基板201中並位於元件區203a中，且於縱向上，位於上表面201a下方並接觸於上表面201a，且源極207於上表面201a下方，由本體區205環繞其兩側及下方，於橫向上，源極207位於閘極206外之第一側206a的下方，且在橫向上，源極207與閘極206鄰接。汲極208具有第二導電型，形成於半導體基板204中並位於元件區203a中，且於縱向上，位於上表面201a下方並接觸於上表面201a，於橫向上，汲極208位於閘極206外相對於第一側206a之第二側206b的下方，且在橫向上，汲極208與閘極206由漂移區202a隔開。第一隔絕井區211具有第一導電型，第一隔絕井區211位於操作區203a外側，且於上表面201a下方，圍繞操作區203a，並在縱向上，自上表面201a向下延伸至第一深井區210，且與第一深井區210連接。其中，本體區205、閘極206、源極207、與汲極208皆位於操作區203a中。須說明的是，高壓元件200與高壓元件250鏡像排列於該半導體基板201中，並共用高壓井區202、本體區205、本體極205a、橫向淡摻雜區209、第一深井區210、第一隔絕井區211與第一隔絕極211a。第一隔絕極211a形成於上表面201a下方並接觸於上表面201a，並與第 一隔絕井區211電連接，用以作為第一隔絕井區211之電性接觸點。
第3A與第3B圖顯示本發明之第二個實施例。第3A圖顯示根據本發明之高壓元件300與高壓元件350之上視示意圖。在第3A圖中，CC’剖線之剖面示意圖如第3B圖所示。參照第3A圖與第3B圖，在本實施例中，於半導體基板201中形成絕緣區域203，以定義操作區203a。如圖所示，在絕緣區域203所定義的操作區203a中，包含了兩鏡像排列的高壓元件300與高壓元件350。
於半導體基板201中，形成高壓井區302、本體區205、本體極205a、閘極206、閘極256、源極207、源極257、汲極208、汲極258、橫向淡摻雜區309、第一深井區210、第一隔絕井區211與第一隔絕極211a。本實施例與第一個實施例不同之處，在於：在第一個實施例中，高壓井區202之底部深度d1，深於本體區205之底部深度d2；而在本實施例中，高壓井區302之底部深度d1’，不深於本體區205之底部深度d2’。
第4A與第4B圖顯示本發明之第三個實施例。第4A圖顯示根據本發明之高壓元件400與高壓元件250之上視示意圖。在第4A圖中，DD’剖線之剖面示意圖如第4B圖所示。參照第4A圖與第4B圖，在本實施例中，於半導體基板201中形成絕緣區域203，以定義操作區203a。如圖所示，在絕緣區域203所定義的操作區203a中，包含了兩鏡像排列的高壓元件400與高壓元件450。
於半導體基板201中，形成高壓井區202、本體區205、本體極205a、閘極206、閘極256、源極207、源極257、汲極208、汲極258、橫向淡摻雜區209、第一深井區210、第一隔絕井區211、第一隔絕極211a、縱向淡摻雜區412與縱向淡摻雜區462。本實施例與第一個實施例不同之處，在於：在本實施例中，高壓元件400與450分別更包含縱向淡摻雜區412與462。其中，縱向淡摻雜區412鄰接於本體區205與高壓井區202之間，且於縱向上，縱向淡摻雜區412自上表面201a向下延伸至橫向淡摻雜區209。縱向淡摻雜區412具有第一導電型或該第二導電型，且縱向淡摻雜區412具有雜質摻雜濃度，其例如但不限於低於高壓井區202之雜質摻雜濃度的十分之一。形成縱向淡摻雜區412的方法，例如但不限於，在以離子植入製程步驟形成高壓井區202時，以光阻層或其他遮罩，遮蔽縱向淡摻雜區412的定義區，避免離子束植入，而形成縱向淡摻雜區412。
第5A與第5B圖顯示本發明之第四個實施例。第5A圖顯示根據本發明之高壓元件500與高壓元件550之上視示意圖。在第5A圖中，EE’剖線之剖面示意圖如第5B圖所示。參照第5A圖與第5B圖，在本實施例中，於半導體基板201中形成絕緣區域503，以定義操作區503a。如圖所示，在絕緣區域503所定義的操作區503a中，包含了兩鏡像排列的高壓元件500與高壓元件550。
於半導體基板201中，形成高壓井區202、本體區205、本體極205a、閘極206、閘極256、源極207、源極257、汲極208、汲極258、橫向淡摻雜區209、第一深井區210、第一隔絕井區211、第一隔絕極211a、第二深井區213、第二隔絕井區214與第二隔絕極214a。本實施例與第一個實施例不同之處，在於：在本實施例中，高壓元件500更包含第二深井區213與第二隔絕井區214。其中，第二深井區213具有第二導電型，形成於半導體基板201中，且於縱向上，位於第一深井區210與第一隔絕井區211下方並接觸於第一深井區210與第一隔絕井區211。第二隔絕井區214具有第二導電型，第二隔絕井區214位於第一隔絕井區211外側，且於上表面201a下方，圍繞第一隔絕井區211，並在縱向上，自上表面201a向下延伸至第二深井區213，且與第二深井區213連接。第二隔絕極214a形成於上表面201a下方並接觸於上表面201a，並與第二隔絕井區214電連接，用以作為第二隔絕井區214之電性接觸點。需說明的是，高壓元件500與高壓元件550鏡像排列於該半導體基板201中，並共用高壓井區202、本體區205、本體極205a、橫向淡摻雜區209、第一深井區210、第一隔絕井區211、第一隔絕極211a、第二深井區213、第二隔絕井區214與第二隔絕極214a。
第6A與第6B圖顯示本發明之第五個實施例。第6A圖顯示根據本發明之高壓元件600與高壓元件650之上視示意圖。在第6A圖中，FF’剖線之剖面示意圖如第6B圖所示。參照第6A圖與第6B圖，在本實施例中，於半導體基板201中形成絕緣區域503，以定義操作區503a。如圖所示，在絕緣區域503所定義的操作區503a中，包含了兩鏡像排列的高壓元件600與高壓元件650。
於半導體基板201中，形成高壓井區602、本體區205、本體極205a、閘極206、閘極256、源極207、源極257、汲極208、汲極258、橫向淡摻雜區609、第一深井區210、第一隔絕井區211、第一隔絕極211a、第二深井區213、第二隔絕井區214與第二隔絕極214a。本實施例與第四個實施例不同之處，在於：在第四個實施例中，高壓井區202之底部深度d3，深於本體區205之底部深度d4；而在本實施例中，高壓井區602之底部深度d3’，不深於本體區205之底部深度d4’。
第7A與第7B圖顯示本發明之第六個實施例。第7A圖顯示根據本發明之高壓元件700與高壓元件550之上視示意圖。在第7A圖中，GG’剖線之剖面示意圖如第7B圖所示。參照第7A圖與第7B圖，在本實施例中，於半導體基板201中形成絕緣區域503，以定義操作區503a。如圖所示，在絕緣區域503所定義的操作區503a中，包含了兩鏡像排列的高壓元件700與高壓元件750。
於半導體基板201中，形成高壓井區202、本體區205、本體極205a、閘極206、閘極256、源極207、源極257、汲極208、汲極258、橫向淡摻雜區209、第一深井區210、第一隔絕井區211、第一隔絕極211a、第二深井區213、第二隔絕井區214與第二隔絕極214a、縱向淡摻雜區712與縱向淡摻雜區762。本實施例與第四個實施例不同之處，在於：在本實施例中，高壓元件700與750分別更包含縱向淡摻雜區712與762。其中，縱向淡摻雜區712鄰接於本體區205與高壓井區202之間，且於該縱向上，縱向淡摻雜區712自上表面201a向下延伸至橫向淡摻雜區209。縱向淡摻雜區712具有第一導電型或該第二導電型，且縱向淡摻雜區712具有雜質摻雜濃度，其例如但不限於低於高壓井區202之雜質摻雜濃度的十分之一。形成縱向淡摻雜區712的方法，例如但不限於，在以離子植入製程步驟形成高壓井區202時，以光阻層或其他遮罩，遮蔽縱向淡摻雜區712的定義區，避免離子束植入，而形成縱向淡摻雜區712。
第8A與第8B圖顯示本發明之第七個實施例。第8A圖顯示根據本發明之高壓元件800與高壓元件850之上視示意圖。在第8A圖中，HH’剖線之剖面示意圖如第8B圖所示。參照第8A圖與第8B圖，在本實施例中，於半導體基板201中形成絕緣區域203，以定義操作區203a。如圖所示，在絕緣區域203所定義的操作區203a中，包含了兩鏡像排列的高壓元件800與高壓元件850。
於半導體基板201中，形成高壓井區202、本體區205、本體極205a、閘極806、閘極856、源極207、源極257、汲極208、汲極258、橫向淡摻雜區209、第一深井區210、第一隔絕井區211與第一隔絕極211a。本實施例與第一個實施例不同之處，在於：在本實施例中，高壓元件800更包含場氧化區803，場氧化區803於縱向上，堆疊並接觸於上表面201a上，且閘極806靠近汲極208側之至少一部分區域堆疊且接觸於場氧化區803之正上方。而高壓元件850更包含場氧化區853，場氧化區853於縱向上，堆疊並接觸於上表面201a上，且閘極856靠近汲極258側之至少一部分區域堆疊且接觸於場氧化區853之正上方。需說明的是，高壓元件800與高壓元件850鏡像排列於該半導體基板201中，並共用高壓井區202、本體區205、本體極205a、橫向淡摻雜區209、第一深井區210、第一隔絕井區211與第一隔絕極211a。
第9A與第9B圖顯示本發明之第八個實施例。第9A圖顯示根據本發明之高壓元件900與高壓元件950之上視示意圖。在第9A圖中，II’剖線之剖面示意圖如第9B圖所示。參照第9A圖與第9B圖，在本實施例中，於半導體基板201中形成絕緣區域203，以定義操作區203a。如圖所示，在絕緣區域203所定義的操作區203a中，包含了兩鏡像排列的高壓元件900與高壓元件950。
於半導體基板201中，形成高壓井區902、本體區905、本體極205a、閘極806、閘極856、源極207、源極257、汲極208、汲極258、橫向淡摻雜區209、第一深井區210、第一隔絕井區211與第一隔絕極211a。本實施例與第七個實施例不同之處，在於：在第七個實施例中，高壓井區202之底部深度d5，深於本體區205之底部深度d6；而在本實施例中，高壓井區902之底部深度d5’，不深於本體區905之底部深度d6’。
第10A與第10B圖顯示本發明之第九個實施例。第10A圖顯示根據本發明之高壓元件1000與高壓元件850之上視示意圖。在第10A圖中，JJ’剖線之剖面示意圖如第10B圖所示。參照第10A圖與第10B圖，在本實施例中，於半導體基板201中形成絕緣區域203，以定義操作區203a。如圖所示，在絕緣區域203所定義的操作區203a中，包含了兩鏡像排列的的高壓元件1000與高壓元件1150。
於半導體基板201中，形成高壓井區202、本體區205、本體極205a、閘極806、閘極856、源極207、源極257、汲極208、汲極258、橫向淡摻雜區209、第一深井區210、第一隔絕井區211、第一隔絕極211a、縱向淡摻雜區1012與縱向淡摻雜區1162。本實施例與第七個實施例不同之處，在於：在本實施例中，高壓元件1000與1150分別更包含縱向淡摻雜區1012與1162。其中，縱向淡摻雜區1012鄰接於本體區205與高壓井區202之間，且於縱向上，縱向淡摻雜區1012自上表面201a向下延伸至橫向淡摻雜區209。縱向淡摻雜區1012具有第一導電型或該第二導電型，且縱向淡摻雜區1012具有雜質摻雜濃度，其例如但不限於低於高壓井區202之雜質摻雜濃度的十分之一。形成縱向淡摻雜區1012的方法，例如但不限於，在以離子植入製程步驟形成高壓井區202時，以光阻層或其他遮罩，遮蔽縱向淡摻雜區1012的定義區，避免離子束植入，而形成縱向淡摻雜區1012。
11A與第11B圖顯示本發明之第十個實施例。第11A圖顯示根據本發明之高壓元件1100與高壓元件1150之上視示意圖。在第11A圖中，KK’剖線之剖面示意圖如第11B圖所示。參照第11A圖與第11B圖，在本實施例中，於半導體基板201中形成絕緣區域1103，以定義操作區1103a。如圖所示，在絕緣區域1103所定義的操作區1103a中，包含了兩鏡像排列的高壓元件1100與高壓元件1150。
於半導體基板201中，形成高壓井區202、本體區205、本體極205a、閘極806、閘極856、源極207、源極257、汲極208、汲極258、橫向淡摻雜區209、第一深井區210、第一隔絕井區211、第一隔絕極211a、第二深井區1113、第二隔絕井區1114與第二隔絕極1114a。本實施例與第七個實施例不同之處，在於：在本實施例中，高壓元件1100更包含第二深井區1113與第二隔絕井區1114。其中，第二深井區1113具有第二導電型，形成於半導體基板201中，且於縱向上，位於第一深井區210與第一隔絕井區211下方並接觸於第一深井區210與第一隔絕井區211。第二隔絕井區1114具有第二導電型，第二隔絕井區1114位於第一隔絕井區211外側，且於上表面201a下方，圍繞第一隔絕井區211，並在縱向上，自上表面201a向下延伸至第二深井區213，且與第二深井區213連接。第二隔絕極214a形成於上表面201a下方並接觸於上表面201a，並與第二隔絕井區214電連接，用以作為第二隔絕井區1114之電性接觸點。需說明的是，高壓元件1100與高壓元件1150鏡像排列於該半導體基板201中，並共用高壓井區202、本體區205、本體極205a、橫向淡摻雜區209、第一深井區210、第一隔絕井區211、第一隔絕極211a、第二深井區1113、第二隔絕井區1114與第二隔絕極1114a。
12A與第12B圖顯示本發明之第十一個實施例。第12A圖顯示根據本發明之高壓元件1200與高壓元件1250之上視示意圖。在第12A圖中，LL’剖線之剖面示意圖如第12B圖所示。參照第12A圖與第12B圖，在本實施例中，於半導體基板201中形成絕緣區域1103，以定義操作區1103a。如圖所示，在絕緣區域1103所定義的操作區1103a中，包含了兩鏡像排列的高壓元件1200與高壓元件1250。
於半導體基板201中，形成高壓井區1202、本體區1205、本體極205a、閘極806、閘極856、源極207、源極257、汲極208、汲極258、橫向淡摻雜區209、第一深井區210、第一隔絕井區211、第一隔絕極211a、第二深井區1113、第二隔絕井區1114與第二隔絕極1114a。本實施例與第十個實施例不同之處，在於：在第十個實施例中，高壓井區202之底部深度d7，深於本體區205之底部深度d8；而在本實施例中，高壓井區1202之底部深度d7’，不深於本體區1205之底部深度d8’。
13A與第13B圖顯示本發明之第十二個實施例。第13A圖顯示根據本發明之高壓元件1300與高壓元件1150之上視示意圖。在第13A圖中，MM’剖線之剖面示意圖如第13B圖所示。參照第13A圖與第13B圖，在本實施例中，於半導體基板201中形成絕緣區域1103，以定義操作區1103a。如圖所示，在絕緣區域1103所定義的操作區1103a中，包含了兩鏡像排列的高壓元件1300與高壓元件1350。
於半導體基板201中，形成高壓井區202、本體區205、本體極205a、閘極806、閘極856、源極207、源極257、汲極208、汲極258、橫向淡摻雜區209、第一深井區210、第一隔絕井區211、第一隔絕極211a、第二深井區1113、第二隔絕井區1114、第二隔絕極1114a、縱向淡摻雜區1312與縱向淡摻雜區1362。本實施例與第十個實施例不同之處，在於：在本實施例中，高壓元件1300與1350分別更包含縱向淡摻雜區1312與1362。其中，縱向淡摻雜區1312鄰接於本體區205與高壓井區202之間，且於縱向上，縱向淡摻雜區1312自上表面201a向下延伸至橫向淡摻雜區209。縱向淡摻雜區1312具有第一導電型或該第二導電型，且縱向淡摻雜區1312具有雜質摻雜濃度，其例如但不限於低於高壓井區202之雜質摻雜濃度的十分之一。形成縱向淡摻雜區1312的方法，例如但不限於，在以離子植入製程步驟形成高壓井區202時，以光阻層或其他遮罩，遮蔽縱向淡摻雜區1312的定義區，避免離子束植入，而形成縱向淡摻雜區1312。
第14A-14L圖顯示本發明之第十三個實施例。第14A-14L圖顯示根據本發明之高壓元件200與250製造方法的剖視示意圖。首先，如第14A與14B圖所示(第14A圖為上視示意圖，第14B圖為剖視示意圖)，提供半導體基板201；其中，半導體基板201例如但不限於為P型矽基板，當然亦可以為其他半導體基板。半導體基板21於一縱向(如第14B圖中之粗虛線箭號方向)上，具有相對之一上表面201a(為避免誤解，上表面201a請參考如第14F圖中粗虛折線所示意)與一下表面201b。 接著，形成第一深井區210於半導體基板201中，且於縱向上，位於下表面201上方，接觸或不接觸於下表面201b； 形成第一深井區210的方法，例如但不限於由微影製程、離子植入製程(如圖中細虛線箭號所示意)、與熱製程之製程步驟所形成，此為本領域中具有通常知識者所熟知，在此不予贅述。接下來，請繼續參閱第14A與14B圖，形成第一隔絕井區211於操作區(操作區的範圍將於後詳述)外側，且於上表面201a下方，第一隔絕井區211圍繞操作區，並在縱向上，自上表面201a延伸至第一深井區210，且與第一深井區210連接，第一隔絕井區211具有第一導電型。
接下來，如第14C與14D圖所示(第14C圖為上視示意圖，第14D圖為剖視示意圖)，形成高壓井區202於半導體基板201中，高壓井區202具有第二導電型，且於縱向上，高壓井區202位於上表面201a下方並接觸於上表面201a，且高壓井區202覆蓋並連接於橫向淡摻雜區209上，其中部分高壓井區202用以作為漂移區202a。形成高壓井區202的方法，例如但不限於由微影製程、離子植入製程(如圖中細虛線箭號所示意)且例如以光阻202’為遮罩、與熱製程之製程步驟所形成，此為本領域中具有通常知識者所熟知，在此不予贅述。形成橫向淡摻雜區209的方法，例如但不限於，於形成高壓井區202之步驟中，調整高壓井區202之深度，以使高壓井區202不與第一深井區210接觸，而具有一縱向間隙，以使橫向淡摻雜區209形成於縱向間隙中。也就是說，在以離子植入製程步驟形成高壓井區202時，調整離子植入製程步驟的加速電壓，使離子束植入的深度不會達到與第一深井區210接觸的深度，避免高壓井區202與第一深井區210接觸，而形成橫向淡摻雜區209。
接下來，如第14E與14F圖所示(第14E圖為上視示意圖，第14F圖為剖視示意圖)，於半導體基板201中形成絕緣區域203，以定義操作區203a。其中，絕緣區域203例如為淺溝槽絕緣(shallow trench isolation, STI)結構或如圖所示之區域氧化(local oxidation of silicon, LOCOS)結構，以定義操作區203a。
接著如第14G與14H圖所示，於半導體基板201中形成本體區205與本體極205a，皆具有第一導電型，並位於操作區203a中，且於縱向上，位於上表面201a下方並接觸於上表面201a。其中部分本體區205用以作為開關通道區205b，且本體區205於上表面201a下方，由高壓井區202環繞其兩側及下方。接著形成第一隔絕極211a，用以作為第一隔絕井區211的電性接點。
接下來，如第14I與14J圖所示，形成閘極206與256於上表面201a上，且於縱向上，閘極206與256堆疊並接觸於上表面201a上，用以根據閘極電壓，分別決定高壓元件200與250導通或不導通。
接下來，如第14K與14L所示，形成源極207與257，與汲極208與258，其例如由微影製程步驟(包含自我對準製程步驟)定義各區域，並分別以離子植入製程步驟，將第二導電型雜質，以加速離子的形式，植入定義的區域內而形成。其中，源極207，與汲極208分別位於閘極206外部兩側下方。源極207位於元件區203a中，且於縱向上，位於上表面201a下方並接觸於上表面201a，且源極207於上表面201a下方，由本體區205環繞其兩側及下方，於橫向上，源極207位於閘極206外之第一側206a的下方，且在橫向上，源極207與閘極206鄰接。
汲極208具有第二導電型，形成於半導體基板201中並位於元件區203a中，且於縱向上，位於上表面201a下方並接觸於上表面201a，於橫向上，汲極208位於閘極206外相對於第一側206a之第二側206b的下方，且在橫向上，汲極208與閘極206由漂移區202a隔開，且漂移區202a在橫向(如虛線箭號所示意之方向)上之長度根據正常操作時所承受的操作電壓而調整。其中部分本體區205用以作為開關通道區205b(如第14E圖中，粗實框線所示意)。其中，本體區205、閘極206、源極207、與汲極208皆位於操作區203a中。
以上已針對較佳實施例來說明本發明，唯以上所述者，僅係為使熟悉本技術者易於了解本發明的內容而已，並非用來限定本發明之權利範圍。在本發明之相同精神下，熟悉本技術者可以思及各種等效變化。例如，在不影響元件主要的特性下，可加入其他製程步驟或結構，如臨界電壓調整區等；再如，微影技術並不限於光罩技術，亦可包含電子束微影技術；再如，導電型P型與N型可以互換，只需要其他區域亦作相應的互換極可。本發明的範圍應涵蓋上述及其他所有等效變化。此外，在本發明之相同精神下，熟悉本技術者可以思及各種等效變化以及各種組合，例如，本發明亦可應用於其他型式之高壓元件中。由此可知，在本發明之相同精神下，熟悉本技術者可以思及各種等效變化以及各種組合，其組合方式甚多，在此不一一列舉說明。因此，本發明的範圍應涵蓋上述及其他所有等效變化。
100‧‧‧DMOS元件
101,201‧‧‧半導體基板
102,202,302,602,902‧‧‧高壓井區
103,203,503,803,853‧‧‧絕緣區域
103a,203a,503a,1103a‧‧‧操作區
104‧‧‧場氧化區
105,205‧‧‧本體區
105a,205a‧‧‧本體極
106,206,256,806,856‧‧‧閘極
107,207,257‧‧‧源極
108,208,258‧‧‧汲極
200,250,300,350,400,450,500,550,600,650,700,750,800,850,900,950,1000,1100,1150,1200,1250,1300,1350‧‧‧高壓元件
201a‧‧‧上表面
201b‧‧‧下表面
210‧‧‧第一深井區
211‧‧‧第一隔絕井區
211a‧‧‧第一隔絕極
213‧‧‧第二深井區
214‧‧‧第二隔絕井區
214a‧‧‧第二隔絕極
412,462,712,762,1012,1162,1312,1362‧‧‧縱向淡摻雜區
AA’,BB’,CC’,DD’,EE’,FF’,GG’,HH’,II’,JJ’,KK’,LL’,MM’‧‧‧剖線
d1,d1’,d2,d2’,d3,d3’,d4,d4’,d5,d5’,d6,d6’‧‧‧底部深度
第1A與第1B圖分別顯示先前技術之雙擴散金屬氧化物半導體 (double-diffused metal oxide semiconductor, DMOS) 元件100之上視示意圖與剖視示意圖。 第2A與第2B圖顯示本發明之第一個實施例。 第3A與第3B圖顯示本發明之第二個實施例。 第4A與第4B圖顯示本發明之第三個實施例。 第5A與第5B圖顯示本發明之第四個實施例。 第6A與第6B圖顯示本發明之第五個實施例。 第7A與第7B圖顯示本發明之第六個實施例。 第8A與第8B圖顯示本發明之第七個實施例。 第9A與第9B圖顯示本發明之第八個實施例。 第10A與第10B圖顯示本發明之第九個實施例。 第11A與第11B圖顯示本發明之第十個實施例。 第12A與第12B圖顯示本發明之第十一個實施例。 第13與第13B圖顯示本發明之第十二個實施例。 第14A-14L圖顯示本發明之第十三個實施例。

Claims (20)

  1. 一種高壓元件，形成於一半導體基板，其中該半導體基板，於一縱向上，具有相對之一上表面與一下表面，該高壓元件包含： 一第一深井區，具有一第一導電型，形成於該半導體基板中； 一橫向淡摻雜區，覆蓋並連接於該第一深井區上； 一高壓井區，具有一第二導電型，形成於該半導體基板中，且於該縱向上，該高壓井區位於該上表面下方並接觸於該上表面，且該高壓井區覆蓋並連接於該橫向淡摻雜區上，其中部分該高壓井區用以作為一漂移區； 一絕緣區域，形成於該上表面之上，用以定義一操作區； 一本體區，具有該第一導電型，形成於該半導體基板中並位於該操作區中，且於該縱向上，位於該上表面下方並接觸於該上表面，其中部分該本體區用以作為一開關通道區，且該本體區於該上表面下方，由該高壓井區環繞其兩側及下方； 一閘極，形成於該上表面上並位於該元件區中，於該縱向上，該閘極堆疊並接觸於該上表面上，用以根據一閘極電壓，決定該高壓元件導通及不導通； 一源極，具有該第二導電型，形成於該半導體基板中並位於該元件區中，且於該縱向上，位於該上表面下方並接觸於該上表面，且該源極於該上表面下方，由該本體區環繞其兩側及下方，於一橫向上，該源極位於該閘極外之一第一側的下方，且在該橫向上，該源極與該閘極鄰接； 一汲極，具有該第二導電型，形成於該半導體基板中並位於該元件區中，且於該縱向上，位於該上表面下方並接觸於該上表面，於該橫向上，該汲極位於該閘極外相對於該第一側之一第二側的下方，且在該橫向上，該汲極與該閘極由該漂移區隔開；以及 一第一隔絕井區，具有該第一導電型，該第一隔絕井區位於該操作區外側，且於該上表面下方，圍繞該操作區，並在該縱向上，自該上表面延伸至該第一深井區，且與該第一深井區連接； 其中，該本體區、該閘極、該源極、與該汲極皆位於該操作區中。
  2. 如申請專利範圍第1項之高壓元件，更包含： 一第二深井區，具有該第二導電型，形成於該半導體基板中，且於該縱向上，位於該第一深井區與該第一隔絕井區下方並接觸於該第一深井區與該第一隔絕井區；以及 一第二隔絕井區，具有該第二導電型，該第二隔絕井區位於該第一隔絕井區外側，且於該上表面下方，圍繞該第一隔絕井區，並在該縱向上，自該上表面延伸至該第二深井區，且與該第二深井區連接。
  3. 如申請專利範圍第1或2項之高壓元件，其中該高壓井區之一底部深度，深於該本體區之一底部深度。
  4. 如申請專利範圍第1或2項之高壓元件，其中該高壓井區之一底部深度，不深於該本體區之一底部深度。
  5. 如申請專利範圍第1或2項之高壓元件，更包含一縱向淡摻雜區，鄰接於該本體區與該高壓井區之間，且於該縱向上，該縱向淡摻雜區自該上表面延伸至該橫向淡摻雜區。
  6. 如申請專利範圍第1或2項之高壓元件，更包含一場氧化區，該場氧化區於該縱向上，堆疊並接觸於該上表面上，且該閘極靠近該汲極側之至少一部分區域堆疊且接觸於該場氧化區之正上方。
  7. 如申請專利範圍第6項之高壓元件，其中該高壓井區之一底部深度，深於該本體區之一底部深度。
  8. 如申請專利範圍第6項之高壓元件，其中該高壓井區之一底部深度，不深於該本體區之一底部深度。
  9. 如申請專利範圍第6項之高壓元件，更包含一縱向淡摻雜區，鄰接於該本體區與該高壓井區之間，且於該縱向上，該縱向淡摻雜區自該上表面延伸至該橫向淡摻雜區。
  10. 如申請專利範圍第1或2項之高壓元件，其中該橫向淡摻雜區具有該第一導電型或該第二導電型，且該橫向淡摻雜區具有一雜質摻雜濃度，低於該高壓井區之一雜質摻雜濃度的十分之一。
  11. 一種高壓元件製造方法，包含以下步驟： 提供一半導體基板，且於一縱向上，具有相對之一上表面與一下表面； 形成一第一深井區於該半導體基板中，該第一深井區具有一第一導電型； 形成一橫向淡摻雜區，覆蓋並連接於該第一深井區上； 形成一高壓井區於該半導體基板中，該高壓井區具有一第二導電型，且於該縱向上，該高壓井區位於該上表面下方並接觸於該上表面，且該高壓井區覆蓋並連接於該橫向淡摻雜區上，其中部分該高壓井區用以作為一漂移區； 形成一絕緣區域於該上表面之上，用以定義一操作區； 形成一本體區於該半導體基板中並位於該操作區中，該本體區具有該第一導電型，且於該縱向上，位於該上表面下方並接觸於該上表面，其中部分該本體區用以作為一開關通道區，且該本體區於該上表面下方，由該高壓井區環繞其兩側及下方； 形成一閘極於該上表面上並位於該元件區中，於該縱向上，該閘極堆疊並接觸於該上表面上，用以根據一閘極電壓，決定該高壓元件導通及不導通； 形成一源極於該半導體基板中並位於該元件區中，該源極具有該第二導電型，且於該縱向上，位於該上表面下方並接觸於該上表面，且該源極於該上表面下方，由該本體區環繞其兩側及下方，於一橫向上，該源極位於該閘極外之一第一側的下方，且在該橫向上，該源極與該閘極鄰接； 形成一汲極於該半導體基板中並位於該元件區中，該汲極具有該第二導電型，且於該縱向上，位於該上表面下方並接觸於該上表面，於該橫向上，該汲極位於該閘極外相對於該第一側之一第二側的下方，且在該橫向上，該汲極與該閘極由該漂移區隔開；以及 形成一第一隔絕井區於該操作區外側，且於該上表面下方，該第一隔絕井區圍繞該操作區，並在該縱向上，自該上表面延伸至該第一深井區，且與該第一深井區連接，該第一隔絕井區具有該第一導電型； 其中，該本體區、該閘極、該源極、與該汲極皆位於該操作區中。
  12. 如申請專利範圍第11項之高壓元件製造方法，更 包含： 形成一第二深井區於該半導體基板中，該第二深井區具有該第二導電型，且於該縱向上，位於該第一深井區與該第一隔絕井區下方並接觸於該第一深井區與該第一隔絕井區；以及 形成一第二隔絕井區於該第一隔絕井區外側，且於該上表面下方，圍繞該第一隔絕井區，並在該縱向上，自該上表面延伸至該第二深井區，且與該第二深井區連接，該第二隔絕井區具有該第二導電型。
  13. 如申請專利範圍第11或12項之高壓元件製造方法，其中該高壓井區之一底部深度，深於該本體區之一底部深度。
  14. 如申請專利範圍第11或12項之高壓元件製造方法，其中該高壓井區之一底部深度，不深於該本體區之一底部深度。
  15. 如申請專利範圍第11或12項之高壓元件製造方法，更包含：形成一縱向淡摻雜區，鄰接於該本體區與該高壓井區之間，且於該縱向上，該縱向淡摻雜區自該上表面延伸至該橫向淡摻雜區。
  16. 如申請專利範圍第11或12項之高壓元件製造方法，更包含：形成一場氧化區，該場氧化區於該縱向上，堆疊並接觸於該上表面上，且該閘極靠近該汲極側之至少一部分區域堆疊且接觸於該場氧化區之正上方。
  17. 如申請專利範圍第16項之高壓元件製造方法，其中該高壓井區之一底部深度，深於該本體區之一底部深度。
  18. 如申請專利範圍第16項之高壓元件製造方法，其中該高壓井區之一底部深度，不深於該本體區之一底部深度。
  19. 如申請專利範圍第16項之高壓元件製造方法，更包含形成一縱向淡摻雜區，鄰接於該本體區與該高壓井區之間，且於該縱向上，該縱向淡摻雜區自該上表面延伸至該橫向淡摻雜區。
  20. 如申請專利範圍第11或12項之高壓元件製造方法，其中該形成一橫向淡摻雜區之步驟，包括：於形成該高壓井區之步驟中，調整該高壓井區之深度，以使該高壓井區不與該第一深井區接觸，而具有一縱向間隙，以使該橫向淡摻雜區形成於該縱向間隙中。
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US10629683B2 (en) 2017-12-29 2020-04-21 Texas Instruments Incorporated High voltage DEMOS transistor with improved threshold voltage matching
TWI677094B (zh) * 2018-08-06 2019-11-11 立錡科技股份有限公司 高壓元件及其製造方法
KR102233049B1 (ko) * 2019-07-24 2021-03-26 주식회사 키 파운드리 채널 길이 조정이 용이한 반도체 소자 및 그 제조방법
CN114975574A (zh) * 2021-02-19 2022-08-30 联华电子股份有限公司 高压半导体装置

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6528850B1 (en) * 2000-05-03 2003-03-04 Linear Technology Corporation High voltage MOS transistor with up-retro well
US7205630B2 (en) * 2004-07-12 2007-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for a semiconductor device having low and high voltage transistors
KR101800371B1 (ko) * 2011-05-27 2017-11-23 삼성전자주식회사 반도체 장치
US9793153B2 (en) * 2011-09-20 2017-10-17 Alpha And Omega Semiconductor Incorporated Low cost and mask reduction method for high voltage devices
TW201351641A (zh) * 2012-06-04 2013-12-16 United Microelectronics Corp 高壓金氧半導體電晶體元件
CN103489912B (zh) * 2012-06-12 2016-02-24 无锡华润上华半导体有限公司 一种高压结型场效应晶体管

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