KR101800371B1 - 반도체 장치 - Google Patents

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Abstract

반도체 장치는 제1 영역 및 제2 영역이 정의된 기판, 상기 제1 영역 및 상기 제2 영역을 가로지르도록, 제1 방향으로 연장된 게이트 라인, 상기 제1 영역 내에 형성된 제1 소오스 영역, 상기 제1 영역 내에, 상기 제1 소오스 영역 아래에 형성되고 제1 폭을 갖는 제1 바디 영역, 상기 제1 영역 내에, 상기 제1 바디 영역 아래에 형성되고 상기 제1 폭보다 넓은 제2 폭을 갖는 제1 웰, 상기 제2 영역 내에, 제3 폭을 갖는 제2 바디 영역, 및 상기 제2 영역 내에, 상기 제2 바디 영역 아래에 형성되고 상기 제3 폭보다 좁은 제4 폭을 갖는 제2 웰을 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것으로, 더욱 구체적으로 횡형 디모스 트랜지스터에 관한 것이다.
일반적으로 사용되는 전력 모스 트랜지스터(MOS Field Effect Transistor; MOSFET)는 바이폴라(bipolar) 트랜지스터에 비해 전력 이득이 크고 게이트 구동 회로가 간단하며, 턴 오프(turn off) 동작 동안 소수 캐리어(carrier)에 의한 축적 또는 재결합에 의해 발생되는 시간 지연 등이 없는 등의 장점을 가지고 있다. 따라서, 제어, 논리 및 전력용 스위치로서 폭넓게 사용되고 있다.
이와 같은 전력 모스 트랜지스터로는 횡형 디모스 트랜지스터(Lateral Double diffused MOSFET; LDMOS)와 같이 이중 확산(double diffusion) 기술을 이용한 디모스 트랜지스터가 널리 사용되고 있다.
그런데, LDMOS에 존재하는 기생 NPN 트랜지스터(parasitic NPN transistor)가 턴 온(turn on)되면, 반도체 장치가 영구적으로 파괴될 수 있다. 그러므로, 기생 NPN 트랜지스터가 턴 온되는 것을 가능한 늦출 필요가 있다.
본 발명이 해결하려는 과제는, 기생 NPN 트랜지스터의 베이스 저항이 상대적으로 낮은 영역을 형성하여, 전류가 빠져나갈 수 있는 패스(path)를 형성함으로써, 기생 NPN 트랜지스터가 턴 온되는 것을 늦출 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치는 제1 영역 및 제2 영역이 정의된 기판, 상기 제1 영역 및 상기 제2 영역을 가로지르도록, 제1 방향으로 연장된 게이트 라인, 상기 제1 영역 내에 형성된 제1 소오스 영역, 상기 제1 영역 내에, 상기 제1 소오스 영역 아래에 형성되고 제1 폭을 갖는 제1 바디 영역, 상기 제1 영역 내에, 상기 제1 바디 영역 아래에 형성되고 상기 제1 폭보다 넓은 제2 폭을 갖는 제1 웰, 상기 제2 영역 내에, 제3 폭을 갖는 제2 바디 영역, 및 상기 제2 영역 내에, 상기 제2 바디 영역 아래에 형성되고 상기 제3 폭보다 좁은 제4 폭을 갖는 제2 웰을 포함한다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 반도체 장치는 기판, 상기 기판 내에, 피쉬본 안테나 형상으로 형성된 웰, 상기 기판 내의 상기 웰 상에, 상기 웰의 길이 방향으로 연장되어 형성된 바디 영역, 상기 바디 영역 내에 형성된 소오스 영역, 및 상기 기판 상에, 상기 소오스 영역의 일측에 형성되고 상기 웰의 길이 방향으로 연장되어 형성된 게이트 라인을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 사시도이다.
도 2는 일부분이 절단된 도 1의 반도체 장치의 사시도이다.
도 3은 도 1의 반도체 장치의 일부 구성요소를 나타낸 사시도이다.
도 4는 도 1의 반도체 장치의 개념적인 평면도이다.
도 5는 도 1의 반도체 장치의 일부 구성요소에 대한 개념적인 평면도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치를 도 2의 A-A'을 따라 절단한 단면도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 장치를 도 2의 B-B'을 따라 절단한 단면도이다.
도 8은 도 4의 C-C'을 따라 측정된 P형 불순물의 농도를 표시한 그래프이다.
도 9는 도 1의 반도체 장치가 턴 온(turn on)될 때, 전자 전류의 흐름을 나타낸 개념도이다.
도 10은 도 1의 반도체 장치가 턴 오프(turn off)될 때, 홀 전류의 흐름을 나타낸 개념도이다.
도 11은 일부분이 절단된 본 발명의 다른 실시예에 따른 반도체 장치의 사시도이다.
도 12는 도 11의 반도체 장치의 개념적인 평면도이다.
도 13은 도 11의 반도체 장치의 일부 구성요소에 대한 개념적인 평면도이다.
도 14는 본 발명의 다른 실시예에 따른 반도체 장치를 도 11의 D-D'을 따라 절단한 단면도이다.
도 15는 본 발명의 다른 실시예에 따른 반도체 장치를 도 11의 E-E'을 따라 절단한 단면도이다.
도 16은 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다.
도 17 내지 도 25는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, N형의 소오스/드레인 영역을 갖는 반도체 장치를 이용하여 본 발명의 실시예들은 설명할 것이다. 그러나, P형의 소오스/드레인 영역을 갖는 반도체 장치에도 본 발명이 적용될 수 있음은 당업자에게 자명하다. 예컨대, 본 명세서에 기재된 P형은 N형으로, N형은 P형으로 변경하여, 본 발명을 P형의 소오스/드레인 영역을 갖는 반도체 장치에 적용할 수 있다.
도 1 내지 도 10을 참조하여, 본 발명의 일 실시예에 따른 반도체 장치를 설명한다. 도 1은 본 발명의 일 실시예에 따른 반도체 장치의 사시도이다. 도 2는 일부분이 절단된 도 1의 반도체 장치의 사시도이다. 도 3은 도 1의 반도체 장치의 일부 구성요소를 나타낸 사시도이다. 도 4는 도 1의 반도체 장치의 개념적인 평면도이다. 도 5는 도 1의 반도체 장치의 일부 구성요소에 대한 개념적인 평면도이다. 도 6은 본 발명의 일 실시예에 따른 반도체 장치를 도 2의 A-A'을 따라 절단한 단면도이다. 도 7은 본 발명의 일 실시예에 따른 반도체 장치를 도 2의 B-B'을 따라 절단한 단면도이다. 도 8은 도 4의 C-C'을 따라 측정된 P형 불순물의 농도를 표시한 그래프이다. 도 9는 도 1의 반도체 장치가 턴 온(turn on)될 때, 전자 전류의 흐름을 나타낸 개념도이다. 도 10은 도 1의 반도체 장치가 턴 오프(turn off)될 때, 홀 전류의 흐름을 나타낸 개념도이다.
도 1 내지 도 5를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 기판(10), 기판(10) 내에 피쉬본 안테나(fish-bone antenna) 형상으로 형성된 P형 웰(150), 기판(10) 내의 P형 웰(150) 상에 P형 웰(150)의 길이 방향으로 연장되어 형성된 바디 영역(170), 바디 영역(170) 내에 형성된 소오스 영역(180), 및 기판(10) 상에 소오스 영역(180)의 일측에 형성되고 P형 웰(150)의 길이 방향으로 연장되어 형성된 게이트 라인(160)을 포함한다.
기판(10)은 P형의 벌크 기판(100), N형의 매몰층(110), N형의 에피택시얼층(200), 및 N형의 드리프트 영역(120)을 포함할 수 있다. 벌크 기판(100), 매몰층(110), 에피택시얼층(200) 및 드리프트 영역(120)은 예컨대, 순차적으로 적층될 수 있다.
벌크 기판(100)은 예컨대, P형의 불순물을 포함할 수 있다. 그리고, 벌크 기판(100)은 예컨대, 실리콘 반도체 기판, 갈륨 비소 반도체 기판, 실리콘 게르마늄 반도체 기판, 세라믹 반도체 기판, 석영 반도체 기판, 또는 디스플레이용 유리 반도체 기판 등을 포함할 수 있다.
벌크 기판(100) 상에는 매몰층(110), 에피택시얼층(200), 및 드리프트 영역(120)이 순차적으로 적층될 수 있다. 매몰층(110), 에피택시얼층(200), 및 드리프트 영역(120)은 예컨대, N형의 불순물을 포함할 수 있다. 불순물의 농도(도핑 농도)의 크기를 비교하면, 매몰층(110)의 불순물의 농도가 가장 높고, 에피택시얼층(200)의 불순물의 농도가 가장 낮다.
드리프트 영역(120)은 에피택시얼층(200)에 비해 불순물의 농도가 높다. 그러므로, 소오스 영역(180)과 드레인 영역(185)에 문턱 전압 이상의 전압이 인가되는 경우, 에피택시얼층(200)에 비해 드리프트 영역(120)을 통해 전류가 더 잘 흐를 수 있다. 드리프트 영역(120)에 형성되는 전류 패스를 통해 전류가 용이하게 흐를 수 있기 때문에, 반도체 장치의 턴 온 저항이 낮아질 수 있다.
깊은 웰(140)은 매몰층(110) 상에 형성될 수 있다. 깊은 웰(140)의 측면은 예컨대, 에피택시얼층(200) 및 드리프트 영역(120)에 의해 둘러싸일 수 있다. 깊은 웰(140)은 예컨대, P형의 불순물을 포함할 수 있다. 깊은 웰(140)에 의해서, 반도체 장치의 브레이크다운 전압(breakdown voltage)이 높아질 수 있다.
P형 웰(150)은 기판(10) 내에, 깊은 웰(140) 상에 피쉬본 안테나 형상으로 형성된다. 도 4 및 도 5를 참조하여, 반도체 장치의 상부에서 P형 웰(150)을 바라보면, P형 웰(150)은 피쉬본 안테나 형상을 갖는다.
피쉬본 안테나는 피쉬본 안테나의 전체를 관통하는 중심 뼈대에 해당하는 전송 선로(transmission line)와, 중심 뼈대로부터 양 옆으로 파생되는 잔뼈에 해당하는 다수의 다이폴(dipole)을 포함할 수 있다. 즉, 피쉬본 안테나는 피쉬본 안테나의 길이 방향으로 길게 뻗은 전송 선로를 중심으로, 다수의 다이폴이 전송 선로의 길이 방향을 따라서 일정한 간격으로 배치된 구조를 가진다.
P형 웰(150)은 P형 웰(150)의 길이 방향으로 연장된 제1 서브 웰(150c)과, 제1 서브 웰(150c)의 양측으로 연장된 다수의 제2 서브 웰(150d)을 포함할 수 있다. 제2 서브 웰(150d)은, 제1 서브 웰(150c)로부터 P형 웰(150)의 길이 방향과 수직한 방향으로 연장될 수 있다. 또한, 다수의 제2 서브 웰(150d)은, P형 웰(150)의 길이 방향을 따라서 일정한 간격을 유지하며 배치될 수 있다. 예컨대, 이웃하는 제2 서브 웰(150d) 사이의 간격은 제2 서브 웰(150d)의 폭과 동일할 수 있으며, 이에 제한되지 않는다. 그러므로, 제1 서브 웰(150c)은 피쉬본 안테나의 전송 선로에 대응될 수 있고, 제2 서브 웰(150d)은 피쉬본 안테나의 다이폴에 대응될 수 있다.
제2 서브 웰(150d)은 제1 서브 웰(150c)에 비해 측면으로 돌출되어, 드레인 영역(185) 방향으로 확장되었다. 제2 서브 웰(150d)의 일부분은 게이트 라인(160)의 하부에 위치하여, 게이트 라인(160)의 일부와 오버랩되도록 형성될 수 있다.
P형 웰(150) 중 제2 서브 웰(150d)이 형성된 부분은, 제1 서브 웰(150c)만 형성된 부분에 비하여, 폭이 상대적으로 넓다. 예컨대, P형 웰(150) 중 제2 서브 웰(150d)이 형성된 부분은 바디 영역(170)의 폭보다 넓을 수 있으며, P형 웰(150) 중 제1 서브 웰(150c)만 형성된 부분은 바디 영역(170)의 폭보다 좁을 수 있다.
바디 영역(170)은 P형 웰(150) 상에, P형 웰(150)의 길이 방향으로 연장되어 형성된다. 또한, 바디 영역(170)은 소오스 영역(180) 아래에, 소오스 영역(180)을 둘러싸도록 형성된다. 바디 영역(170)은 P형 웰(150)과 다르게, 일정한 폭을 가질 수 있다.
바디 컨택 영역(175)은 바디 영역(170) 내에, P형 웰(150)의 길이 방향으로 연장되어 형성될 수 있다. 바디 영역(170)과 바디 컨택 영역(175)은 예컨대, P형의 불순물을 포함할 수 있다. 그리고, 바디 컨택 영역(175)의 불순물의 농도는 바디 영역(170)의 불순물의 농도보다 높을 수 있다. 또한, 바디 영역(170)의 불순물의 농도는 P형 웰(150)의 불순물의 농도보다 높을 수 있다. 추가적으로, P형 웰(150)의 불순물의 농도는 깊은 웰(140)의 불순물의 농도보다 높을 수 있다.
소오스 영역(180)은 바디 영역(170) 내에, P형 웰(150)의 길이 방향으로 연장되어 형성된다. 그리고, 소오스 영역(180)은 바디 컨택 영역(175)의 측면에 위치하며, P형 웰(150)의 길이 방향을 따라 바디 컨택 영역(175)과 나란히 배치될 수 있다. 예컨대, 바디 컨택 영역(175)의 양측에 소오스 영역(180)이 배치될 수 있다. 그리고, 소오스 영역(180)은 예컨대, N형의 불순물을 포함할 수 있다.
P형의 깊은 웰(140)과 P형의 벌크 기판(100) 사이에 N형의 매몰층(110)이 위치하므로, N형의 소오스 영역(180)은 P형의 벌크 기판(100)으로부터 전기적으로 분리될 수 있다. 그러므로, 소오스 영역(180)에 벌크 기판(100)에 걸리는 전압과 다른 전압을 인가할 수 있다.
실리사이드막 패턴(190)은 소오스 영역(180) 및 바디 컨택 영역(175) 상에 형성될 수 있다. 실리사이드막 패턴(190) 상에는 예컨대, 컨택(미도시)이 형성될 수 있다. 실리사이드막 패턴(190)이 소오스 영역(180)과 접하고 있으므로, 컨택(미도시)은 실리사이드막 패턴(190) 상에 위치의 제한없이 형성될 수 있다. 또한, 실리사이드막 패턴(190)에 의하여, 소오스 영역(180)과 컨택(미도시) 사이의 저항이 감소할 수 있다.
게이트 라인(160)은 기판(10) 상에 소오스 영역(180)의 일측에 형성되고, P형 웰(150)의 길이 방향으로 연장되어 형성된다. 예컨대, 게이트 라인(160)의 일부 영역은 소오스 영역(180)과 오버랩될 수 있으나, 이에 한정되지 않는다. 게이트 라인(160)은 예컨대, 폴리실리콘을 포함할 수 있다. 그러나, 이에 제한되지 않고, 게이트 라인(160)은 예컨대, 금속을 포함하거나, 금속과 폴리실리콘의 조합물을 포함하는 등 다양한 도전 물질을 포함할 수 있다.
게이트 라인(160) 하부에는 게이트 절연막 패턴(162)이 형성될 수 있다. 예컨대, 기판(10)과 게이트 라인(160) 사이에 게이트 절연막 패턴(162)이 위치할 수 있다. 게이트 라인(160)의 양측면에는 게이트 스페이서(164)가 형성될 수 있고, 게이트 라인(160)의 상부에는 게이트 하드막 패턴(195)이 형성될 수 있다. 게이트 스페이서(164)와 게이트 하드막 패턴(195)에 의해, 게이트 라인(160)이 보호될 수 있다.
드레인 영역(185)은 게이트 라인(160)의 일측에 형성될 수 있다. 예컨대, 게이트 라인(160)을 기준으로 일측에는 드레인 영역(185)이, 타측에는 소오스 영역(180)이 형성될 수 있다. 드레인 영역(185)은 예컨대, N형의 불순물을 포함할 수 있다.
드레인 영역(185)의 상측에는 실리사이드막 패턴(190)이 형성될 수 있다. 실리사이드막 패턴(190) 상에 예컨대, 컨택(미도시)이 형성될 수 있는데, 실리사이드막 패턴(190)에 의하여, 드레인 영역(185)과 컨택(미도시) 사이의 저항이 감소할 수 있다.
드레인 영역(185)의 하측 및 소자 분리 영역(130)의 하측에, N형 웰(155)이 형성될 수 있다. N형 웰(155)은 N형의 불순물을 포함할 수 있다. 그리고, N형 웰(155)의 불순물의 농도는 소오스 영역(180)의 불순물의 농도보다는 낮고, 드리프트 영역(120)의 불순물의 농도보다는 높을 수 있다.
소자 분리 영역(130)은 바디 영역(170)과 드레인 영역(185) 사이에 형성될 수 있다. 구체적으로, 소자 분리 영역(130)은 게이트 라인(160)의 아래에 위치하며, 소자 분리 영역(130)의 일부는 게이트 라인(160)과 오버랩될 수 있다. 소자 분리 영역(130)에 의하여, 게이트 라인(160)과 드레인 영역(185)이 이격된다. 그러므로, 드레인 영역(185)에 고전압이 인가되는 경우, 드레인 영역(185)과 게이트 라인(160)의 에지(edge) 사이에 형성되는 높은 전계에 의해, 반도체 장치가 열화되는 것을 방지할 수 있다. 소자 분리 영역(130)은 예컨대, STI(Shallow Trench Isolation) 방법 또는 LOCOS(LOCal Oxidation of Silicon) 방법을 이용하여 형성될 수 있다.
도 6 및 도 7을 참조하여, 본 발명의 일 실시예에 따른 반도체 장치의 피쉬본 안테나 형상의 P형 웰(150)을 구체적으로 설명한다. 설명의 편의를 위해, 제1 영역(Ⅰ)에 위치한 P형 웰(150)을 제1 웰(105a), 제2 영역(Ⅱ)에 위치한 P형 웰(150)을 제2 웰(150b)이라고 정의한다.
본 발명의 일 실시예에 따른 반도체 장치는 제1 영역(Ⅰ) 및 제2 영역(Ⅱ) 이 정의된 기판(10), 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)을 가로지르도록, 제1 방향으로 연장된 게이트 라인(160), 제1 영역(Ⅰ) 내에 형성된 제1 소오스 영역(180), 제1 영역(Ⅰ) 내에 제1 소오스 영역(180) 아래에 형성되고 제1 폭(a1)을 갖는 제1 바디 영역(170), 제1 영역(Ⅰ) 내에 제1 바디 영역(170) 아래에 형성되고 제1 폭(a1)보다 넓은 제2 폭(b1)을 갖는 제1 웰(150a), 제2 영역(Ⅱ) 내에 형성된 제2 소오스 영역(180), 제2 영역(Ⅱ) 내에 제2 소오스 영역(180) 아래에 형성되고 제3 폭(a2)을 갖는 제2 바디 영역(170), 제2 영역(Ⅱ) 내에 제2 바디 영역(170) 아래에 형성되고 제3 폭(a2)보다 좁은 제4 폭(b2)을 갖는 제2 웰(150b)을 포함한다.
도 2, 도 4, 및 도 5를 참조하면, 기판(10)은 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)을 포함한다. 제1 영역(Ⅰ)은 예컨대, 바디 영역(170)의 폭보다 P형 웰(150)의 폭이 더 넓은 영역으로 정의될 수 있다. 즉, 기판(10)의 제1 영역(Ⅰ)은 제2 서브 웰(150d)에 의해 P형 웰(150)의 폭이 넓어진 영역을 포함한다. 또한, 제2 영역(Ⅱ)은 예컨대, 바디 영역(170)의 폭보다 P형 웰(150)의 폭이 더 좁은 영역으로 정의될 수 있다. 즉 기판(10)의 제2 영역(Ⅱ)은 제1 서브 웰(150c)만 형성되어, P형 웰(150)의 폭이 상대적으로 좁은 영역을 포함한다.
게이트 라인(160)은 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)을 가로지르도록, 제1 방향으로 연장된다. 구체적으로, 게이트 라인(160)은 기판(10) 상에 위치할 수 있으며, 기판(10)과 게이트 라인(160) 사이에 게이트 절연막 패턴(162)이 위치할 수 있다. 게이트 라인(160)의 양측에는 게이트 스페이서(164)가 형성되며, 게이트 라인(160)의 상측에는 게이트 하드막 패턴(195)이 형성될 수 있다. 게이트 절연막 패턴(162), 게이트 스페이서(164), 및 게이트 하드막 패턴(195)은 제1 방향으로 연장되어 형성될 수 있다. 제1 방향은 예컨대, P형 웰(150)의 길이 방향과 일치할 수 있으며, 이에 제한되지 않는다.
도 6을 참조하여, 반도체 장치의 제1 영역(Ⅰ)의 단면을 설명한다. 제1 영역(Ⅰ)의 반도체 장치는 제1 소오스 영역(180) 아래에 형성되고 제1 폭(a1)을 갖는 제1 바디 영역(170), 제1 바디 영역(170) 아래에 형성되고 제1 폭(a1)보다 넓은 제2 폭(b1)을 갖는 제1 웰(150a)을 포함한다.
제1 웰(150a)은 제1 바디 영역(170)을 감싸도록 형성될 수 있다. 제1 웰(150a)은 후술할 제2 웰(150b)에 비하여, 드레인 영역(185) 방향으로 확장된다. 예컨대, 제1 웰(150a)의 일부 영역은 게이트 라인(160)의 아래에 위치하여, 게이트 라인(160)과 오버랩될 수 있다.
도 7을 참조하여, 반도체 장치의 제2 영역(Ⅱ)의 단면을 설명한다. 제2 영역(Ⅱ)의 반도체 장치는 제2 소오스 영역(180), 제2 소오스 영역(180) 아래에 형성되고 제3 폭(a2)을 갖는 제2 바디 영역(170), 제2 바디 영역(170) 아래에 형성되고 제3 폭(a2)보다 좁은 제4 폭(b2)을 갖는 제2 웰(150b)을 포함한다.
제2 웰(150b)은 제2 바디 영역(170) 아래에 위치하며, 제2 웰(150b)의 상면은 제2 바디 영역(170)의 하면과 접하도록 형성될 수 있다.
기판(10)은 다수의 제1 영역(Ⅰ)과 다수의 제2 영역(Ⅱ)을 포함할 수 있다. 예컨대, 다수의 제1 영역(Ⅰ)과 다수의 제2 영역(Ⅱ)은 이웃하여 교대로 배치될 수 있다. 제1 영역(Ⅰ)의 폭과 제2 영역(Ⅱ)의 폭은 동일할 수 있지만, 이에 제한되지 않는다.
제1 영역(Ⅰ) 내의 제1 바디 영역(170)의 폭(a1)과, 제2 영역(Ⅱ) 내의 제2 바디 영역(170)의 폭(a2)은 동일하다. 그러므로, 제1 영역(Ⅰ) 내의 제1 웰(150a)의 제2 폭(b1)은 제2 영역(Ⅱ) 내의 제2 웰(150b)의 제4 폭(b2)보다 넓다. 그러므로, 제1 영역(Ⅰ)과 제2 영역(Ⅱ)이 이웃하여 교대로 배치되는 경우, P형 웰(150)의 폭은 일정하지 않고, 제2 폭(b1)과 제4 폭(b2) 사이에서 주기적으로 변경된다. 결과적으로 P형 웰(150)은 주기적인 폭의 변화가 있는, 피쉬본 안테나 형상을 가진다.
결과적으로, P형 웰(150)이 바디 영역(170)의 하부를 전부 감싸지는 않는다. 예컨대, 제1 영역(Ⅰ)에서는 P형 웰(150)이 바디 영역(170)의 하부를 감싸지만, 제2 영역(Ⅱ)에서는 바디 영역(170)의 하부의 일부를 감싼다. 그러므로, P형 웰(150)이 바디 영역(170)의 하부를 전부 감싸는 구조에 비하여, 반도체 장치의 Ron 저항을 감소시킬 수 있다.
도 8은 도 4의 C-C'을 따라 측정된 P형 불순물의 농도를 표시한 그래프이며, P형 불순물의 농도는 주기적으로 변한다. C-C'은 P형 웰(150)의 돌출된 영역, 즉, 다수의 P형의 제2 서브 웰(150d)을 가로지른다. 그러므로, 제2 서브 웰(150d)이 형성된 영역은 P형 불순물의 농도가 상대적으로 높게 측정되고, 제2 서브 웰(150d)이 형성되지 않은 영역은 P형 불순물의 농도가 상대적으로 낮게 측정된다.
도 9 및 도 10을 참조하면, 반도체 장치가 턴 온(turn on)된 상태에서는 소오스 영역(180)에서 드레인 영역(185)으로 전자 전류(electron current)가 흐를 수 있다. 반도체 장치가 턴 오프(turn off)되면, 턴 온 상태에서 가속되었던 전자에 의해, 드레인 영역(185)에서 소오스 영역(180)으로 홀 전류(hole current)가 흐를 수 있다.
도 6 및 도 7을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 기생 NPN 트랜지스터(parasitic NPN transistor)를 포함할 수 있다. 기생 NPN 트랜지스터가 턴 온되면, 반도체 장치가 영구적으로 파괴될 수 있다. 예컨대, 기생 NPN 트랜지스터의 베이스 저항에 전류가 흐르면, 기생 NPN 트랜지스터를 턴 온 시키기 충분한 전압이 발생할 수 있다. 그러므로, 반도체 장치가 턴 오프되고, 홀 전류가 베이스 저항에 흘러서 기생 NPN 트랜지스터가 턴 온 되어 반도체 장치가 파괴될 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 기생 NPN 트랜지스터의 턴 온을 늦출 수 있는 구조를 가진다. 예컨대, 피쉬본 안테나 형상의 P형 웰(150)은 기생 NPN 트랜지스터의 턴 온을 늦출 수 있도록, 홀 전류가 빠져나갈 수 있는 패스(path)를 제공할 수 있다.
기생 NPN 트랜지스터의 베이스 저항의 크기는 P형 웰(150)에 의해 영향을 받는다. P형 웰(150)은 피쉬본 안테나 형상을 가지고 있기 때문에, 제1 영역(Ⅰ)의 제1 웰(150a)의 폭은 제2 영역(Ⅱ)의 제2 웰(150b)의 폭보다 넓다. 그러므로, 제1 영역(Ⅰ)의 제1 웰(150a)의 단면이 제2 영역(Ⅱ)의 제2 웰(150b)의 단면보다 넓다. 저항의 크기는 저항의 단면적의 크기에 반비례하기 때문에, 제1 영역(Ⅰ)의 기생 NPN 트랜지스터(Tr1)의 베이스 저항(R1)은 제2 영역(Ⅱ)의 기생 NPN 트랜지스터(Tr2)의 베이스 저항(R2)에 비해 작다. 기생 NPN 트랜지스터(Tr1)의 베이스 저항(R1)은, 예컨대, 수십 Ω 레벨일 수 있고, 기생 NPN 트랜지스터(Tr2)의 베이스 저항(R2)은 수 KΩ 내지 수백 KΩ 레벨일 수 있다.
전류는 저항의 크기가 작은 곳으로 흐르는 경향이 있다. 예컨대, 홀 전류는 P형 저항이 높은 영역 보다, 상대적으로 P형 저항이 낮은 영역으로 흐를 수 있다. 도 10을 참조하면, 홀 전류 패스(hole current path)는 상대적으로 베이스 저항의 크기가 작은 제1 영역(Ⅰ)을 따라서 형성된다. 그러므로, 홀 전류는 저항이 상대적으로 큰 제2 영역(Ⅱ)으로는 거의 가지 않고, 홀 전류 패스를 따라서 저항이 상대적으로 작은 제1 영역(Ⅰ)으로 흐른다.
기생 NPN 트랜지스터(Tr2)의 베이스 저항(R2)이 상대적으로 큰 제2 영역(Ⅱ)으로는 홀 전류가 거의 흐르지 않기 때문에, 제2 영역(Ⅱ)의 기생 NPN 트랜지스터(Tr2)는 턴 온에 필요한 전압을 제공받지 못한다. 또한, 홀 전류가 흐르는 제1 영역(Ⅰ)에서는 기생 NPN 트랜지스터(Tr1)의 베이스 저항(R1)이 작기 때문에, 기생 NPN 트랜지스터(Tr1)는 턴 온에 필요한 전압을 제공받지 못한다. 결과적으로, 본 발명의 일 실시예에 따른 반도체 장치의 기생 NPN 트랜지스터는 턴 온에 필요한 전압을 제공받지 못하기 때문에, 기생 NPN 트랜지스터의 턴 온이 늦추어지게 된다.
상술한 바와 같이, 홀 전류에 의한 기생 NPN 트랜지스터의 턴 온이 늦추어짐에 따라서, 반도체 장치의 ESD(ElectroStatic Discharge) 능력 및 EAS(single avalanch energy) 능력이 향상된다. 결과적으로, 반도체 장치의 신뢰성을 향상시킬 수 있다.
도 11 내지 도 15를 참조하여, 본 발명의 다른 실시예에 따른 반도체 장치를 설명한다. 다만, 본 발명의 일 실시예에 따른 반도체 장치와의 차이점을 위주로 설명한다. 도 11은 일부분이 절단된 본 발명의 다른 실시예에 따른 반도체 장치의 사시도이다. 도 12는 도 11의 반도체 장치의 개념적인 평면도이다. 도 13은 도 11의 반도체 장치의 일부 구성요소에 대한 개념적인 평면도이다. 도 14는 본 발명의 다른 실시예에 따른 반도체 장치를 도 11의 D-D'을 따라 절단한 단면도이다. 도 15는 본 발명의 다른 실시예에 따른 반도체 장치를 도 11의 E-E'을 따라 절단한 단면도이다.
본 발명의 다른 실시예에 따른 반도체 장치는, 본 발명의 일 실시예에 따른 반도체 장치와 달리, 바디 영역(170) 내에 소오스 영역(180)의 일측에 형성되고, P형 웰(150)의 길이 방향으로 연장된 피쉬본 안테나 형상의 바디 컨택 영역(175)을 더 포함할 수 있다. 즉, P형 웰(150)과 바디 컨택 영역(175) 모두 피쉬본 안테나 형상일 수 있다.
도 12 및 도 13을 참조하면, 바디 컨택 영역(175)은 바디 컨택 영역(175)의 길이 방향으로 연장된 제1 서브 바디 컨택 영역(175c)과, 제1 서브 바디 컨택 영역(175c)의 양측으로 연장된 다수의 제2 서브 바디 컨택 영역(175d)을 포함할 수 있다. 제2 서브 바디 컨택 영역(175d)은, 제1 서브 바디 컨택 영역(175c)으로부터 바디 컨택 영역(175)의 길이 방향과 수직한 방향으로 연장될 수 있다. 또한, 다수의 제2 서브 바디 컨택 영역(175d)은, 바디 컨택 영역(175)의 길이 방향을 따라서 일정한 간격을 유지하며 배치될 수 있다. 예컨대, 이웃하는 제2 서브 바디 컨택 영역(175d) 사이의 간격은 제2 서브 바디 컨택 영역(175d)의 폭과 동일할 수 있으며, 이에 제한되지 않는다. 그러므로, 제1 서브 바디 컨택 영역(175c)은 피쉬본 안테나의 전송 선로에 대응될 수 있고, 제2 서브 바디 컨택 영역(175d)은 피쉬본 안테나의 다이폴에 대응될 수 있다.
제2 서브 바디 컨택 영역(175d)은 제1 서브 바디 컨택 영역(175c)에 비해 측면으로 돌출되었다 바디 컨택 영역(175) 중 제2 서브 바디 컨택 영역(175d)이 형성된 부분은, 제1 서브 바디 컨택 영역(175c)만 형성된 부분에 비하여, 폭이 상대적으로 넓다.
또한, 도 11 및 도 13을 참조하면, 본 발명의 다른 실시예에 따른 반도체 장치는, 본 발명의 일 실시예에 따른 반도체 장치와 달리, 서로 분리된, 다수개의 소오스 영역(180)이 P형 웰(150)의 길이 방향을 따라 배치될 수 있다. 소오스 영역(180)은 이웃하는 제2 서브 바디 컨택 영역(175d) 사이에 위치할 수 있으며, 이웃하는 소오스 영역(180)은 제2 서브 바디 컨택 영역(175d)에 의해 분리될 수 있다.
결과적으로, 본 발명의 다른 실시예에 따른 반도체 장치는, 본 발명의 일 실시예에 따른 반도체 장치에 비해, 바디 컨택 영역(175)의 면적이 증가하였고, 상대적으로 소오스 영역(180)의 면적이 감소하였다. 제1 서브 바디 컨택 영역(175c)으로부터 돌출된 제2 서브 바디 컨택 영역(175d)이 차지하는 면적만큼, 바디 컨택 영역(175)의 면적이 증가하였다. 소오스 영역(180)의 면적은 제2 서브 바디 컨택 영역(175d)이 차지하는 면적만큼 감소하였다.
도 14 및 도 15를 참조하여, 본 발명의 다른 실시예에 따른 반도체 장치의 피쉬본 안테나 형상의 바디 컨택 영역(175)을 구체적으로 설명한다. 설명의 편의를 위해, 제1 영역(Ⅰ)에 위치한 바디 컨택 영역(175)을 제1 바디 컨택 영역(175a), 제2 영역(Ⅱ)에 위치한 바디 컨택 영역(175)을 제2 바디 컨택 영역(175b)이라고 정의한다.
상술한 바와 같이, 제1 영역(Ⅰ)은 예컨대, 바디 영역(170)의 폭보다 P형 웰(150)의 폭이 더 넓은 영역으로 정의될 수 있고, 제2 영역(Ⅱ)은 예컨대, 바디 영역(170)의 폭보다 P형 웰(150)의 폭이 더 좁은 영역으로 정의될 수 있다.
본 발명의 다른 실시예에 따른 반도체 장치는 제1 영역(Ⅰ) 내에 제1 바디 영역(170) 내에 형성된 제1 바디 컨택 영역(175a)과, 제2 영역(Ⅱ) 내에 제2 바디 영역(170) 내에 형성된 제2 바디 컨택 영역(175b)을 더 포함하고, 제1 바디 컨택 영역(175a)의 폭(c1)은 제2 바디 컨택 영역(175b)의 폭(c2)보다 넓을 수 있다. 예컨대, 제1 바디 컨택 영역(175a)의 폭(c1)과 제2 바디 컨택 영역(175b)의 폭(c2)의 차이는, 바디 컨택 영역(175)의 양측에 형성되는 제2 서브 바디 컨택 영역(175d)의 폭과 동일할 수 있다.
제1 영역(Ⅰ)에는 소오스 영역이 형성되지 않는다. 다만, 제1 영역(Ⅰ)에는, 제2 영역(Ⅱ)의 제2 바디 컨택 영역(175b)에 비하여 넓은 폭을 가진 제1 바디 컨택 영역(175a)이 형성될 수 있다.
도 11 및 도 12를 참조하면, 본 발명의 다른 실시예에 따른 반도체 장치에서, P형 웰(150)이 돌출되는 영역과 바디 컨택 영역(175)이 돌출되는 부분이 일치할 수 있다. 예컨대, 제1 영역(Ⅰ)에서, P형 웰(150)과 바디 컨택 영역(175) 모두 상대적으로 넓은 폭을 가질 수 있다. 그리고, 제2 영역(Ⅱ)에서, P형 웰(150)과 바디 컨택 영역(175)은 모두 상대적으로 좁은 폭을 가질 수 있다.
본 발명의 다른 실시예에 따른 반도체 장치는 기생 NPN 트랜지스터의 턴 온을 늦출 수 있는 구조를 가지고 있다. 예컨대, 피쉬본 안테나 형상의 P형 웰(150), 및 피쉬본 안테나 형상의 바디 컨택 영역(175)은 기생 NPN 트랜지스터의 턴 온을 늦출 수 있도록, 홀 전류가 빠져나갈 수 있는 패스(path)를 제공할 수 있다. P형 웰(150)이 기생 NPN 트랜지스터의 턴 온을 늦추는데 미치는 영향은 상술한 바와 같다.
본 발명의 일 실시예에 따른 반도체 장치에서, P형의 바디 영역(170)은 N형의 소오스 영역(180)을 둘러싸도록 형성될 수 있다. 반도체 장치에서 P형의 바디 영역(170)과 N형의 소오스 영역(180)이 접하는 영역, 즉, N형의 소오스 영역(180)의 하부는 다른 영역에 비하여 상대적으로 저항이 크다. 본 발명의 다른 실시예에 따른 반도체 장치에서, 서로 분리된 다수개의 N형의 소오스 영역(180)이 P형 웰(150)의 길이 방향을 따라 배치된다. N형의 소오스 영역(180)이 차지하는 면적이 축소되었으며, 제1 영역(Ⅰ)에는 소오스 영역(180)이 형성되지 않을 수 있다. 즉, 제1 영역(Ⅰ)에서는, N형의 소오스 영역(180)과 P형의 바디 영역(170)이 접하는 영역이 없다. 그러므로, 제1 영역(Ⅰ)의 기생 NPN 트랜지스터(Tr1)의 베이스 저항(R1)의 크기를 줄일 수 있다.
또한, 기생 NPN 트랜지스터의 베이스 저항의 크기는 바디 컨택 영역(175)에 의해 영향을 받는다. 바디 컨택 영역(175)은 피쉬본 안테나 형상을 가지고 있기 때문에, 제1 영역(Ⅰ)의 제1 바디 컨택 영역(175a)의 폭은 제2 영역(Ⅱ)의 제2 바디 컨택 영역(175b)의 폭보다 넓다. 그러므로, 제1 영역(Ⅰ)의 제1 바디 컨택 영역(175a)의 단면이 제2 영역(Ⅱ)의 제2 바디 컨택 영역(175b)의 단면보다 넓다. 저항의 크기는 저항의 단면적의 크기에 반비례하기 때문에, 제1 영역(Ⅰ)의 기생 NPN 트랜지스터(Tr1)의 베이스 저항(R1)은 제2 영역(Ⅱ)의 기생 NPN 트랜지스터(Tr2)의 베이스 저항(R2)에 비해 작다.
제1 영역(Ⅰ)에서의 베이스 저항이, 제2 영역(Ⅱ)에서의 베이스 저항에 비하여 상대적으로 작다. 그러므로, 홀 전류 패스(hole current path)는 상대적으로 베이스 저항의 크기가 작은 제1 영역(Ⅰ)을 따라서 형성되어, 기생 NPN 트랜지스터의 턴 온이 늦출 수 있다.
도 16을 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명한다. 다만, 본 발명의 일 실시예에 따른 반도체 장치와의 차이점을 위주로 설명한다. 도 16은 본 발명의 또 다른 실시예예 따른 반도체 장치의 단면도이다.
본 발명의 또 다른 실시예에 따른 반도체 장치는, 본 발명의 일 실시예에 따른 반도체 장치와 다르게, 깊은 웰(140)을 포함하지 않는다. 그러므로, 매몰층(110) 상에 P형 웰(150)이 형성될 수 있으며, P형 웰(150)의 양측은 에피택시얼층(200) 및 드리프트 영역(120)과 접할 수 있다.
도 17 내지 도 25를 참조하여, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 도 17 내지 도 25는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
우선, 도 17을 참조하여, P형의 벌크 기판(100) 내에 N형의 제1 매몰층(110a)을 형성할 수 있다. 구체적으로, 벌크 기판(100) 상에 제1 매몰층(110a)이 형성될 영역이 정의된 마스크 패턴(미도시)을 형성한다. 그리고, 벌크 기판(100) 상부에 N형 불순물을 주입한 뒤, 마스크 패턴(미도시)을 제거하여, 제1 매몰층(110a)을 형성할 수 있다. 도시하지는 않았지만, 필요에 따라서, P형의 벌크 기판(100) 상에 P형의 매몰층(미도시)을 형성할 수 있다.
이어서, 도 18을 참조하여, 매몰층(110) 상에 N형의 에피택시얼층(200)을 형성할 수 있다. 예컨대, 선택적 에피택시얼 성장(Selective Epitaxial Growth; SEG) 방식, 고상 에피택시얼 성장(Solid Phase Epitaxial; SPE) 방식 등을 이용하여 N형 에피택시얼층(200)을 형성할 수 있다. 제1 매몰층(110a)의 불순물이 에피택시얼층(200)으로 확산되어, 제2 매몰층(110b)이 형성될 수 있다. 결과적으로, 매몰층(110)이 확장될 수 있다.
이어서, 도 19를 참조하여, N형의 에피택시얼층(200) 상에 N형의 드리프트 영역(120)을 형성할 수 있다. 그리고, N형의 에피택시얼층(200) 및 드리프트 영역(120) 내에 P형의 깊은 웰(140)을 형성할 수 있다.
구체적으로, 드리프트 영역(120)이 형성될 영역이 정의된 마스크 패턴(미도시)을 형성한 후, N형 불순물을 에피택시얼층(200) 상부에 주입하고, 마스크 패턴(미도시)을 제거하여 N형의 드리프트 영역(120)을 형성할 수 있다.
또한, N형의 드리프트 영역(120) 상에 P형의 깊은 웰(140)이 형성될 영역이 정의된 마스크 패턴(미도시)을 형성한 후, P형 불순물을 기판(10) 내에 N형의 매몰층(110)의 상부까지 주입하고, 마스크 패턴(미도시)을 제거하여 P형의 깊은 웰(140)을 형성할 수 있다.
이어서, 도 20을 참조하여, N형의 드리프트 영역(120) 내에 소자 분리 영역(130)을 형성할 수 있다. 소자 분리 영역(130)은 STI 방법 또는 LOCOS 방법으로 형성될 수 있다.
이어서, 도 21을 참조하여, N형의 드리프트 영역(120) 내에, P형의 깊은 웰(140) 상에, 피쉬본 안테나 형상의 P형 웰(150)을 형성할 수 있다. 그리고, N형의 드리프트 영역(120) 내에, N형 웰(155)을 형성할 수 있다.
구체적으로, 피쉬본 안테나 형상의 P형 웰(150)이 형성될 영역이 정의된 마스크 패턴(미도시)을 형성한 후, P형 불순물을 기판(10) 내의 P형의 깊은 웰(140) 상부까지 주입하고, 마스크 패턴(미도시)을 제거하여, 피쉬본 안테나 형상의 P형 웰(150)을 형성할 수 있다. N형 불순물을 주입한다는 점을 제외하면, N형 웰(155)도 P형 웰(150)을 형성하는 것과 동일한 방법으로 형성될 수 있다.
이어서, 도 22를 참조하여, 기판(10) 상에 게이트 라인(160)을 형성할 수 있다. 게이트 라인(160)과 기판(10) 사이에는 게이트 절연막 패턴(162)이 형성될 수 있고, 게이트 라인(160)의 양측면에는 게이트 스페이서(164)가 형성될 수 있다.
구체적으로, 기판(10) 상에 프리 게이트 절연막(미도시) 및 프리 게이트 라인(미도시)을 순차적으로 적층한 후, 프리 게이트 절연막(미도시) 및 프리 게이트 라인(미도시)을 패터닝하여, 게이트 절연막 패턴(162)과 게이트 라인(160)을 형성할 수 있다.
이어서, 도 23을 참조하여, P형 웰(150) 내에 P형의 바디 영역(170)을 형성할 수 있다. 예컨대, 바디 영역(170)은 게이트 라인(160)의 일측에 형성될 수 있으며, 구체적으로, 이웃하는 게이트 라인(160) 사이에 형성될 수 있다.
바디 영역(170)의 형성은 예컨대, 게이트 라인(160)을 이용한 셀프 얼라인(self align) 방식을 이용할 수 있다. 구체적으로, 게이트 라인(160)을 마스크로 이용하여, P형 불순물을 기판(10) 내로 주입할 수 있다. 바디 영역(170)의 P형 불순물의 농도는 P형 웰(150)의 불순물의 농도에 비하여 높을 수 있다.
이어서, 도 24를 참조하여, 기판(10) 내에 P형 불순물을 주입하여, 바디 영역(170) 내에 P형의 바디 컨택 영역(175)을 형성할 수 있다. 또한, 기판(10) 내에 N형의 불순물을 주입하여, 바디 영역(170) 내에 N형의 소오스 영역(180)을 형성하고, N형 웰(155) 내에 N형의 드레인 영역(185)을 형성할 수 있다.
이어서, 도 25를 참조하여, 소오스 영역(180), 바디 컨택 영역(175), 및 드레인 영역(185) 상에 실리사이드막 패턴(190)을 형성할 수 있다. 또한, 게이트 라인(160) 상에 게이트 하드막 패턴(195)을 형성할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 기판 100: 벌크 기판
110: 매몰층 120: 드리프트 영역
130: 소자 분리 영역 140: 깊은 웰
150: P형 웰 155: N형 웰
160: 게이트 라인 162: 게이트 절연막 패턴
164: 게이트 스페이서 170: 바디 영역
175: 바디 컨택 영역 180: 소오스 영역
185: 드레인 영역 190: 실리사이드막 패턴
195: 게이트 하드막 패턴 200: 에피택시얼층

Claims (10)

  1. 제1 영역 및 제2 영역이 정의된 기판;
    상기 제1 영역 및 상기 제2 영역을 가로지르도록, 제1 방향으로 연장된 게이트 라인;
    상기 제1 영역 내에 형성된 제1 소오스 영역;
    상기 제1 영역 내에, 상기 제1 소오스 영역 아래에 형성되고 제1 폭을 갖는 제1 바디 영역;
    상기 제1 영역 내에, 상기 제1 바디 영역 아래에 형성되고 상기 제1 폭보다 넓은 제2 폭을 갖는 제1 웰;
    상기 제2 영역 내에, 제3 폭을 갖는 제2 바디 영역; 및
    상기 제2 영역 내에, 상기 제2 바디 영역 아래에 형성되고 상기 제3 폭보다 좁은 제4 폭을 갖는 제2 웰을 포함하는 반도체 장치.
  2. 제1 항에 있어서, 상기 제1 및 제2 바디 영역, 상기 제1 및 제2 웰은 P형의 불순물을 포함하며,
    상기 제1 바디 영역의 불순물의 농도는 상기 제1 웰의 불순물의 농도보다 크며,
    상기 제2 바디 영역의 불순물의 농도는 상기 제2 웰의 불순물의 농도보다 큰 반도체 장치.
  3. 제1 항에 있어서, 상기 제1 영역 내에, 상기 제1 바디 영역 내에 형성된 제1 바디 컨택 영역과,
    상기 제2 영역 내에, 상기 제2 바디 영역 내에 형성된 제2 바디 컨택 영역을 더 포함하는 반도체 장치.
  4. 제3 항에 있어서, 상기 제1 바디 컨택 영역은 제5 폭을 가지고, 상기 제2 바디 컨택 영역은 상기 제5 폭보다 좁은 제6 폭을 갖는 반도체 장치.
  5. 기판;
    상기 기판 내에, 피쉬본 안테나 형상으로 형성된 웰;
    상기 기판 내의 상기 웰 상에, 상기 웰의 길이 방향으로 연장되어 형성된 바디 영역;
    상기 바디 영역 내에 형성된 소오스 영역; 및
    상기 기판 상에, 상기 소오스 영역의 일측에 형성되고 상기 웰의 길이 방향으로 연장되어 형성된 게이트 라인을 포함하는 반도체 장치.
  6. 제5 항에 있어서, 상기 웰 및 상기 바디 영역은 P형의 불순물을 포함하며,
    상기 바디 영역의 불순물의 농도는 상기 웰의 불순물의 농도보다 큰 반도체 장치.
  7. 제5 항에 있어서, 상기 바디 영역 내에, 상기 소오스 영역의 타측에 형성되고, 상기 웰의 길이 방향으로 연장된 바디 컨택 영역을 더 포함하는 반도체 장치.
  8. 제7 항에 있어서, 상기 바디 컨택 영역은 피쉬본 안테나 형상인 반도체 장치.
  9. 제8 항에 있어서, 상기 바디 컨택 영역은 상기 바디 컨택 영역의 길이 방향으로 연장된 제1 서브 바디 컨택 영역과, 상기 제1 서브 바디 컨택 영역의 양측으로 연장된 다수의 제2 서브 바디 컨택 영역을 포함하며,
    상기 소오스 영역은 이웃하는 제2 서브 바디 컨택 영역 사이에 위치하는 반도체 장치.
  10. 제5 항에 있어서, 상기 소오스 영역은 상기 게이트 라인의 일측에 형성되고,
    상기 게이트 라인의 타측에, 상기 기판 내에 형성된 드레인 영역과,
    상기 기판 내에 상기 바디 영역과 상기 드레인 영역 사이에 형성된 소자 분리 영역을 더 포함하는 반도체 장치.
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