JP2010225736A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】素子サイズの拡大を伴うことなくゲート−ドレイン間（又はゲートソース間）耐圧を確保できる半導体装置とその製造方法を提供する。
【解決手段】基板表面のドレイン側又はソース側の少なくとも一方にＬＯＣＯＳ膜を形成する工程と、基板表面に、ＬＯＣＯＳ膜に接続されたゲート酸化膜を形成する工程と、ゲート酸化膜とＬＯＣＯＳ膜を覆う導電膜の形成工程と、導電膜の端部がＬＯＣＯＳ膜の上に位置するように導電膜をエッチングするゲート電極の形成工程と、ゲート電極の端部とエッチング端面が揃うようにＬＯＣＯＳ膜とゲート酸化膜をエッチングして、基板表面のＬＯＣＯＳ膜を除去した部分に凹部を形成する工程と、ゲート電極の側壁を覆い、その底面が凹部の底面と接するようにサイドウォールスペーサを形成する工程と、基板表面のゲート電極とサイドウォールスペーサを挟む位置に不純物を添加して、ドレイン及びソース領域の形成工程と、を含む。
【選択図】図２

Description

本発明は、半導体装置に関し、特に横方向拡散型ＭＯＳ（ＬＤ−ＭＯＳ：Laterally Diffused Metal-Oxide-Semiconductor）に関する。
スイッチング電源用ＩＣや車載用ＩＣなどの高耐圧、高出力が必要となる半導体分野においては、ＬＤ−ＭＯＳが広く用いられている。図１に従来のＬＤ−ＭＯＳの構造例を示す。ｎ型半導体層１の表面には、ｐ型半導体からなるｐボディ領域５が形成されている。ｐボディ領域５領域の表面にはｎ型半導体からなるソース領域７およびこれに隣接して高濃度ｐ型半導体からなるコンタクト領域９が形成されている。また、ｎ型半導体層１の表面には、ｐボディ領域５から離間した位置に比較的低濃度のｎ型半導体層６が設けられ、その表面には比較的高濃度のｎ型半導体からなるドレイン領域８が形成されている。ソース領域７、ｐボディ領域５およびｎ型半導体層１の表面に付着してゲート酸化膜３が設けられている。ゲート酸化膜３のドレイン領域８側の端部には、ゲート酸化膜３の膜厚よりも厚いＬＯＣＯＳ膜２が接続されている。ＬＯＣＯＳ膜２は、ｎ型半導体層６およびドレイン領域８に隣接している。ゲート電極４は、ゲート酸化膜３およびＬＯＣＯＳ膜２の一部を覆うように形成される。かかる構造のＬＤ−ＭＯＳにおいては、駆動能力向上のためにゲート酸化膜は極力薄く形成されるものの、ゲート電極４のドレイン側の端部の下に比較的膜厚の厚いＬＯＣＯＳ膜２を配置することにより、動作時におけるゲート−ドレイン間の電界を緩和するため、ゲート−ドレイン間の高耐圧化を図ることができる。
特開平７−６６４００号公報
図１に示す従来のＬＤ−ＭＯＳ構造においては、ゲート−ドレイン間耐圧は、ゲート電極４のドレイン側端部からＬＯＣＯＳ膜２のドレイン側端部までの距離ｄ１に依存する。従って、所望のゲート−ドレイン間耐圧を得るためには、かかる距離ｄ１が所定値以上となるように設計する必要がある。しかしながら、かかる距離ｄ１は、ＬＯＣＯＳ膜２を形成する工程やゲート電極４をパターニングする工程において使用されるマスクのずれ量等に起因する公差を有している。このため、距離ｄ１が公差の下限側に振れた場合でも所望の耐圧が得られるように、ＬＯＣＯＳ膜２の形成領域を距離ｄ１の変動を見込んで拡大しておく等の措置が必要となり、これにより素子サイズが大きくなってしまうといった問題があった。
本発明は、上記した点に鑑みてなされたものであり、素子サイズの拡大を伴うことなくゲート−ドレイン間（またはゲート−ソース間）の耐圧を確保することができる半導体装置および半導体装置の製造方法を提供することを目的とする。
本発明の半導体装置の製造方法はＭＯＳ構造を有する半導体装置の製造方法であって、半導体基板表面のドレイン側又はソース側の少なくとも一方にＬＯＣＯＳ膜を形成する工程と、前記半導体基板表面に、前記ＬＯＣＯＳ膜に接続されたゲート酸化膜を形成する工程と、前記ゲート酸化膜および前記ＬＯＣＯＳ膜を覆うように導電膜を形成する工程と、前記導電膜の端部が前記ＬＯＣＯＳ膜の上に位置するように前記導電膜をエッチングしてゲート電極を形成する工程と、前記ゲート電極の端部とエッチング端面が揃うように前記ＬＯＣＯＳ膜および前記ゲート酸化膜をエッチングして、前記半導体基板表面の前記ＬＯＣＯＳ膜を除去した部分に凹部を形成する工程と、前記ゲート電極の側壁を覆い且つその底面が前記凹部の底面と接するようにサイドウォールスペーサを形成する工程と、前記半導体基板表面の前記ゲート電極と前記サイドウォールスペーサを挟む位置に導電性不純物を添加して、ドレイン領域およびソース領域を形成する工程と、を含むことを特徴とする半導体装置の製造方法。を特徴としている。
また、本発明の半導体装置は、ＭＯＳ構造を有する半導体装置であって、半導体基板表面のドレイン側又はソース側の少なくとも一方において膜厚が他の部分よりも厚い高膜厚部を有するゲート酸化膜と、前記ゲート酸化膜上に設けられたゲート電極と、前記高膜厚部が形成されている側の前記ゲート電極の側壁を覆うサイドウォールスペーサと、前記半導体基板表面の前記ゲート電極および前記サイドウォールスペーサを挟む位置に設けられたドレイン領域およびソース領域と、を含み、前記半導体基板は、表面の高さ位置が他の部分よりも低くなっている凹部を有し、前記サイドウォールスペーサは、その底面が前記凹部の底面と接していることを特徴としている。
本発明の半導体装置および半導体装置の製造方法によれば、素子サイズの拡大を伴うことなくゲート−ドレイン間（又はゲート−ソース間）の耐圧を確保することが可能となる。
従来のＬＤ−ＭＯＳの構造を示す断面図である。 本発明の実施例であるＬＤ−ＭＯＳの構造を示す断面図である。 図３（ａ）〜（ｄ）は、本発明の実施例であるＬＤ−ＭＯＳの製造工程におけるプロセスステップ毎の断面図である。 図４（ｇ）〜（ｈ）は、本発明の実施例であるＬＤ−ＭＯＳの製造工程におけるプロセスステップ毎の断面図である。 図５（ｉ）〜（ｊ）は、本発明の実施例であるＬＤ−ＭＯＳの製造工程におけるプロセスステップ毎の断面図である。
以下、本発明の実施例について図面を参照しつつ説明する。尚、以下に示す図において、実質的に同一又は等価な構成要素、部分には同一の参照符を付している。
図２は、本発明の実施例であるＬＤ−ＭＯＳ１００の構造を示す断面図である。ｎ型半導体層１０の表面には、ｐ型半導体からなるｐボディ領域１８が形成されている。ｐボディ領域１８領域の表面にはｎ型半導体からなるソース領域２３およびこれに隣接して高濃度ｐ型半導体からなるボディコンタクト領域２６が形成されている。また、ｎ型半導体層１０の表面には、ｐボディ領域１８から離間した位置に比較的低濃度のｎ型半導体からなる電界緩和層２０が形成されている。電界緩和層２０の表面には比較的高濃度のｎ型半導体からなるドレイン領域２２が形成されている。ソース領域２３、ｐボディ領域１８およびｎ型半導体層１０の表面に付着してゲート酸化膜１５が形成されている。ゲート酸化膜１５には、ドレイン領域２２側の端部において、高膜厚部１４を有している。高膜厚部１４は、ＬＯＣＯＳ膜をパターニングすることにより形成され、ゲート酸化膜１５の他の部分よりも膜厚が厚くなっている。高膜厚部１４を含むゲート酸化膜１５の上にはゲート電極１６が形成されている。ゲート電極１６のドレイン２２側の端部には、絶縁体からなるサイドウォールスペーサ２１が形成されている。サイドウォールスペーサ２１は、電界緩和層２０の表面を覆うように設けられる。サイドウォールスペーサ２１は、ゲート電極１６とドレイン領域２２との間に介在し、図１に示すＬＯＣＯＳ膜２と実質的に同等の機能を担う。後述するように、ドレイン領域２２は、かかるサイドウォールスペーサ２１をマスクとしてイオン注入を実施することにより形成されるため、ゲート電極１６とドレイン領域２２との間には、電界緩和層２０が延在することとなる。電界緩和層２０は、ドレイン領域２２と比較して不純物濃度が低いため、動作時におけるゲート−ドレイン間の電界を緩和する機能を有する。
次に、かかる構造を有するＬＤ−ＭＯＳ１００の製造方法について説明する。図３（ａ）〜（ｄ）、図４（ｅ）〜（ｈ）および図５（ｉ）〜（ｊ）は、本発明の実施例であるＬＤ−ＭＯＳ１００の製造工程におけるプロセスステップ毎の断面図である。
はじめに、ｎ型半導体層１０が形成されたシリコンウエハを酸溶液で洗浄し、超純水でリンスした後、遠心乾燥機で乾燥させる。次に、洗浄済みのウエハを例えば雰囲気温度９００℃に設定された炉に搬入し酸素とシリコンとを反応させてシリコン基板上にパッド酸化膜（ＳｉＯ2）１１を成長させる。その後、シラン（ＳｉＨ4）とアンモニア（ＮＨ3）ガスの熱化学反応によりパッド酸化膜（ＳｉＯ2）１１上にシリコン窒化膜（Ｓｉ3Ｎ4）１２を堆積させる（図３（ａ））。尚、ｎ型半導体層１０は、例えばｐ型半導体基板の表面にイオン注入を行って形成されたｎウェル領域であってもよい。
次に、シリコン窒化膜１２上にドレイン側に開口を有するレジストマスク（図示せず）を形成し、ドライエッチングによりシリコン窒化膜１２にパターニングを施し、次工程においてＬＯＣＯＳ膜１４ａを形成すべき部分のパッド酸化膜１１を露出させる（図３（ｂ））。
次に、レジストマスクを除去し洗浄した後、耐酸化性を有するシリコン窒化膜１２をマスクとして、熱酸化法によりＳｉＯ2からなるＬＯＣＯＳ膜１４ａをドレイン側に選択的に成長させる。その後、シリコン窒化膜１２を熱リン酸（Ｈ3ＰＯ4）で除去し、続いてシリコン窒化膜１２下部に残ったパッド酸化膜１１をフッ酸（ＨＦ）で除去する。次に、パッド酸化膜１１が除去されて露出したｎ型半導体層１０上に熱酸化法によりゲート酸化膜１５を形成する。ゲート酸化膜１５はドレイン側の端部において、膜厚がゲート酸化膜１５よりも厚いＬＯＣＯＳ膜１４ａに接続される（図３（ｃ））。
次に、シラン（ＳｉＨ4）を反応ガスとして使用したＬＰ−ＣＶＤ法等によってゲート酸化膜１５およびＬＯＣＯＳ膜１４ａを覆うように導電膜であるポリシリコン膜１６ａを堆積させる（図３（ｄ））。尚、この後、ポリシリコン膜１６ａの電気抵抗を下げるため、ポリシリコン膜１６ａ内にリン（Ｐ）を適量添加することとしてもよい。
次に、ポリシリコン膜１６ａ上にレジストマスク（図示せず）を形成し、ドライエッチングによりポリシリコン膜１６ａにパターニングを施し、ゲート電極１６を形成する。このとき、ゲート電極１６のドレイン側の端部がＬＯＣＯＳ膜１４ａの端部の傾斜部の上に位置するようにパターニングを施す。続いて、ゲート電極のパターニングに使用したマスクと同じマスクを用いてゲート電極１６の端部とエッチング端面を揃えるようにＬＯＣＯＳ膜１４ａを部分的にエッチングして除去してゲート電極１５の高膜厚部１４を形成する。すなわち、ＬＯＣＯＳ膜１４ａは、ゲート電極１６と接する部分以外は除去される。ｎ型半導体層１０のドレイン側の表面には、ＬＯＣＯＳ膜１４ａを除去することにより表面の高さ位置が他の領域よりも凹んだ凹部３０が形成される（図４（ｅ））。
次に、ドレイン領域を覆い且つソース側に開口を有するレジストマスク１７をウエハ上に形成する。このとき、ゲート電極１６のソース側端部は、露出していても構わない。続いて、レジストマスク１７およびゲート電極１６をマスクとして、ｎ型半導体層１０の表面にｐ型ドーパントであるボロン（１１Ｂ+）をイオン注入して、ゲート電極１６に対して自己整合的にｐ型半導体からなるｐボディ領域１８を形成する。このときのイオン注入エネルギーは、例えば４０ＫｅＶ、ドーズ量は５．０×１０13〜１．０×１０14ｃｍ-2とし、チルト角を例えば４５°に設定する。チルト角とは、ウエハ面の法線をウエハ中心に立てたとき、この法線とイオンビームとが交差する角度をいう（図４（ｆ））。
次に、ソース領域を覆い且つドレイン側に開口を有するレジストマスク１９をウエハ上に形成する。このとき、ゲート電極１６のドレイン側端部は、露出していても構わない。続いて、レジストマスク１９およびゲート電極１６をマスクとして、ｎ型半導体層１０の表面にｎ型ドーパンドであるリン（３１Ｐ+）をイオン注入して、ゲート電極１６に対して自己整合的に比較的低濃度のｎ型半導体からなる電界緩和層２０を形成する。このときのイオン注入エネルギーは、例えば８０ＫｅＶ、ドーズ量は５．０×１０12〜１．０×１０13ｃｍ-2とし、チルト角を０°に設定する。
次に、ウエハ上にコンフォーマルすなわち、等方的なステップカバレージをもつＳｉＯ2膜を堆積させ、ＲＩＥ（反応性イオンエッチング）により垂直成分を主体とする異方性エッチングを行って、ゲート電極１６のドレイン側の側壁部を覆うサイドウォールスペーサ２１を形成する。このときサイドウォールスペーサ２１は、その底面がｎ型半導体基板１０のドレイン側の表面に形成された凹部３０の底面と接するように形成される。ここで、サイドウォールスペーサ２１の幅寸法は、その高さによってコントロールされる。本実施例に係るＬＤ―ＭＯＳ１００においては、ｎ型半導体層１０のドレイン側の表面に凹部３０を形成したことにより、サイドウォールスペーサ２１の高さを通常よりも高くすることができる。このため、サイドウォールスペーサの幅寸法が確保される（図４（ｈ））。
次に、ボディコンタクト領域２６を覆うレジストマスク２４をウエハ上に形成し、かかるレジストマスク２４を介して、ｐボディ領域１８および電界緩和層２０内にそれぞれｎ型ドーパントであるヒ素（７５Ａｓ+）をイオン注入して比較的高濃度のｎ型半導体からなるドレイン領域２２およびソース領域２３を形成する。ドレイン領域２２は、ゲート電極１６およびサイドウォールスペーサに対して自己整合的に形成される。このときのイオン注入エネルギーは、例えば４０ＫｅＶ、ドーズ量は５．０×１０15とし、チルト角を０°に設定する。ゲート電極１６のドレイン側端部に設けられたサイドウォールスペーサ２１は、イオン注入の際のマスクとして機能するため、ゲート電極１６およびサイドウォールスペーサ２１の下方には、ドレイン領域２２は形成されない。上記したように、サイドウォールスペーサは十分な幅寸法を有していることから、ゲート電極１６とドレイン領域２２との間にはゲート長方向における幅が比較的広い電界緩和層２０が介在することとなり、これによりデバイスの高耐圧化を図ることが可能となる（図５（ｉ））。
次に、ボディコンタクト領域２６に対応する部分に開口を有するレジストマスク２５をウエハ上に形成し、かかるレジストマスク２５を介して、ｐボディ領域１８内にｐ型ドーパントであるボロン（１１Ｂ+）をイオン注入して比較的高濃度のｐ型半導体からなるボディコンタクト領域２６を形成する（図５（ｊ））。
その後、ウエハ上に層間絶縁膜を形成し、これにゲート、ソース、ドレインの電極引き出し用のコンタクトホールを形成する。続いて、層間絶縁膜上に配線用のＡＬを蒸着法やスパッタリング法等で形成し、ＡＬ配線のパターニングを施す。そして、水素（Ｈ2）と窒素（Ｎ2）とのフォーミングガス雰囲気中でシンタリングを行い、ＬＤ−ＭＯＳ１００が完成する。
このように、本発明の半導体装置の製造方法によれば、サイドウォールスペーサ２１は、十分な高さを確保することが可能となる。すなわち、図２に示すように、サイドウォールスペーサ２１のシリコン基板表面からの高さｄ５は、ゲート電極端部に形成された高膜厚部１４の厚さｄ３と、ゲート電極１５の厚さｄ４と、ＬＯＣＯＳ膜１４ａを除去することによりシリコン基板上に形成された凹部３０の深さｄ２と、を合わせた寸法となり、単に平坦面上にゲート酸化膜およびゲート電極を積層した後にゲート電極の側壁にサイドウォールを形成する場合と比較して十分な高さを確保することが可能となる。これにより、サイドウォールスペーサ２１のゲート長方向における幅寸法も確保することが可能となる。
サイドウォールスペーサ２１は、図１に示す如き従来構造のＬＤ−ＭＯＳにおけるＬＯＣＯＳ膜２と実質的に同等の機能を有し、ゲート−ドレイン間耐圧向上に寄与する。サイドウォールスペーサ２１の幅寸法が確保されることは、図１における距離ｄ１の幅が確保されていることと等価であり、かかる幅寸法が確保されることにより所望のゲート−ドレイン間の耐圧を得ることが可能となる。本発明の半導体装置の製造方法によれば、サイドウォールスペーサの幅寸法は、その高さによってコントロールされるため、ＬＯＣＯＳ膜を形成する工程やゲート電極をパターニングする工程において使用されるマスクずれの影響を受け難い。従って、これらのマスクずれを考慮して素子サイズを大きくしておくといった措置が不要となる。
尚、上記した実施例においては、本発明をｎチャンネルＭＯＳＦＥＴに適用した場合について説明したが、ｐチャンネルＭＯＳＦＥＴにも適用することが可能である。
また、上記した実施例においては、ゲート電極１６の形成後、サイドウォールスペーサ２１の形成前に電界緩和層２０を形成することとしたが、ＬＯＣＯＳ膜１４ａの形成前の窒化膜１２のパターニング後にシリコン基板にイオン注入を行って、電界緩和層２０を形成することとしてもよい。これにより、より高耐圧のデバイスを製造することが可能となる。
また、上記した実施例においては、ＬＯＣＯＳ膜１４ａおよびサイドウォールスペーサ２１をドレイン側にのみ形成することとしたが、ソース側又はドレイン側およびソース側の双方に形成することも可能である。
１０ ｎ型半導体層
１４ 高膜厚部
１４ａ ＬＯＣＯＳ膜
１５ ゲート酸化膜
１６ ゲート電極
１８ ｐボディ領域
２０ 電界緩和層
２１ サイドウォールスペーサ
２２ ドレイン領域
２３ ソース領域
２６ ボディコンタクト領域

Claims (8)

  1. ＭＯＳ構造を有する半導体装置の製造方法であって、
    半導体基板表面のドレイン側又はソース側の少なくとも一方にＬＯＣＯＳ膜を形成する工程と、
    前記半導体基板表面に、前記ＬＯＣＯＳ膜に接続されたゲート酸化膜を形成する工程と、
    前記ゲート酸化膜および前記ＬＯＣＯＳ膜を覆うように導電膜を形成する工程と、
    前記導電膜の端部が前記ＬＯＣＯＳ膜の上に位置するように前記導電膜をエッチングしてゲート電極を形成する工程と、
    前記ゲート電極の端部とエッチング端面が揃うように前記ＬＯＣＯＳ膜および前記ゲート酸化膜をエッチングして、前記半導体基板表面の前記ＬＯＣＯＳ膜を除去した部分に凹部を形成する工程と、
    前記ゲート電極の側壁を覆い且つその底面が前記凹部の底面と接するようにサイドウォールスペーサを形成する工程と、
    前記半導体基板表面の前記ゲート電極と前記サイドウォールスペーサを挟む位置に導電性不純物を添加して、ドレイン領域およびソース領域を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  2. 前記サイドウォールスペーサは、前記凹部の底面から前記ＬＯＣＯＳ膜の上に位置する前記ゲート電極の端部の高さ位置に至る高さを有するように形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記サイドウォールスペーサは、その高さに応じたゲート長方向の幅寸法となるように形成されることを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 前記サイドウォールスペーサを形成する前に、前記半導体基板表面のドレイン形成領域に導電性不純物を添加して前記ドレイン領域の不純物濃度よりも低い不純物濃度の電界緩和層を形成する工程を更に含むことを特徴とする請求項３に記載の半導体装置の製造方法。
  5. 前記電界緩和層は前記ゲート電極をマスクとしてイオン注入を行うことにより形成され、前記ドレイン領域およびソース領域は、前記ゲート電極および前記サイドウォールスペーサをマスクとしてイオン注入を行うことにより形成されることを特徴とする請求項４に記載の半導体装置の製造方法。
  6. ＭＯＳ構造を有する半導体装置であって、
    半導体基板表面のドレイン形成領域又はソース形成領域の少なくとも一方において膜厚が他の部分よりも厚い高膜厚部を有するゲート酸化膜と、
    前記ゲート酸化膜上に設けられたゲート電極と、
    前記高膜厚部が形成されている側の前記ゲート電極の側壁を覆うサイドウォールスペーサと、
    前記半導体基板表面の前記ゲート電極および前記サイドウォールスペーサを挟む位置に設けられたドレイン領域およびソース領域と、を含み、
    前記半導体基板は、表面の高さ位置が他の部分よりも低くなっている凹部を有し、
    前記サイドウォールスペーサは、その底面が前記凹部の底面と接していることを特徴とする半導体装置。
  7. 前記ゲート電極と前記ドレイン領域との間に前記ドレイン領域の不純物濃度よりも低い不純物濃度の電界緩和層を有することを特徴とする請求項６に記載の半導体装置。
  8. 前記ソース領域は、前記半導体基板表面に形成されたｐ型半導体からなるｐボディ領域内に形成されたｎ型半導体層からなり、
    前記ドレイン領域は前記電界緩和層内に設けられたｎ型半導体層からなり、
    前記サイドウォールスペーサは、前記ドレイン側の前記ゲート電極側壁部にのみ設けられていることを特徴とする請求項７に記載の半導体装置。
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