KR102454465B1 - 필드 플레이트 영역 내에 형성된 보조 전극을 갖는 반도체 소자 - Google Patents

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Abstract

반도체 소자가 개시된다. 상기 반도체 소자는, 기판에 형성된 소스 영역과 드레인 영역과, 상기 소스 영역과 드레인 영역 사이에서 채널 길이 방향으로 연장하며 제1 도전형을 갖는 적어도 하나의 제1 드리프트 영역과, 상기 제1 드리프트 영역과 평행하게 연장하며 제2 도전형을 갖는 적어도 하나의 제2 드리프트 영역과, 상기 제2 드리프트 영역의 상부 표면 부위에 형성된 적어도 하나의 필드 플레이트 영역과, 상기 필드 플레이트 영역의 상부 표면 부위에 형성된 적어도 하나의 보조 전극과, 상기 보조 전극과 연결되도록 상기 기판 상에 형성된 게이트 전극을 포함한다.

Description

필드 플레이트 영역 내에 형성된 보조 전극을 갖는 반도체 소자{Semiconductor device having auxiliary electrode formed in field plate region}
본 발명은 반도체 소자에 관한 것이다. 보다 상세하게는, 필드 플레이트와 상기 필드 플레이트 내에 형성된 보조 전극을 갖는 고전압 반도체 소자에 관한 것이다.
일반적으로 사용되는 모스 전계 효과 트랜지스터(MOS Field Effect Transistor; 이하 'MOSFET'이라 칭함)는 바이폴라(bipolar) 트랜지스터에 비해 높은 입력 임피던스(impedance)를 가지기 때문에 전력 이득이 크고 게이트 구동 회로가 매우 간단하며, 또한 유니폴라(unipolar) 소자이기 때문에 소자가 턴-오프 (turn-off)되는 동안 소수 캐리어(carrier)에 의한 축적 또는 재결합에 의해 발생되는 시간 지연이 없는 등의 장점을 가지고 있다. 따라서, 스위칭 모드 전력 공급장치(switching mode power supply), 램프 안정화(lamp ballast) 및 모터 구동회로에의 응용이 점차 확산되고 있는 추세에 있다. 이와 같은 전력 MOSFET으로는 통상, 플래너 확산(planar diffusion) 기술을 이용한 DMOSFET(Double Diffused MOSFET) 구조가 널리 사용되고 있다.
일반적인 LDMOS(Lateral Double Diffused MOS) 소자는 그의 간단한 구조 때문에 VLSI 프로세스에 적용하기에 매우 적합하다. 최근 수직형 DMOS(VDMOS) 소자와 비교하여 보다 개선된 특성을 갖는 LDMOS 소자에 대한 개발이 활발하게 수행되고 있다. 예를 들면, 대한민국 등록특허공보 제10-1128694호에는 게이트 전극의 에지 부위에서 전계 집중을 감소시키고 이를 통해 항복 전압(Breakdown Voltage)을 향상시키기 위한 필드 플레이트를 갖는 LDMOS 소자가 개시되어 있고, 대한민국 공개특허공보 제10-2006-0077006호에는 항복 전압을 향상시키고 온저항(Rsp)을 감소시키기 위한 드리프트 영역을 포함하는 이중 확장 드레인 (Double Diffused Drain; DDD)구조의 고전압 반도체 소자가 개시되어 있다.
그러나, 상기 필드 플레이트를 사용하는 경우 항복 전압을 개선할 수 있으나, 상대적으로 채널 길이가 길어짐으로써 온저항 감소에 한계가 있으며, 상기 드리프트 영역을 이용하는 경우 온저항 감소를 위해 상기 드리프트 영역의 불순물 농도를 증가시키기에 한계가 있고, 또한 항복 전압 개선을 위해 상기 드리프트 영역의 크기를 증가시키기에도 한계가 있다.
본 발명의 실시예들은 초접합 구조(super junction structure)를 이용하여 항복 전압을 향상시키고 온저항을 감소시킬 수 있는 반도체 소자를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 소자는, 기판에 형성된 소스 및 드레인 영역들과, 상기 소스 영역과 드레인 영역 사이에서 채널 길이 방향으로 연장하며 제1 도전형을 갖는 적어도 하나의 제1 드리프트 영역과, 상기 제1 드리프트 영역과 평행하게 연장하며 제2 도전형을 갖는 적어도 하나의 제2 드리프트 영역과, 상기 제2 드리프트 영역의 상부 표면 부위에 형성된 적어도 하나의 필드 플레이트 영역과, 상기 필드 플레이트 영역의 상부 표면 부위에 형성된 적어도 하나의 보조 전극과, 상기 보조 전극과 연결되도록 상기 기판 상에 형성된 게이트 전극을 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 반도체 소자는, 상기 제1 드리프트 영역과 연결되며 상기 제1 도전형을 갖는 제3 드리프트 영역을 더 포함할 수 있으며, 상기 드레인 영역은 상기 제3 드리프트 영역 내에 배치될 수 있다.
본 발명의 실시예들에 따르면, 상기 필드 플레이트 영역은 상기 채널 길이 방향으로 연장할 수 있으며, 상기 필드 플레이트 영역의 일측 단부는 상기 제3 드리프트 영역의 표면 부위에 배치될 수 있다.
본 발명의 실시예들에 따르면, 상기 보조 전극은 상기 필드 플레이트 영역을 따라 연장할 수 있다.
본 발명의 실시예들에 따르면, 상기 반도체 소자는, 상기 제2 도전형을 갖는 바디 영역을 더 포함할 수 있으며, 상기 소스 영역은 상기 바디 영역 내에 배치될 수 있다.
본 발명의 실시예들에 따르면, 상기 제2 드리프트 영역은 상기 바디 영역과 접하도록 배치될 수 있으며, 상기 제1 드리프트 영역은 상기 바디 영역으로부터 소정 간격 이격되도록 배치될 수 있다.
본 발명의 실시예들에 따르면, 상기 게이트 전극은 상기 바디 영역의 일부, 상기 제1 및 제2 드리프트 영역들의 일부, 상기 필드 플레이트 영역의 일부 및 상기 보조 전극의 일부 상에 배치될 수 있다.
본 발명의 실시예들에 따르면, 상기 반도체 소자는, 상기 제1 도전형을 갖는 제1 웰 영역과, 상기 제2 도전형을 갖고 상기 제1 웰 영역 내에 형성된 제2 웰 영역을 더 포함할 수 있으며, 상기 제1 및 제2 드리프트 영역들은 상기 제2 웰 영역 상에 배치될 수 있다.
본 발명의 실시예들에 따르면, 상기 반도체 소자는, 상기 제1 드리프트 영역 상에 형성된 실리사이드 방지막을 더 포함할 수 있다.
상기 목적을 달성하기 위한 본 발명의 다른 측면에 따른 반도체 소자는, 기판 내에 형성되며 제1 도전형을 갖는 제1 웰 영역과, 상기 제1 웰 영역 내에 형성되며 제2 도전형을 갖는 제2 웰 영역과, 상기 제2 웰 영역 상에 형성되며 상기 제2 도전형을 갖는 바디 영역과, 상기 바디 영역에 인접하도록 상기 제2 웰 영역 상에 형성되며 상기 제1 도전형을 갖는 복수의 제1 드리프트 영역들과 상기 제2 도전형을 갖는 복수의 제2 드리프트 영역들을 포함하는 초접합 영역과, 상기 제1 드리프트 영역들과 연결되며 상기 제1 도전형을 갖는 제3 드리프트 영역과, 상기 제2 드리프트 영역들의 상부 표면 부위들에 각각 형성된 복수의 필드 플레이트 영역들과, 상기 필드 플레이트 영역들 내에 각각 형성된 복수의 보조 전극들과, 상기 바디 영역 내에 형성된 소스 영역과, 상기 제3 드리프트 영역 내에 형성된 드레인 영역과, 상기 보조 전극들과 연결되도록 상기 기판 상에 형성된 게이트 전극을 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 제1 및 제2 드리프트 영역들은 채널 길이 방향으로 연장하며 채널 폭 방향으로 번갈아 배치될 수 있다.
본 발명의 실시예들에 따르면, 상기 필드 플레이트 영역들과 상기 보조 전극들은 상기 제2 드리프트 영역들을 따라 연장할 수 있다.
본 발명의 실시예들에 따르면, 각각의 상기 보조 전극들은, 상기 게이트 전극과 연결되며 제1 폭을 갖는 제1 연장부와, 상기 제1 연장부로부터 상기 드레인 영역을 향해 연장하며 상기 제1 폭보다 작은 제2 폭을 갖는 제2 연장부를 포함할 수 있다.
본 발명의 실시예들에 따르면, 각각의 상기 보조 전극들은 상기 게이트 전극으로부터 상기 드레인 영역을 향하여 점차 감소되는 폭을 가질 수 있다.
본 발명의 실시예들에 따르면, 상기 보조 전극들은 상기 필드 플레이트 영역들에 의해 상기 제1 드리프트 영역들과 전기적으로 격리될 수 있다.
본 발명의 실시예들에 따르면, 상기 필드 플레이트 영역들의 측면들은 상기 제1 드리프트 영역들과 접하도록 배치될 수 있다.
본 발명의 실시예들에 따르면, 상기 반도체 소자는, 상기 제1 드리프트 영역들과 상기 필드 플레이트 영역들 및 상기 보조 전극들 상에 형성된 실리사이드 방지막을 더 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 제1 드리프트 영역들은 상기 바디 영역으로부터 소정 간격 이격될 수 있으며, 상기 제2 드리프트 영역들은 상기 바디 영역과 접하도록 배치될 수 있다.
본 발명의 실시예들에 따르면, 상기 제3 드리프트 영역은 상기 제1 웰 영역과 접하도록 형성될 수 있다.
상술한 바와 같은 본 발명의 실시예들에 따르면, 소스 영역과 드레인 영역 사이에는 제1 도전형을 갖는 적어도 하나의 제1 드리프트 영역과 제2 도전형을 갖는 적어도 하나의 제2 드리프트 영역이 형성될 수 있으며, 상기 제2 드리프트 영역의 상부 표면 부위에는 적어도 하나의 필드 플레이트 영역이 형성될 수 있다. 특히, 상기 필드 플레이트 영역의 상부 표면 부위에는 적어도 하나의 보조 전극이 형성될 수 있으며, 상기 보조 전극은 게이트 전극과 연결될 수 있다.
상기와 같은 구성의 반도체 소자는 온 상태에서 감소된 온저항을 가질 수 있으며 오프 상태에서 향상된 항복 전압을 가질 수 있다. 특히, 오프 상태에서 상기 제1 및 제2 드리프트 영역들이 충분히 공핍 상태가 될 수 있으므로 항복 전압이 크게 향상될 수 있으며, 종래 기술에 비하여 상기 제1 드리프트 영역의 불순물 농도를 상대적으로 높게 형성할 수 있으므로 온저항이 크게 감소될 수 있다. 또한, 상기 보조 전극에 의해 상기 게이트 전극의 에지 부위에서의 전계 집중이 충분히 감소될 수 있으며, 이에 따라 상기 반도체 소자의 항복 전압이 더욱 향상될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 개략적인 평면도이다.
도 2는 도 1에 도시된 라인 Ⅱ-Ⅱ'를 따라 획득된 개략적인 단면도이다.
도 3은 도 1에 도시된 라인 Ⅲ-Ⅲ'를 따라 획득된 개략적인 단면도이다.
도 4는 도 1에 도시된 라인 Ⅳ-Ⅳ'를 따라 획득된 개략적인 단면도이다.
도 5는 도 1에 도시된 제1 드리프트 영역들과 제2 드리프트 영역들을 설명하기 위한 개략적인 평면도이다.
도 6은 도 1에 도시된 필드 플레이트 영역들과 보조 전극들의 형성 방법을 설명하기 위한 개략적인 평면도이다.
이하, 본 발명의 실시예들은 첨부 도면들을 참조하여 상세하게 설명된다. 그러나, 본 발명은 하기에서 설명되는 실시예들에 한정된 바와 같이 구성되어야만 하는 것은 아니며 이와 다른 여러 가지 형태로 구체화될 수 있을 것이다. 하기의 실시예들은 본 발명이 온전히 완성될 수 있도록 하기 위하여 제공된다기보다는 본 발명의 기술 분야에서 숙련된 당업자들에게 본 발명의 범위를 충분히 전달하기 위하여 제공된다.
본 발명의 실시예들에서 하나의 요소가 다른 하나의 요소 상에 배치되는 또는 연결되는 것으로 설명되는 경우 상기 요소는 상기 다른 하나의 요소 상에 직접 배치되거나 연결될 수도 있으며, 다른 요소들이 이들 사이에 개재될 수도 있다. 이와 다르게, 하나의 요소가 다른 하나의 요소 상에 직접 배치되거나 연결되는 것으로 설명되는 경우 그들 사이에는 또 다른 요소가 있을 수 없다. 다양한 요소들, 조성들, 영역들, 층들 및/또는 부분들과 같은 다양한 항목들을 설명하기 위하여 제1, 제2, 제3 등의 용어들이 사용될 수 있으나, 상기 항목들은 이들 용어들에 의하여 한정되지는 않을 것이다.
본 발명의 실시예들에서 사용된 전문 용어는 단지 특정 실시예들을 설명하기 위한 목적으로 사용되는 것이며, 본 발명을 한정하기 위한 것은 아니다. 또한, 달리 한정되지 않는 이상, 기술 및 과학 용어들을 포함하는 모든 용어들은 본 발명의 기술 분야에서 통상적인 지식을 갖는 당업자에게 이해될 수 있는 동일한 의미를 갖는다. 통상적인 사전들에서 한정되는 것들과 같은 상기 용어들은 관련 기술과 본 발명의 설명의 문맥에서 그들의 의미와 일치하는 의미를 갖는 것으로 해석될 것이며, 명확히 한정되지 않는 한 이상적으로 또는 과도하게 외형적인 직감으로 해석되지는 않을 것이다.
본 발명의 실시예들은 본 발명의 이상적인 실시예들의 개략적인 도해들을 참조하여 설명된다. 이에 따라, 상기 도해들의 형상들로부터의 변화들, 예를 들면, 제조 방법들 및/또는 허용 오차들의 변화는 충분히 예상될 수 있는 것들이다. 따라서, 본 발명의 실시예들은 도해로서 설명된 영역들의 특정 형상들에 한정된 바대로 설명되어지는 것은 아니라 형상들에서의 편차를 포함하는 것이며, 도면들에 설명된 요소들은 전적으로 개략적인 것이며 이들의 형상은 요소들의 정확한 형상을 설명하기 위한 것이 아니며 또한 본 발명의 범위를 한정하고자 하는 것도 아니다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 개략적인 평면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자(100)는 항복 전압 개선과 온저항 감소를 위해 N형의 제1 드리프트 영역(122)과 P형의 제2 드리프트 영역(124; 도 2 참조)을 포함하는 초접합 구조(super junction structure)를 사용할 수 있다.
본 발명의 일 실시예에 따르면, 상기 반도체 소자(100)는 기판(102; 도 2 참조)에 형성된 소스 영역(110)과 드레인 영역(112) 및 상기 소스 영역(110)과 드레인 영역(112) 사이에 형성된 초접합 영역(120)을 포함할 수 있다. 구체적으로, 제1 도전형을 갖는 소스 영역(110)과 드레인 영역(112)이 소정 간격 이격되도록 상기 기판(102)의 표면 부위에 형성될 수 있으며, 제1 도전형을 갖는 적어도 하나의 제1 드리프트 영역(122)과 제2 도전형을 갖는 적어도 하나의 제2 드리프트 영역(124)을 포함하는 초접합 영역(120)이 상기 소스 영역(110)과 드레인 영역(112) 사이에 형성될 수 있다. 예를 들면, 상기 소스 영역(110)과 드레인 영역(112)으로는 고농도 N형 불순물 영역들이 사용될 수 있으며, 상기 초접합 영역(120)은 N형의 제1 드리프트 영역(122)과 P형의 제2 드리프트 영역(124)을 포함할 수 있다. 상기 기판(102)은 제2 도전형을 가질 수 있다. 예를 들면, 상기 기판(102)으로는 P형 기판이 사용될 수 있다.
또한, 상기 반도체 소자(100)는 상기 제2 드리프트 영역(124)의 상부 표면 부위에 형성된 적어도 하나의 필드 플레이트 영역(130)과, 상기 필드 플레이트 영역(130)의 상부 표면 부위에 형성된 적어도 하나의 보조 전극(132) 및 상기 보조 전극(132)과 연결되도록 상기 기판(102) 상에 형성된 게이트 전극(134)을 포함할 수 있다.
한편, 도시된 바에 의하면, 복수의 제1 드리프트 영역들(122)과 복수의 제2 드리프트 영역들(124), 그리고 복수의 필드 플레이트 영역들(130)과 복수의 보조 전극들(132)이 사용되고 있으나, 이들의 개수는 다양하게 변경 가능하므로 이에 의해 본 발명의 범위가 제한되지는 않을 것이다.
도 2는 도 1에 도시된 라인 Ⅱ-Ⅱ'를 따라 획득된 개략적인 단면도이고, 도 3은 도 1에 도시된 라인 Ⅲ-Ⅲ'를 따라 획득된 개략적인 단면도이며, 도 4는 도 1에 도시된 라인 Ⅳ-Ⅳ'를 따라 획득된 개략적인 단면도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 일 실시예에 따른 반도체 소자를 보다 상세하게 설명한다.
도 1 내지 도 4를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자(100)는 소자 분리 영역(104) 내에 형성된 활성 영역에 형성될 수 있다. 일 예로서, 소자 분리 영역(104)은 STI(Shallow Trench Isolation) 공정을 통해 형성될 수 있다. 구체적으로, 상기 소자 분리 영역(104)은 상기 활성 영역을 정의하는 얕은 트렌치를 형성하고, 상기 트렌치를 실리콘 산화물로 매립함으로써 형성될 수 있다.
상기 반도체 소자(100)는 기판(102)의 표면 부위들 즉 상기 활성 영역의 표면 부위들에 소정 간격 이격되도록 형성된 제1 도전형의 소스 영역(110)과 제1 도전형의 드레인 영역(112)을 포함할 수 있다. 예를 들면, N형의 소스 영역(110)과 N형의 드레인 영역(112)이 사용될 수 있으며, 상기 소스 영역(110)과 드레인 영역(112) 사이에는 제1 도전형을 갖는 적어도 하나의 제1 드리프트 영역(122)과 제2 도전형을 갖는 적어도 하나의 제2 드리프트 영역(124)을 포함하는 초접합 영역(120)이 배치될 수 있다.
도 5는 도 1에 도시된 제1 드리프트 영역들과 제2 드리프트 영역들을 설명하기 위한 개략적인 평면도이다.
도 5를 참조하면, 일 예로서, 상기 초접합 영역(120)은 N형의 제1 드리프트 영역들(122)과 P형의 제2 드리프트 영역들(124)을 포함할 수 있다. 상기 제1 및 제2 드리프트 영역들(122, 124)은 도 2, 도 3 및 도 5에 도시된 바와 같이 상기 소스 영역(110)으로부터 드레인 영역(112)을 향하는 채널 길이 방향으로 연장할 수 있으며 도 4 및 도 5에 도시된 바와 같이 채널 폭 방향으로 번갈아 배치될 수 있다. 상기 제1 및 제2 드리프트 영역들(122, 124)은 이온 주입 공정을 통해 각각 형성될 수 있으며, 상기 제1 및 제2 드리프트 영역들(122, 124)의 불순물 농도는 상기 반도체 소자(100)가 오프 상태인 경우 상기 초접합 영역(120)이 완전 공핍 상태가 되도록 적절히 조절될 수 있다. 상기와 같이 제1 및 제2 드리프트 영역들(122, 124)이 상기 반도체 소자(100)의 오프 상태에서 완전 공핍 상태가 되는 경우 이에 의해 상기 반도체 소자(100)의 항복 전압이 크게 향상될 수 있다. 또한, 상기 제1 드리프트 영역들(122) 사이에 상기 제2 드리프트 영역들(124)을 배치함으로써 상기 제1 드리프트 영역들(122)의 불순물 농도를 상대적으로 높게 형성할 수 있으며, 이에 따라 상기 반도체 소자(100)의 온저항을 크게 감소시킬 수 있다.
상기 반도체 소자(100)는 제1 도전형을 갖는 제3 드리프트 영역(126)과 제2 도전형을 갖는 바디 영역(140)을 포함할 수 있다. 상기 제3 드리프트 영역(126)은 상기 제1 드리프트 영역들(122)과 연결될 수 있으며 상기 드레인 영역(112)이 상기 제3 드리프트 영역(126) 내에 형성될 수 있다. 예를 들면, 이온 주입 공정을 통해 N형의 제3 드리프트 영역(126)을 형성한 후 상기 제3 드리프트 영역(126)의 표면 부위에 상기 드레인 영역(112)을 형성할 수 있다. 또한, 상기 제1 드리프트 영역들(122)과 상기 제3 드리프트 영역(126)은 동시에 형성될 수 있으며 동일한 불순물 농도를 가질 수 있고, 상기 드레인 영역(112)은 상기 제3 드리프트 영역(126)보다 높은 불순물 농도를 가질 수 있다.
상기와 다르게, 상기 제1 드리프트 영역들(122)과 상기 제3 드리프트 영역(126)은 각각 형성될 수도 있으며, 이 경우 상기 제3 드리프트 영역(126)은 상기 제1 드리프트 영역들(122)보다 높은 불순물 농도를 가질 수 있고, 상기 드레인 영역(112)은 상기 제3 드리프트 영역(126)보다 높은 불순물 농도를 가질 수 있다.
상기 바디 영역(140)으로는 이온 주입 공정을 통해 형성된 P형 불순물 영역이 사용될 수 있으며 상기 바디 영역(140)의 표면 부위에 상기 N형의 소스 영역(110)이 형성될 수 있다. 또한, 상기 바디 영역(140)의 표면 부위에는 상기 소스 영역(110)과 인접하도록 제2 도전형, 예를 들면, P형의 탭 영역(142)이 형성될 수 있다.
본 발명의 일 실시예에 따르면, 도 2에 도시된 바와 같이 상기 제2 드리프트 영역들(124)은 상기 바디 영역(140)에 접하도록 배치될 수 있으며, 도 3에 도시된 바와 같이 상기 제1 드리프트 영역들(122)은 상기 바디 영역(140)으로부터 소정 간격 이격되도록 배치될 수 있다. 이때, 상기 제1 드리프트 영역들(122)과 상기 바디 영역(140) 사이는 제1 도전형을 갖는 제1 웰 영역(150)의 일부일 수 있다.
구체적으로, 상기 기판(102) 내에는 제1 도전형을 갖는 제1 웰 영역(150)이 형성될 수 있으며, 상기 제1 웰 영역(150) 내에는 제2 도전형을 갖는 제2 웰 영역(152)이 형성될 수 있다. 예를 들면, 상기 기판(102) 내에는 이온 주입 공정을 통해 N형의 제1 웰 영역(150)이 형성될 수 있으며, 상기 제1 웰 영역(150) 내에 P형의 제2 웰 영역(152)이 형성될 수 있다. 특히, 상기 제2 웰 영역(152)은 상기 제1 웰 영역(150)의 중앙 부위에 형성될 수 있으며, 상기 바디 영역(140)과 상기 제1 및 제2 드리프트 영역들(122, 124)은 도 2 및 도 3에 도시된 바와 같이 상기 제2 웰 영역(150) 상에 형성될 수 있다.
즉 상기 바디 영역(140)과 상기 제1 및 제2 드리프트 영역들(122, 124)은 상기 제1 웰 영역(150)의 상측 부위 내에 형성될 수 있으며, 이에 따라 상기 제1 드리프트 영역들(122)과 상기 바디 영역(140) 사이에는 상기 제1 웰 영역(150)의 일부가 배치될 수 있다. 특히, 상기 제1 웰 영역(150)은 상기 제1 드리프트 영역들(122)보다 낮은 불순물 농도를 가질 수 있다. 결과적으로, 상기 제1 웰 영역(150)과 상기 제1 드리프트 영역들(122)과 상기 제3 드리프트 영역(126) 및 상기 드레인 영역(112) 순으로 불순물 농도가 증가될 수 있으며, 이에 따라 상기 반도체 소자(100)의 전자 이동도가 크게 향상될 수 있다.
한편, 상기 제3 불순물 영역(126)은 도 2 및 도 3에 도시된 바와 같이 상기 제1 불순물 영역(150)의 상측 부위 내에 형성될 수 있으며, 상기 제1 불순물 영역(150)과 접할 수 있다.
도 6은 도 1에 도시된 필드 플레이트 영역들과 보조 전극들의 형성 방법을 설명하기 위한 개략적인 평면도이다.
도 6을 참조하면, 본 발명의 일 실시예에 따르면, 상기 필드 플레이트 영역들(130)은 상기 제1 및 제2 드리프트 영역들(122, 124)과 평행하게 연장할 수 있다. 즉, 상기 필드 플레이트 영역들(130)은 상기 제2 드리프트 영역들(124)의 상부 표면 부위들에서 상기 채널 길이 방향으로 연장할 수 있다. 예를 들면, 도 2에 도시된 바와 같이 상기 필드 플레이트 영역들(130)의 일측 단부들은 상기 제3 드리프트 영역(126)의 표면 부위들 상에 배치될 수 있으며, 상기 드레인 영역(112)은 상기 필드 플레이트 영역(130)의 일측 단부들에 접하도록 배치될 수 있다. 한편, 상기 필드 플레이트 영역들(130)의 타측 단부들은 상기 바디 영역(140)으로부터 소정 간격 이격되도록 배치될 수 있다.
일 예로서, 상기 필드 플레이트 영역들(130)은 STI 구조를 가질 수 있으며 상기 소자 분리 영역(104)과 함께 형성될 수 있다. 상기 보조 전극들(132)은 상기 필드 플레이트 영역들(130)의 표면 부위들에 각각 형성될 수 있으며, 상기 필드 플레이트들(130)을 따라 연장할 수 있다. 또한, 상기 보조 전극들(132)은 상기 필드 플레이트 영역들(130)에 의해 상기 제1, 제2 및 제3 드리프트 영역들(124, 126)로부터 전기적으로 격리될 수 있다. 예를 들면, 상기 보조 전극들(132)은 상기 필드 플레이트 영역들(130)의 표면 부위들에 상기 채널 길이 방향으로 연장하는 트렌치들(미도시)을 각각 형성하고, 상기 트렌치들을 도전성 물질, 예를 들면, 도핑된 폴리실리콘으로 매립함으로써 형성될 수 있다.
상기 보조 전극들(132)은 상기 제1 드리프트 영역들(122) 내에서의 전계 형성을 위해 사용될 수 있다. 특히, 도 4에 도시된 바와 같이, 상기 필드 플레이트 영역들(130)의 측면들은 상기 제1 드리프트 영역들(122)과 접할 수 있으며, 상기 반도체 소자(100)의 온 상태에서 상기 필드 플레이트 영역들(130) 사이의 제1 드리프트 영역들(122) 내에서 상기 보조 전극들(132)에 의한 전계가 형성될 수 있다. 결과적으로, 상기 보조 전극들(132)에 의해 상기 게이트 전극(134)의 에지 부위에서의 전계 집중이 감소될 수 있으며, 이에 의해 상기 반도체 소자(100)의 항복 전압이 크게 향상될 수 있다.
한편, 상기 게이트 전극(134)은 도 1에 도시된 바와 같이 채널 폭 방향으로 연장할 수 있으며 상기 보조 전극들(132)의 일측 단부들 상에 배치될 수 있다. 특히, 상기 게이트 전극(134)은 상기 바디 영역(140)의 일부와 상기 제1 및 제2 드리프트 영역들(122, 124)의 일부 그리고 상기 필드 플레이트 영역들(130)의 일부와 상기 보조 전극들(132)의 일부 상에 배치될 수 있다.
상기 게이트 전극(134)과 상기 보조 전극들(132)은 동일한 물질로 동시에 형성될 수 있다. 예를 들면, 상기 필드 플레이트 영역들(130)의 표면 부위들에 트렌치들을 형성하고, 상기 트렌치들이 매립되도록 도전성 물질층을 형성한 후 상기 도전성 물질층을 패터닝함으로써 상기 게이트 전극(134)과 상기 보조 전극들(132)이 동시에 형성될 수 있다. 그러나, 상기와 다르게, 다마신 공정을 이용하여 상기 보조 전극들(132)을 먼저 형성한 후 상기 보조 전극들(132)과 연결되도록 상기 게이트 전극(134)을 형성할 수도 있다.
본 발명의 일 실시예에 따르면, 상기 제1 드리프트 영역들(122) 내에서 전계의 세기를 조절하기 위하여 상기 보조 전극들(132)의 폭이 적절하게 조절될 수 있다. 예를 들면, 상기 보조 전극들(132)은 상기 게이트 전극(134)으로부터 상기 드레인 영역(112)을 향하여 감소되는 폭을 가질 수 있다. 구체적인 예로서, 도 1 및 도 6에 도시된 바와 같이, 상기 보조 전극들(132)은 상기 게이트 전극(134)과 연결되며 제1 폭을 갖는 제1 연장부(132A)와 상기 제1 연장부(132A)로부터 상기 드레인 영역(112)을 향해 연장하며 상기 제1 폭보다 작은 제2 폭을 갖는 제2 연장부(132B)를 각각 포함할 수 있다. 다른 예로서, 도시되지는 않았으나, 상기 보조 전극들(132)은 상기 게이트 전극(134)으로부터 상기 드레인 영역(112)을 향하여 점차 감소되는 폭을 가질 수도 있다.
한편, 상기 게이트 전극(134)의 측면들 상에는 게이트 스페이서가 형성될 수 있으며, 상기 게이트 전극(134)과 상기 기판(102) 사이에는 게이트 절연막이 구비될 수 있다. 또한, 도시되지는 않았으나, 상기 게이트 스페이서를 형성하는 동안 상기 필드 플레이트 영역들(130) 내의 트렌치들이 상기 게이트 스페이서 형성을 위한 절연 물질로 채워질 수 있다. 구체적으로, 상기 보조 전극들(132)의 형성을 위해 상기 도전성 물질층을 식각하는 동안 상기 보조 전극들(132)과 상기 트렌치들 사이에 식각에 의한 갭들이 형성될 수 있으며, 상기 갭들은 상기 게이트 스페이서를 형성하는 동안 상기 절연 물질에 의해 매립될 수 있다.
한편, 상기 소스 영역(110)과 드레인 영역(112) 및 상기 게이트 전극(134)은 콘택 플러그들에 의해 후속하는 형성되는 금속 배선들과 연결될 수 있다. 이때, 상기 소스 영역(110)과 드레인 영역(112) 및 상기 게이트 전극(134) 상에는 코발트 실리사이드, 텅스텐 실리사이드 등과 같은 금속 실리사이드가 저항 감소를 위해 형성될 수 있다. 본 발명의 일 실시예에 따르면, 상기 반도체 소자(100)는 상기 제1 드리프트 영역들(122) 상에 금속 실리사이드 형성을 방지하기 위한 실리사이드 방지막(160)을 포함할 수 있다. 예를 들면, 상기 실리사이드 방지막(160)으로는 실리콘 산화막 또는 실리콘 질화막이 사용될 수 있으며 상기 게이트 전극(134)의 일부와 상기 보조 전극들(132) 및 상기 제1 드리프트 영역들(122) 상에 형성될 수 있다.
상술한 바와 같은 본 발명의 실시예들에 따르면, 소스 영역(110)과 드레인 영역(112) 사이에는 제1 도전형을 갖는 적어도 하나의 제1 드리프트 영역(122)과 제2 도전형을 갖는 적어도 하나의 제2 드리프트 영역(124)이 형성될 수 있으며, 상기 제2 드리프트 영역(124)의 상부 표면 부위에는 적어도 하나의 필드 플레이트 영역(130)이 형성될 수 있다. 특히, 상기 필드 플레이트 영역(130)의 상부 표면 부위에는 적어도 하나의 보조 전극(132)이 형성될 수 있으며, 상기 보조 전극(132)은 게이트 전극(134)과 연결될 수 있다.
상기와 같은 구성의 반도체 소자(100)는 온 상태에서 감소된 온저항을 가질 수 있으며 오프 상태에서 향상된 항복 전압을 가질 수 있다. 특히, 오프 상태에서 상기 제1 및 제2 드리프트 영역들(122, 124)이 충분히 공핍 상태가 될 수 있으므로 항복 전압이 크게 향상될 수 있으며, 종래 기술에 비하여 상기 제1 드리프트 영역(122)의 불순물 농도를 상대적으로 높게 형성할 수 있으므로 온저항이 크게 감소될 수 있다. 또한, 상기 보조 전극(132)에 의해 상기 게이트 전극(134)의 에지 부위에서 전계 집중이 충분히 감소될 수 있으며, 이에 따라 상기 반도체 소자(100)의 항복 전압이 더욱 향상될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 반도체 소자 102 : 기판
104 : 소자 분리 영역 110 : 소스 영역
112 : 드레인 영역 120 : 초접합 영역
122 : 제1 드리프트 영역 124 : 제2 드리프트 영역
126 : 제3 드리프트 영역 130 : 필드 플레이트 영역
132 : 보조 전극 134 : 게이트 전극
140 : 바디 영역 150 : 제1 웰 영역
152 : 제2 웰 영역 160 : 실리사이드 방지막

Claims (19)

  1. 기판에 형성된 소스 영역과 드레인 영역;
    상기 소스 영역과 드레인 영역 사이에서 채널 길이 방향으로 연장하며 제1 도전형을 갖는 적어도 하나의 제1 드리프트 영역;
    상기 제1 드리프트 영역과 평행하게 연장하며 제2 도전형을 갖는 적어도 하나의 제2 드리프트 영역;
    상기 제2 드리프트 영역의 상부 표면 부위에 형성된 적어도 하나의 필드 플레이트 영역;
    상기 필드 플레이트 영역의 상부 표면 부위에 형성된 적어도 하나의 보조 전극; 및
    상기 보조 전극과 연결되도록 상기 기판 상에 형성된 게이트 전극을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서, 상기 제1 드리프트 영역과 연결되며 상기 제1 도전형을 갖는 제3 드리프트 영역을 더 포함하며,
    상기 드레인 영역은 상기 제3 드리프트 영역 내에 배치되는 것을 특징으로 하는 반도체 소자.
  3. 제2항에 있어서, 상기 필드 플레이트 영역은 상기 채널 길이 방향으로 연장하며,
    상기 필드 플레이트 영역의 일측 단부는 상기 제3 드리프트 영역의 표면 부위에 배치되는 것을 특징으로 하는 반도체 소자.
  4. 제3항에 있어서, 상기 보조 전극은 상기 필드 플레이트 영역을 따라 연장하는 것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서, 상기 제2 도전형을 갖는 바디 영역을 더 포함하며,
    상기 소스 영역은 상기 바디 영역 내에 배치되는 것을 특징으로 하는 반도체 소자.
  6. 제5항에 있어서, 상기 제2 드리프트 영역은 상기 바디 영역과 접하도록 배치되며,
    상기 제1 드리프트 영역은 상기 바디 영역으로부터 소정 간격 이격되는 것을 특징으로 하는 반도체 소자.
  7. 제6항에 있어서, 상기 게이트 전극은 상기 바디 영역의 일부, 상기 제1 및 제2 드리프트 영역들의 일부, 상기 필드 플레이트 영역의 일부 및 상기 보조 전극의 일부 상에 배치되는 것을 특징으로 하는 반도체 소자.
  8. 제1항에 있어서, 상기 제1 도전형을 갖는 제1 웰 영역; 및
    상기 제2 도전형을 갖고 상기 제1 웰 영역 내에 형성된 제2 웰 영역을 더 포함하며,
    상기 제1 및 제2 드리프트 영역들은 상기 제2 웰 영역 상에 배치되는 것을 특징으로 하는 반도체 소자.
  9. 제1항에 있어서, 상기 제1 드리프트 영역 상에 형성된 실리사이드 방지막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  10. 기판 내에 형성되며 제1 도전형을 갖는 제1 웰 영역;
    상기 제1 웰 영역 내에 형성되며 제2 도전형을 갖는 제2 웰 영역;
    상기 제2 웰 영역 상에 형성되며 상기 제2 도전형을 갖는 바디 영역;
    상기 바디 영역에 인접하도록 상기 제2 웰 영역 상에 형성되며 상기 제1 도전형을 갖는 복수의 제1 드리프트 영역들과 상기 제2 도전형을 갖는 복수의 제2 드리프트 영역들을 포함하는 초접합 영역;
    상기 제1 드리프트 영역들과 연결되며 상기 제1 도전형을 갖는 제3 드리프트 영역;
    상기 제2 드리프트 영역들의 상부 표면 부위들에 각각 형성된 복수의 필드 플레이트 영역들;
    상기 필드 플레이트 영역들 내에 각각 형성된 복수의 보조 전극들;
    상기 바디 영역 내에 형성된 소스 영역;
    상기 제3 드리프트 영역 내에 형성된 드레인 영역; 및
    상기 보조 전극들과 연결되도록 상기 기판 상에 형성된 게이트 전극을 포함하는 것을 특징으로 하는 반도체 소자.
  11. 제10항에 있어서, 상기 제1 및 제2 드리프트 영역들은 채널 길이 방향으로 연장하며 채널 폭 방향으로 번갈아 배치되는 것을 특징으로 하는 반도체 소자.
  12. 제11항에 있어서, 상기 필드 플레이트 영역들과 상기 보조 전극들은 상기 제2 드리프트 영역들을 따라 연장하는 것을 특징으로 하는 반도체 소자.
  13. 제12항에 있어서, 각각의 상기 보조 전극들은,
    상기 게이트 전극과 연결되며 제1 폭을 갖는 제1 연장부; 및
    상기 제1 연장부로부터 상기 드레인 영역을 향해 연장하며 상기 제1 폭보다 작은 제2 폭을 갖는 제2 연장부를 포함하는 것을 특징으로 하는 반도체 소자.
  14. 제12항에 있어서, 각각의 상기 보조 전극들은 상기 게이트 전극으로부터 상기 드레인 영역을 향하여 점차 감소되는 폭을 갖는 것을 특징으로 하는 반도체 소자.
  15. 제11항에 있어서, 상기 보조 전극들은 상기 필드 플레이트 영역들에 의해 상기 제1 드리프트 영역들과 전기적으로 격리되는 것을 특징으로 하는 반도체 소자.
  16. 제15항에 있어서, 상기 필드 플레이트 영역들의 측면들은 상기 제1 드리프트 영역들과 접하는 것을 특징으로 하는 반도체 소자.
  17. 제16항에 있어서, 상기 제1 드리프트 영역들과 상기 필드 플레이트 영역들 및 상기 보조 전극들 상에 형성된 실리사이드 방지막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  18. 제10항에 있어서, 상기 제1 드리프트 영역들은 상기 바디 영역으로부터 소정 간격 이격되며,
    상기 제2 드리프트 영역들은 상기 바디 영역과 접하는 것을 특징으로 하는 반도체 소자.
  19. 제10항에 있어서, 상기 제3 드리프트 영역은 상기 제1 웰 영역과 접하는 것을 특징으로 하는 반도체 소자.
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