JP6234715B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP6234715B2
JP6234715B2 JP2013134001A JP2013134001A JP6234715B2 JP 6234715 B2 JP6234715 B2 JP 6234715B2 JP 2013134001 A JP2013134001 A JP 2013134001A JP 2013134001 A JP2013134001 A JP 2013134001A JP 6234715 B2 JP6234715 B2 JP 6234715B2
Authority
JP
Japan
Prior art keywords
region
insulating film
wiring
semiconductor device
low
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2013134001A
Other languages
English (en)
Other versions
JP2015012020A (ja
Inventor
周作 藤江
周作 藤江
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP2013134001A priority Critical patent/JP6234715B2/ja
Priority to US14/314,726 priority patent/US9306002B2/en
Publication of JP2015012020A publication Critical patent/JP2015012020A/ja
Priority to US15/080,641 priority patent/US9887187B2/en
Application granted granted Critical
Publication of JP6234715B2 publication Critical patent/JP6234715B2/ja
Priority to US15/871,790 priority patent/US10236284B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7817—Lateral DMOS transistors, i.e. LDMOS transistors structurally associated with at least one other device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/761—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0883—Combination of depletion and enhancement field effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0646—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7823—Lateral DMOS transistors, i.e. LDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Geometry (AREA)

Description

本発明は、半導体装置に関する。
特許文献１は、素子形成領域を分離するｐ型ウェル領域と、素子形成領域に形成されたＤＭＯＳトランジスタを含む半導体装置を開示している。半導体装置は、ｐ型のシリコン基板と、シリコン基板の表面に選択的に形成され、フィールド酸化膜により互いに素子分離されたｎ型のソース領域とドレイン領域と、ゲート酸化膜を介してシリコン基板上に形成されたゲート電極とを含む。ｐ型ウェル領域上には、フィールド酸化膜が形成されている。
特開２０１２−１５６２０５号公報
特許文献１のように素子分離構造を有する半導体装置では、ＤＭＯＳトランジスタは、他の素子と混載されることがある。このような半導体装置では、ＤＭＯＳトランジスタに電気的に接続される配線だけでなく、他の素子に電気的に接続される配線が複数形成される。そして、複数の配線には、各素子に合わせた様々な電圧が印加されることとなる。
ここで、配線がフィールド絶縁膜の近くを通過していたり、フィールド絶縁膜と交差していたりすると、配線からの電界により半導体基板中の陰イオンがフィールド絶縁膜直下の領域（すなわち、素子形成領域を分離するｐ型ウェル領域の表面）に引き寄せられて、ｐ型ウェル領域でフィールド反転が生じる。そのため、フィールド反転した領域がリークパスとなってリーク電流が発生し、素子分離不良が生じる。配線からの電界によるこのようなリーク電流の発生は、配線に印加される電圧が高くなるにつれてより顕著となる。
この問題を回避するため、配線に印加される電圧に応じて、フィールド絶縁膜から一定の距離を空けて配線を形成するという設計規則を作り、それに従ってデバイス設計を行うこともできる。しかしながら、この方法では半導体チップ面積を有効に活用することができないばかりか、半導体チップの高シュリンク化の妨げになる。
そこで、本発明の第一の目的は、フィールド反転の発生を抑制して、より安定した素子分離を実現できる半導体装置を提供することである。
また、本発明の第二の目的は、半導体チップ面積を有効活用でき、かつ高シュリンク化できる半導体装置を提供することである。
本発明の半導体装置は、低基準電圧を基準に動作する低電圧素子が形成された低電圧素子領域、および、前記低基準電圧よりも高い高基準電圧を基準に動作する高電圧素子が形成された高電圧素子領域を含む第１導電型の半導体層を、その表層部に有する半導体基板と、前記低電圧素子領域を区画し、かつ、前記高電圧素子領域から前記低電圧素子領域を電気的に分離するように前記半導体基板の表層部に形成された第２導電型の素子分離ウェルと、前記素子分離ウェルの表面を覆うフィールド絶縁膜と、前記半導体基板上に形成された層間絶縁膜と、平面視において前記低電圧素子領域を横切るように前記層間絶縁膜上に形成され、かつ、前記高電圧素子領域内の前記高電圧素子に電気的に接続された高電圧配線と、前記フィールド絶縁膜において前記高電圧配線と対向する領域を横切るように前記フィールド絶縁膜の上に形成され、かつ、前記低基準電圧に固定された導体膜とを含む。
この構成によれば、高電圧配線からの電界による影響を低基準電圧に固定された導体膜によって軽減することができる。具体的には、低基準電圧に固定された導体膜が素子分離ウェルよりも高電圧配線に近い位置に配置されているので、高電圧配線からの電界を、導体膜によって効果的に終端させることができる。これにより、高電圧配線からの電界によって素子分離ウェル中のイオンがフィールド絶縁膜の直下の領域に引き寄せられてフィールド反転が発生することを抑制することができる。その結果、素子分離ウェルを横切るリークパスが形成されてリーク電流が発生することを抑制できるので、より安定した素子分離を実現できる半導体装置を提供することができる。
したがって、高電圧配線をフィールド絶縁膜に近づけたり交差させたりすることができるので、高電圧配線の設計規則が緩やかになり、設計の自由度を高めることができる。その結果、半導体チップ面積を有効に活用することができ、半導体チップを高シュリンク化することができる。
高電圧素子領域に接続された高電圧配線の場合、低電圧素子領域に接続される配線に比べて当該高電圧配線による電界の大きさが相対的に大きくなるので、素子分離ウェルでのフィールド反転が生じやすい。したがって、この構成によれば、素子分離ウェル上のフィールド絶縁膜の近くを通過したり、フィールド絶縁膜と交差したりする高電圧配線が高電圧素子領域に接続されていて、比較的フィールド反転が生じやすい条件下でも、当該高電圧配線による電界を、導体膜によって効果的に終端させることができる。
高電圧配線が素子分離ウェルに交差している場合、交差していない場合に比べて当該高電圧配線と素子分離ウェルとの距離が短くなるので、素子分離ウェルは当該高電圧配線による電界の影響を受けやすくなってフィールド反転を生じやすい。したがって、この構成によれば、高電圧配線が素子分離ウェルに交差していて、比較的にフィールド反転が生じやすい条件下でも、当該高電圧配線による電界を、導体膜によって効果的に終端させることができる。さらに、高電圧配線を素子分離ウェルと交差させることによって、半導体チップ面積をより有効に活用することもできる。
前記半導体装置は、平面視において前記フィールド絶縁膜を横切るように前記層間絶縁膜内に形成され、かつ、前記低電圧素子領域内の前記低電圧素子に電気的に接続された低電圧配線をさらに含んでいてもよい。この構造において、前記導体膜は、前記フィールド絶縁膜において前記低電圧配線と対向する領域を横切るように前記フィールド絶縁膜の上に形成されていてもよい。
前記半導体装置において、前記素子分離ウェルは、平面視において前記高電圧配線と交差する交差部を含み、前記素子分離ウェルが前記交差部で前記高電圧配線と交差する方向に関して、前記導体膜の長さが前記交差部の長さ以上であってもよい。
この構成によれば、高電圧配線の形成時に、素子分離ウェルの延びる方向に沿って高電圧配線の位置ずれ（アライメントずれ）が生じても、導体膜と高電圧配線とを確実に交差させることができる。そのため、交差部におけるフィールド絶縁膜の直下の素子分離ウェルでのフィールド反転の発生を効果的に抑制することができる。
前記半導体装置において、前記素子分離ウェルは、平面視において前記高電圧配線と交差する交差部を含み、前記高電圧配線が前記交差部で前記素子分離ウェルと交差する方向に関して、前記導体膜の長さが前記交差部の長さよりも短くてもよい。
前記半導体装置において、前記素子分離ウェルは、平面視において前記高電圧配線と交差する交差部を含み、前記高電圧配線が前記交差部で前記素子分離ウェルと交差する方向に関して、前記導体膜の長さが前記交差部の長さ以上であってもよい。
この構成によれば、高電圧配線の延びる方向において、フィールド絶縁膜を介して素子分離ウェルを導体膜によって完全に覆うことができる。これにより、フィールド絶縁膜の直下の素子分離ウェルでのフィールド反転の発生を効果的に抑制することができる。
前記半導体装置において、前記素子分離ウェルが、前記低電圧素子領域の周縁に沿う帯状に形成されており、前記フィールド絶縁膜が、前記低電圧素子領域の周縁に沿う帯状に形成されており、前記導体膜が、前記低電圧素子領域の周縁に沿う帯状に形成されていてもよい。
前記半導体装置において、前記素子分離ウェルが、前記低電圧素子領域を取り囲む環状に形成されており、前記フィールド絶縁膜が、前記低電圧素子領域を取り囲む環状に形成されており、前記導体膜が、前記低電圧素子領域を取り囲む環状に形成されていてもよい。
この構成によれば、フィールド絶縁膜上の領域において、素子分離ウェルの直上には導体膜が必ず配置されている。したがって、素子分離ウェルに対する高電圧配線の位置関係が交差関係、近傍関係等いかなる場合であろうと、高電圧配線による電界を導体膜によって良好に終端させることができる。その結果、高電圧配線の配線規則に依らず、素子分離ウェルにおけるフィールド反転の発生を抑制することができるので、設計規則の自由度をさらに高めることができる。
前記半導体装置において、前記低電圧素子領域には、ＭＯＳトランジスタが前記低電圧素子として形成されており、前記導体膜は、前記ＭＯＳトランジスタのソースと同電位を成していてもよい。
前記半導体装置において、前記導体膜が、前記ＭＯＳトランジスタのゲートと同じ層に前記ゲートと同じ材料で形成されていてもよい。
この構成によれば、ＭＯＳトランジスタのゲートを形成する工程と同一の工程で導体膜を形成することができる。すなわち、半導体装置の製造工程においてレジストマスクのレイアウトを変更するだけでＭＯＳトランジスタのゲートと導体膜とを同時に形成することができる。よって、新たな製造工程を追加する必要がないので、工程数の増加を防止することができる。
前記半導体装置において、前記ゲートおよび前記導体膜は、ポリシリコンからなっていてもよい。
前記半導体装置において、前記層間絶縁膜が配線層を含み、前記導体膜が、前記配線層に配置された配線膜によって形成されていてもよい。
この構成によれば、配線層を形成する工程と同一の工程で導体膜を形成することができる。すなわち、半導体装置の製造工程においてレジストマスクのレイアウトを変更するだけで配線層と導体膜とを同時に形成することができる。よって、新たな製造工程を追加する必要がないので、工程数の増加を防止することができる。
図１は、本発明の第１実施形態に係る半導体装置の模式的な平面図である。 図２は、図１の切断面線II−IIから見た断面図である。 図３Ａは、図１の導体膜のレイアウトの一例を示す拡大平面図である。 図３Ｂは、図１の導体膜のレイアウトの一例を示す拡大平面図である。 図３Ｃは、図１の導体膜のレイアウトの一例を示す拡大平面図である。 図４Ａは、図１の半導体装置の製造工程の一例を説明するための断面図である。 図４Ｂは、図４Ａの次の製造工程を示す図である。 図４Ｃは、図４Ｂの次の製造工程を示す図である。 図４Ｄは、図４Ｃの次の製造工程を示す図である。 図４Ｅは、図４Ｄの次の製造工程を示す図である。 図４Ｆは、図４Ｅの次の製造工程を示す図である。 図４Ｇは、図４Ｆの次の製造工程を示す図である。 図４Ｈは、図４Ｇの次の製造工程を示す図である。 図５は、本発明の第２実施形態に係る半導体装置の模式的な断面図である。 図６は、本発明の第３実施形態に係る半導体装置の模式的な平面図である。 図７は、本発明の第４実施形態に係る半導体装置の模式的な平面図である。
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１実施形態に係る半導体装置１の模式的な平面図である。また、図２は、図１の切断面線II−IIから見た断面図である。
半導体装置１は、本発明の半導体基板の一例としてのエピタキシャル基板４５と、エピタキシャル基板４５の表層部に、電気的にフローティングされた本発明の素子形成領域の一例としての低電圧素子領域２を区画する素子分離ウェル７とを含む。
より具体的には、エピタキシャル基板４５はｐ型のシリコン基板４および当該シリコン基板４上に形成されたｎ−型エピタキシャル層５を含んでいて、平面視で閉曲線を描く帯状のｐ型の素子分離ウェル７が、ｎ−型エピタキシャル層５の表面からシリコン基板４に達するように形成されている。ｎ−型エピタキシャル層５の層厚は、たとえば、５．０μｍ〜１０μｍである。
この素子分離ウェル７は、この実施形態では、図１に示すように平面視で四角環状に形成されているが、たとえば、円環状、三角環状等の他の閉曲線構造であってもよい。また、素子分離ウェル７は、上側に配置されたｐ＋型ウェル領域８と、下側に配置されたｐ−型ローアイソレーション（Ｌ／Ｉ）領域９との２層構造からなり、これらの領域８，９の境界がｎ−型エピタキシャル層５の厚さ方向途中部に設定されている。たとえば、領域８，９の境界は、エピタキシャル層５の表面から１．０μｍ〜２．０μｍの深さ位置に設定されている。
これにより、エピタキシャル基板４５には、シリコン基板４上において素子分離ウェル７によって取り囲まれたｎ−型エピタキシャル層５の一部からなる低電圧素子領域２が区画されている。
この低電圧素子領域２には、ｎ＋型の埋め込み層（Ｂ／Ｌ）６が選択的に形成されている。埋め込み層６は、エピタキシャル基板４５において、シリコン基板４とｎ−型エピタキシャル層５との境界を跨ぐように形成されている。埋め込み層６の膜厚は、たとえば、２．０μｍ〜３．０μｍである。
また、エピタキシャル基板４５において、低電圧素子領域２の外周領域には、低電圧素子領域２と同じく電気的にフローティングされた本発明の素子形成領域の一例としての高電圧素子領域３が区画されている。高電圧素子領域３は、素子分離ウェル７を隔てて低電圧素子領域２と隣接して形成されていてもよいし、図１に示すように、低電圧素子領域２から離れた領域において、図示しない素子分離構造（たとえば、素子分離ウェル７と同様のウェル）によって形成されていてもよい。
なお、低電圧素子領域２は、低基準電圧を基準に動作する領域であり、たとえば、５Ｖ〜１００Ｖ程度の電圧が印加される。また、高電圧素子領域３は、たとえば、４００Ｖ〜６００Ｖ程度の高電圧が印加される。
素子分離ウェル７の表面には、閉曲線を描く帯状のフィールド絶縁膜１０が形成されている。フィールド絶縁膜１０は、素子分離ウェル７と同様に、低電圧素子領域２の周囲を取り囲むように平面視で四角環状に形成されている。フィールド絶縁膜１０は、素子分離ウェル７よりも幅広で、素子分離ウェル７を完全に覆うように形成されている。フィールド絶縁膜１０は、たとえば、ｎ−型エピタキシャル層５の表面を選択的に酸化させて形成したＬＯＣＯＳ膜である。
フィールド絶縁膜１０上には、フィールド絶縁膜１０を介して素子分離ウェル７と対向する導体膜１１が形成されている。導体膜１１は、素子分離ウェル７と同様に、閉曲線を描く帯状に形成されている。すなわち、導体膜１１は、低電圧素子領域２の周囲を取り囲むように平面視で四角環状に形成されている。導体膜１１は、たとえば、ポリシリコン、アルミニウム等の導電材料を含み、その膜厚は、たとえば、０．４μｍ〜１．０μｍである。導体膜１１は、たとえば、後述する第１層間絶縁膜２１、第２層間絶縁膜２５等の層間絶縁膜上に形成された配線を介して、一定の電位に固定されている。この実施形態では、導体膜１１は、グランド電位に固定されている。この場合、導体膜１１は、後述するソース配線２９に接続することによって、グランド電位に固定することができる。
低電圧素子領域２には、ＤＭＯＳ（Double-Diffused MOSFET）３５が形成されている。
ＤＭＯＳ３５は、ｎ−型エピタキシャル層５の表面に、互いに間隔を空けて形成されたｎ−型ウェル領域１３とｐ−型ウェル領域１５とを含む。ｎ−型ウェル領域１３は、ｐ−型ウェル領域１５を取り囲むように、フィールド絶縁膜１０に沿って平面視環状に形成されている。
ｎ−型ウェル領域１３の表面には、ｎ−型ウェル領域１３よりも高い不純物濃度を有するｎ＋型ドレイン領域１４が形成されている。また、ｐ−型ウェル領域１５の表面には、ｐ−型ウェル領域１５よりも高い不純物濃度を有するｐ＋型不純物領域１６を取り囲むようにｎ＋型ソース領域１７が形成されている。
ｎ＋型ソース領域１７の外周縁は、ｐ−型ウェル領域１５の外周縁から内側に一定の距離を空けた位置に配置されている。ｎ＋型ソース領域１７は、たとえば、ｎ＋型ドレイン領域１４と同一濃度および同一深さで形成されている。また、ｐ＋型不純物領域１６は、ｎ＋型ソース領域１７と同一深さで形成されている。
ｎ−型エピタキシャル層５の表面には、ｎ−型ウェル領域１３とｐ−型ウェル領域１５との間の部分に、環状のフィールド絶縁膜１２が形成されている。フィールド絶縁膜１２は、前述のフィールド絶縁膜１０と同一工程で平面視四角環状に形成されたＬＯＣＯＳ膜である。
フィールド絶縁膜１２の外周縁は、ｎ＋型ドレイン領域１４の周縁上に配置され、フィールド絶縁膜１２の内周縁は、ｐ−型ウェル領域１５の外周縁から外側に一定の間隔を空けた位置に配置されている。ｎ＋型ドレイン領域１４は、フィールド絶縁膜１２の外周縁とフィールド絶縁膜１０とによって挟まれた領域に形成されている。
また、ｎ−型エピタキシャル層５の表面には、ｎ−型エピタキシャル層５とｐ−型ウェル領域１５との間に跨るようにゲート絶縁膜１８が形成されている。そして、ゲート絶縁膜１８を介してゲート電極１９が形成されている。ゲート電極１９は、ゲート絶縁膜１８の一部およびフィールド絶縁膜１２の一部を選択的に覆うように形成されている。
ゲート電極１９は、たとえば、前述の導体膜１１と同一材料および同一の膜厚で形成されている。ゲート絶縁膜１８は、たとえば、ｎ−型エピタキシャル層５の表面を酸化させて形成したシリコン酸化膜である。
ゲート電極１９がゲート絶縁膜１８を介してｐ−型ウェル領域１５と対向する領域が、ＤＭＯＳ３５のチャネル領域２０である。チャネル領域２０のチャネルの形成は、ゲート電極１９によって制御されている。
そして、低電圧素子領域２全体を覆うように第１〜第４層間絶縁膜２１，２５，２７，３６が形成されている。第１〜第４層間絶縁膜２１，２５，２７，３６は、たとえば、酸化膜、窒化膜等の絶縁膜によって形成されている。なお、この実施形態では、第１〜第４層間絶縁膜２１，２５，２７，３６が形成されているが、第４層間絶縁膜３６の上層にさらに第５、第６またはそれ以上の層間絶縁膜が形成された構成であってもよい。
第１層間絶縁膜２１には、低電圧用コンタクト２３，２４が形成されている。低電圧用コンタクト２３，２４は、第１層間絶縁膜２１を貫通して形成されたドレイン用コンタクト２３と、ソース用コンタクト２４とを含む。以下では、ドレイン用コンタクト２３およびソース用コンタクト２４をまとめて低電圧用コンタクト２３，２４ということがある。ドレイン用コンタクト２３は、ｎ＋型ドレイン領域１４と電気的に接続され、ソース用コンタクト２４は、ｐ＋型不純物領域１６およびｎ＋型ソース領域１７と電気的に接続されている。低電圧用コンタクトは、ゲート電極１９に電気的に接続された図示しないゲート用コンタクトを含んでいてもよい。
第１層間絶縁膜２１上には、低電圧用コンタクト２３，２４を覆うように第２層間絶縁膜２５と第３層間絶縁膜２７とがこの順に形成されている。そして、第３層間絶縁膜２７上には、低電圧用コンタクト２３，２４と電気的に接続された本発明の配線の一例としての低電圧配線２８，２９が選択的に形成されている。
低電圧配線２８，２９は、図１に示すようにドレイン配線２８と、ソース配線２９とを含む。以下では、ドレイン配線２８およびソース配線２９をまとめて低電圧配線２８，２９ということがある。ドレイン配線２８は、ドレイン用コンタクト２３を介してｎ＋型ドレイン領域１４と電気的に接続され、ソース配線２９は、ソース用コンタクト２４を介してｎ＋型ソース領域１７と電気的に接続されている。低電圧配線は、ゲート用コンタクトを介してゲート電極１９に電気的に接続される図示しないゲート配線を含んでいてもよい。
ドレイン配線２８およびソース配線２９は、この実施形態では、外周領域から素子分離ウェル７を幅方向に横切って、ドレイン用コンタクト２３およびソース用コンタクト２４上に引き回され、当該コンタクト２３，２４にそれぞれ接続されている。
ソース配線２９は、一定の電位、たとえばグランド電位に固定されることが好ましい。ソース配線２９は、たとえば、導体膜１１に接続されていてもよい。また、ドレイン配線２８には、たとえば、５Ｖ〜１００Ｖ程度の電圧が印加され、ゲート配線（図示せず）には、たとえば、０Ｖ〜３０Ｖ程度の電圧が印加される。このように、低電圧配線は比較的に低い電圧が印加される低圧配線である。そして、第３層間絶縁膜２７上に形成された低電圧配線２８，２９を覆うように、第４層間絶縁膜３６が第３層間絶縁膜２７上に形成されている。
第４層間絶縁膜３６上には、本発明の配線の一例としての高電圧配線３０が形成されている。高電圧配線３０は、低電圧配線２８，２９よりも比較的に高い電圧（たとえば、４００Ｖ〜６００Ｖ）が印加される高圧配線である。高電圧配線３０は、この実施形態では、低電圧素子領域２を二分割するように素子分離ウェル７を幅方向に横切る直線状に形成されており、高電圧素子領域３の各部（たとえば、図示しない高電圧素子領域３のドレインコンタクト等）に接続されている。
次に、図３Ａ〜図３Ｃを参照して、導体膜１１のレイアウトについて、より具体的に説明する。図３Ａ〜図３Ｃは、図１の導体膜１１のレイアウトの一例を示す拡大平面図である。
図３Ａのレイアウトを参照すれば、導体膜１１は、素子分離ウェル７と高電圧配線３０とが交差する交差部３１とフィールド絶縁膜１０との間に介在している。このとき、フィールド絶縁膜１０の幅Ｗ１は、たとえば、５．０μｍ〜１０μｍである。また、導体膜１１の幅Ｗ２は、フィールド絶縁膜１０の幅Ｗ１よりも幅狭に形成されており、たとえば、２．０μｍ〜３．０μｍである。
素子分離ウェル７が交差部３１で高電圧配線３０と交差する方向（素子分離ウェル７の延びる方向）に関して、導体膜１１の長さは、当該交差部３１の長さＬ１以上に形成されている。
高電圧配線３０が交差部３１で素子分離ウェル７と交差する方向（高電圧配線３０の延びる方向）に関して、導体膜１１の長さ（つまり、導体膜１１の幅Ｗ２）は、交差部３１の長さＬ２よりも短い（すなわち、Ｗ２＜Ｌ２）。換言すれば、導体膜１１は、導体膜１１と高電圧配線３０とが交差する交差部３４の面積Ｓ１（この実施形態では、Ｗ２×Ｌ１）が、素子分離ウェル７と高電圧配線３０とが交差する交差部３１の面積Ｓ２（この実施形態では、Ｌ１×Ｌ２）よりも小さく（すなわち、Ｓ１＜Ｓ２）なるように形成されている。
次に、図３Ｂのレイアウトを参照すれば、導体膜１１の幅Ｗ２は、前述の図３Ａの場合と異なり、高電圧配線３０の延びる方向に関して、フィールド絶縁膜１０の内側の領域に、交差部３１の長さＬ２以上（すなわち、Ｗ２≧Ｌ２）に形成されている。このとき、導体膜１１の幅Ｗ２は、フィールド絶縁膜１０の幅Ｗ１とほぼ等しくなるように形成されていてもよい。
また、導体膜１１は、導体膜１１と高電圧配線３０とが交差する交差部３４の面積Ｓ１（この実施形態では、Ｗ２×Ｌ１）が、素子分離ウェル７と高電圧配線３０とが交差する交差部３１の面積Ｓ２（この実施形態では、Ｌ１×Ｌ２）以上（すなわち、Ｓ１≧Ｓ２）になるように形成されていることが好ましい。このような構成であれば、導体膜１１は、フィールド絶縁膜１０を介して素子分離ウェル７が形成された領域を確実、かつ完全に覆うことができる。
次に、図３Ｃのレイアウトを参照すれば、導体膜１１は、閉曲線を描く帯状に形成されておらず、高電圧配線３０と素子分離ウェル７とが交差する領域およびその周辺部にのみ形成されている点で前述の図３Ａおよび図３Ｂと異なる。
この場合、導体膜１１は、素子分離ウェル７の延びる方向に関して、導体膜１１の長さＬ３が交差部３１の長さＬ１以上（Ｌ３≧Ｌ１）になるように形成されていることが好ましい。また、図３Ｃでは、導体膜１１の幅Ｗ２は、高電圧配線３０の延びる方向に関して、交差部３１の長さＬ２以下（すなわち、Ｗ２≦Ｌ２）に形成されている構成を示しているが、図３Ｂの場合と同様に、交差部３１の長さＬ２以上（すなわち、Ｗ２≧Ｌ２）に形成されていることが好ましい。
つまり、導体膜１１が形成される領域の面積Ｓ３（この実施形態では、Ｗ２×Ｌ３）は、図３Ｃに示すように導体膜１１と高電圧配線３０との交差部３４の面積Ｓ１（この実施形態では、Ｗ２×Ｌ１）よりも大きく形成されていることが好ましい。このような構成であれば、高電圧配線３０直下の素子分離ウェル７だけでなく、高電圧配線３０から離れた領域に位置する素子分離ウェル７も確実に覆うことができる。導体膜１１が形成される領域の面積Ｓ３（この実施形態では、Ｗ２×Ｌ３）は、交差部３４の面積Ｓ１（この実施形態では、Ｗ１×Ｌ１）と同面積（すなわちＳ１＝Ｓ３）であってもよいし、交差部３１の面積Ｓ２（この実施形態では、Ｌ１×Ｌ２）と同面積（すなわちＳ２＝Ｓ３）であってもよい。
なお、図３Ａ〜図３Ｃでは、高電圧配線３０および導体膜１１のレイアウトの一例を示したが、これらのレイアウトは、高電圧配線３０に限定されるものではなく、たとえば、低電圧配線２８，２９にも適用できる。
このように、半導体装置１では、高電圧配線３０と低電圧配線２８，２９とが素子分離ウェル７と交差している。したがって、各配線２８，２９，３０と素子分離ウェル７とが交差していない場合に比べて、素子分離ウェル７と各配線２８，２９，３０との距離は近くなる。さらに、高電圧配線３０は、低電圧配線２８，２９よりも高い電圧が印加されるため、低電圧配線２８，２９よりも相対的に高い電界が発生する。したがって、このような構造の下では、フィールド絶縁膜１０の直下の領域、すなわち、素子分離ウェル７においてフィールド反転が比較的に生じやすい。
しかし、半導体装置１によれば、低電圧配線２８，２９および高電圧配線３０からの電界による影響を導体膜１１によって軽減することができる。具体的には、グランド電位に固定された導体膜１１が素子分離ウェル７よりも低電圧配線２８，２９および高電圧配線３０に近い位置に配置されているので、高電圧配線３０および低電圧配線２８，２９の両方からの電界を、導体膜１１によって効果的に終端させることができる。
これにより、低電圧配線２８，２９および高電圧配線３０の両方からの電界によって素子分離ウェル７中のイオンがフィールド絶縁膜１０の直下の領域に引き寄せられてフィールド反転が発生することを抑制することができる。その結果、素子分離ウェル７を横切るリークパスが形成されてリーク電流が発生することを抑制できるので、より安定した素子分離を実現できる半導体装置を提供することができる。
また、導体膜１１が閉曲線を描く帯状に形成される場合（図３Ａおよび図３Ｂの構成）には、フィールド絶縁膜１０上の領域において、素子分離ウェル７の直上には導体膜１１が必ず配置されている。したがって、素子分離ウェル７と低電圧配線２８，２９および高電圧配線３０が交差していても、低電圧配線２８，２９および高電圧配線３０による電界を導体膜１１によって良好に終端させることができる。
その結果、低電圧配線２８，２９および高電圧配線３０の配線規則に依らず、素子分離ウェル７におけるフィールド反転の発生を抑制することができるので、設計規則の自由度をさらに高めることができる。その結果、半導体チップ面積を有効に活用することができ、半導体チップを高シュリンク化することができる。
次に、図４Ａ〜図４Ｈを参照して、半導体装置１の製造工程について説明する。
図４Ａ〜図４Ｈは、半導体装置１の製造工程の一例を説明するための断面図である。なお、図４Ａ〜図４Ｈは、それぞれ図２に対応している。
半導体装置１を製造するには、図４Ａに示すように、ｐ−型のシリコン基板４が用意される。次に、シリコン基板４の表面にｎ型の不純物とｐ型の不純物とが選択的に注入される。そして、たとえば１１００℃以上の温度下で、ｎ型の不純物を添加しながらシリコン基板４のシリコンをエピタキシャル成長させる。これにより、図４Ｂに示すように、シリコン基板４とｎ−型エピタキシャル層５とを含むエピタキシャル基板４５が形成される。
シリコン基板４のエピタキシャル成長に際して、シリコン基板４に注入されたｎ型の不純物およびｐ型の不純物は、ｎ−型エピタキシャル層５の成長方向に拡散する。これにより、シリコン基板４とｎ−型エピタキシャル層５との境界を跨ぐ埋め込み層６とｐ−型ローアイソレーション領域９とが形成される。なお、ｐ型の不純物としては、たとえば、Ｂ（ホウ素），Ａｌ（アルミニウム）等を挙げることができ、ｎ型の不純物としては、たとえば、Ｐ（リン），Ａｓ（砒素）等を挙げることができる。
次に、図４Ｃに示すように、ｐ＋型ウェル領域８を形成すべき領域に選択的に開口を有するイオン注入マスク（図示せず）がｎ−型エピタキシャル層５上に形成される。そして、当該イオン注入マスクを介してｐ型の不純物がｎ−型エピタキシャル層５に注入される。これにより、ｐ＋型ウェル領域８とｐ−型ローアイソレーション領域９との２層構造からなる素子分離ウェル７が形成される。素子分離ウェル７が形成された後、イオン注入マスクは除去される。
次に、フィールド絶縁膜１０，１２を形成すべき領域に選択的に開口を有するハードマスク３２がｎ−型エピタキシャル層５上に形成される。そして、ハードマスク３２を介してｎ−型エピタキシャル層５の表面に熱酸化処理が施されてＬＯＣＯＳ膜からなるフィールド絶縁膜１０，１２が形成される。その後、ハードマスク３２は除去される。
次に、図４Ｄに示すように、ｎ−型エピタキシャル層５の表面に熱酸化処理が施されてゲート絶縁膜１８が形成される。このとき、ゲート絶縁膜１８はフィールド絶縁膜１０，１２と連なるように形成される。次に、導体膜１１およびゲート電極１９用のポリシリコンがｎ−型エピタキシャル層５上に堆積されて、ポリシリコン層３３が形成される。
次に、図４Ｅに示すように、導体膜１１およびゲート電極１９を形成すべき領域に選択的に開口を有するレジストマスク（図示せず）がポリシリコン層３３上に形成される。そして、当該レジストマスクを介してポリシリコン層３３の不要な部分がエッチングによって除去される。これにより、導体膜１１とゲート電極１９とが同時に形成される。なお、このとき、レジストマスクのレイアウトを変更するだけで、図３Ａ〜図３Ｃに示した各導体膜１１のレイアウトを得ることができる。その後、レジストマスクは除去される。
次に、ゲート絶縁膜１８の不要な部分を除去するため、選択的に開口を有するハードマスク（図示せず）がｎ−型エピタキシャル層５上に形成される。そして、当該ハードマスクを介してゲート絶縁膜１８の不要な部分にエッチング処理が施される。これにより、所定のゲート絶縁膜１８が形成される。ゲート絶縁膜１８を形成した後、ハードマスクは除去される。
次に、図４Ｆに示すように、ｎ−型ウェル領域１３とｐ−型ウェル領域１５とが形成される。ｎ−型ウェル領域１３を形成するには、まず、ｎ−型ウェル領域１３を形成すべき領域に選択的に開口を有するイオン注入マスク（図示せず）が形成される。そして、当該イオン注入マスクを介してｎ型の不純物がｎ−型エピタキシャル層５に注入される。これにより、ｎ−型ウェル領域１３が形成される。ｎ−型ウェル領域１３が形成された後、イオン注入マスクは、除去される。また、同様の手順で、ｐ−型ウェル領域１５を形成すべき領域に選択的に開口を有するイオン注入マスク（図示せず）が形成される。そして、当該イオン注入マスクを介してｐ型の不純物がｎ−型エピタキシャル層５に注入される。これにより、ｐ−型ウェル領域１５が形成される。ｐ−型ウェル領域１５が形成された後、イオン注入マスクは、除去される。
次に、ｐ−型ウェル領域１５の内方領域にｐ＋型不純物領域１６が形成される。ｐ＋型不純物領域１６を形成するには、まず、ｐ＋型不純物領域１６を形成すべき領域に選択的に開口を有するイオン注入マスク（図示せず）が形成される。そして、当該イオン注入マスクを介してｐ型の不純物がｐ−型ウェル領域１５に注入される。これにより、ｐ−型ウェル領域１５の内方領域にｐ＋型不純物領域１６が形成される。ｐ＋型不純物領域１６が形成された後、イオン注入マスクは、除去される。
次に、ｎ−型ウェル領域１３およびｐ−型ウェル領域１５の各内方領域にｎ＋型ドレイン領域１４およびｎ＋型ソース領域１７がそれぞれ選択的に形成される。ｎ＋型ドレイン領域１４およびｎ＋型ソース領域１７を形成するには、まず、ｎ＋型ドレイン領域１４およびｎ＋型ソース領域１７を形成すべき領域に選択的に開口を有するイオン注入マスク（図示せず）が形成される。そして、当該イオン注入マスクを介してｎ型の不純物がｎ−型ウェル領域１３およびｐ−型ウェル領域１５に注入される。これにより、ｎ＋型ドレイン領域１４およびｎ＋型ソース領域１７が形成される。ｎ＋型ドレイン領域１４およびｎ＋型ソース領域１７が形成された後、イオン注入マスクは、除去される。
次に、図４Ｇに示すように、導体膜１１およびゲート電極１９を覆うように絶縁材料が堆積されて第１層間絶縁膜２１が形成される。次に、第１層間絶縁膜２１を貫通するようにドレイン用コンタクト２３とソース用コンタクト２４を含む低電圧用コンタクトが形成されて、ｎ＋型ドレイン領域１４およびｎ＋型ソース領域１７とそれぞれ電気的に接続される。次に、ドレイン用コンタクト２３とソース用コンタクト２４を覆うように第２層間絶縁膜２５および第３層間絶縁膜２７がこの順で第１層間絶縁膜２１上に形成される。
次に、図４Ｈに示すように、ドレイン用コンタクト２３とソース用コンタクト２４と電気的に接続されるドレイン配線２８、ソース配線２９を含む低電圧配線（図１参照）が第３層間絶縁膜２７上に選択的に形成される。低電圧配線２８，２９を形成するには、低電圧配線２８，２９を形成すべき領域に所定の開口を有するレジストマスクを形成する。そして、当該レジストマスクを介して電極材料を堆積させることによって、低電圧配線２８，２９を形成することができる。
次に、低電圧配線２８，２９を覆うように第４層間絶縁膜３６が第３層間絶縁膜２７上に形成される。次に、第４層間絶縁膜３６上に、高電圧素子領域３と電気的に接続される高電圧配線３０が形成される。以上の工程を経て、第１実施形態に係る半導体装置１が製造される。
以上のように、半導体装置１の製造方法によれば、ＤＭＯＳ３５のゲート電極１９を形成する工程と同一の工程で導体膜１１を形成することができる。すなわち、半導体装置１の製造工程（図４Ｅ参照）においてレジストマスクのレイアウトを変更するだけでＤＭＯＳ３５のゲート電極１９と導体膜１１とを形成することができる。よって、新たな製造工程を追加する必要がないので、工程数の増加を防止することができる。
また、図４Ｅの製造工程時において、素子分離ウェル７の延びる方向に関して、導体膜１１の長さを交差部３１の長さＬ１以上に形成することによって（図３Ａ〜図３Ｃ参照）、素子分離ウェル７の延びる方向に沿って低電圧配線２８，２９および高電圧配線３０の位置ずれ（アライメントずれ）が生じても、導体膜１１と低電圧配線２８，２９および高電圧配線３０とを確実に交差させることができる。その結果、交差部３１におけるフィールド絶縁膜１０の直下の素子分離ウェル７でのフィールド反転の発生を効果的に抑制することができる半導体装置１を製造することができる。
次に、図５を参照して、本発明の第２実施形態の半導体装置４１について説明する。図５は、本発明の第２実施形態に係る半導体装置４１の模式的な断面図である。
第２実施形態に係る半導体装置４１が、前述の第１実施形態に係る半導体装置１と異なる点は、第１層間絶縁膜２１上に導体膜４２が形成されている点である。すなわち、フィールド反転を抑制するための導体膜は、フィールド絶縁膜１０の表面に接するように形成されている必要はなく、フィールド絶縁膜１０上の層間絶縁膜上に形成されていてもよい。その他の構成は、前述の第１実施形態に係る半導体装置１と同様の構成である。図５において、前述の図２に示された各部と対応する部分には同一の参照符号を付して、説明を省略する。
導体膜４２は、この実施形態では、第１層間絶縁膜２１上にドレイン用コンタクト２３およびソース用コンタクト２４と同一の層に形成されている。このとき、導体膜４２は、第１層間絶縁膜２１およびフィールド絶縁膜１０を介して素子分離ウェル７と対向している。導体膜４２のレイアウトとしては、前述の第１実施形態の図３Ａ〜図３Ｃで説明した各レイアウトと同様のレイアウトを適用することができる。
導体膜４２は、たとえば、ドレイン用コンタクト２３およびソース用コンタクト２４と同一材料および同一膜厚で形成されている。導体膜４２の材料としては、たとえば、アルミニウム、銅、タングステン等を挙げることができ、また、その膜厚は、たとえば、０．４μｍ〜２．０μｍである。導体膜４２は、たとえば、ソース配線２９と同電位（たとえば、グランド電位）に固定されている。この場合、導体膜４２は、ソース配線２９と一体的に連なるように形成されていてもよい。
以上のように、第２実施形態に係る半導体装置４１によっても、前述の第１実施形態に係る半導体装置１と同様の効果を奏することができる。
また、半導体装置４１では、低電圧用コンタクト２３，２４を形成する工程と同一工程で導体膜４２を形成することができる。すなわち、半導体装置４１の製造工程（図４Ｈの工程参照）においてレジストマスクのレイアウトを変更するだけで低電圧用コンタクト２３，２４と導体膜４２とを形成することができる。よって、新たな製造工程を追加する必要がないので、工程数の増加を防止することができる。
次に、図６を参照して、本発明の第３実施形態に係る半導体装置５１について説明する。
図６は、本発明の第３実施形態に係る半導体装置５１の模式的な平面図である。第３実施形態に係る半導体装置５１が、前述の第１実施形態に係る半導体装置１と異なる点は、高電圧配線３０に替えて、高電圧配線５２が形成されている点である。その他の構成は、前述の半導体装置１と同様である。図６において、前述の図１に示された各部と対応する部分には同一の参照符号を付して、説明を省略する。
高電圧配線５２は、低電圧素子領域２から一定の距離を空けた位置において、素子分離ウェル７に沿うように形成されている。
このように、素子分離ウェル７と高電圧配線５２とが交差しない構成によっても、高電圧配線５２からの電界による影響を導体膜１１によって軽減することができる。なお、この実施形態では、前述の第１実施形態と同様に、平面視四角環状に導体膜１１が形成されているが、導体膜１１は、少なくとも高電圧配線５２が形成されている領域に沿うように形成されていればよい。
より具体的には、図６のように、低電圧素子領域２から一定距離を空けて高電圧配線５２が形成される場合には、高電圧配線５２に隣接している素子分離ウェル７が電界の影響を受けやすい。したがって、少なくとも高電圧配線５２に隣接している素子分離ウェル７を覆うように、導体膜１１を形成すればよい。これにより、素子分離ウェル７におけるフィールド反転の発生を効果的に抑制することができる。
次に、図７を参照して、本発明の第４実施形態に係る半導体装置６１について説明する。
図７は、本発明の第４実施形態に係る半導体装置６１の模式的な平面図である。第４実施形態に係る半導体装置６１が、前述の第１実施形態に係る半導体装置１と異なる点は、高電圧配線３０に替えて、高電圧配線６２が形成されている点である。その他の構成は、前述の半導体装置１と同様である。図７において、前述の図１に示された各部と対応する部分には同一の参照符号を付して、説明を省略する。
高電圧配線６２は、フィールド絶縁膜１０が形成されている領域に沿って、フィールド絶縁膜１０の一部を完全に覆うように形成されている。つまり、高電圧配線６２は、フィールド絶縁膜１０が形成された領域（素子分離ウェル７が形成された領域）に倣って、フィールド絶縁膜１０を覆うように形成されている。
このような構成によっても、高電圧配線６２からの電界による影響を導体膜１１によって軽減することができる。なお、この実施形態では、前述の第１実施形態と同様に、平面視四角環状に導体膜１１が形成されているが、導体膜１１は、少なくとも高電圧配線６２と素子分離ウェル７とが対向する領域に形成されていればよい。したがって、導体膜１１は、高電圧配線６２が形成されている領域の直下のフィールド絶縁膜１０上に高電圧配線６２と対向するように形成されていればよい。
これにより、高電圧配線６２がフィールド絶縁膜１０が形成された領域に沿って、フィールド絶縁膜１０の一部を完全に覆うように形成されている場合であっても、素子分離ウェル７におけるフィールド反転の発生を確実に抑制することができる。
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、前述の第１実施形態では、導体膜１１がフィールド絶縁膜１０の中央部上に形成された構成を示しているが、導体膜１１は、素子分離ウェル７におけるフィールド反転を抑制できる範囲で、素子分離ウェル７が形成された領域の一部または全部を覆うように形成されていれば、高電圧配線３０の延びる方向にずれた位置に形成されていてもよい。
また、前述の第１〜第４実施形態では、半導体素子の一例としてＤＭＯＳ３５が低電圧素子領域２に形成された構成について説明したが、これに限定されるものではない。したがって、ＤＭＯＳ３５の他に、ＣＭＯＳ（Complementary MOS），ＢＪＴ（BipolarJunctionTransistor），ＩＧＢＴ（Insulated Gate Bipolar Transistor），ＪＦＥＴ（Junction Field Effect Transistor）、コントロールゲートおよびフローティングゲートを有する不揮発性メモリ等が形成された構成であってもよい。
また、低電圧素子領域２には、コンデンサ、抵抗等の各種回路素子が形成されていてもよい。さらに、これらの半導体素子および回路素子等の組み合わせによって、ＬＳＩ（Large Scale Integration）、ＳＳＩ（Small Scale Integration）、ＭＳＩ（Medium Scale Integration）、ＶＬＳＩ（Very Large Scale Integration）、ＵＬＳＩ（Ultra-Very Large Scale Integration）等の集積回路を構成していてもよい。
また、前述の第１〜第４実施形態では、ｐ型のシリコン基板４が形成されているが、導電型を反転させたｎ型のシリコン基板４が形成された構成であってもよい。この場合、他の不純物領域等の導電型も反転された構成となる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
１ 半導体装置
２ 低電圧素子領域
３ 高電圧素子領域
４ シリコン基板
５ ｎ−型エピタキシャル層
７ 素子分離ウェル
１０ フィールド絶縁膜
１１ 導体膜
１２ フィールド絶縁膜
２１ 第１層間絶縁膜
２５ 第２層間絶縁膜
２７ 第３層間絶縁膜
３０ 高電圧配線
３１ 交差部
３５ ＤＭＯＳ
３６ 第４層間絶縁膜
４１ 半導体装置
４２ 導体膜
４５ エピタキシャル基板
５１ 半導体装置
５２ 高電圧配線
６１ 半導体装置
６２ 高電圧配線

Claims (11)

  1. 低基準電圧を基準に動作する低電圧素子が形成された低電圧素子領域、および、前記低基準電圧よりも高い高基準電圧を基準に動作する高電圧素子が形成された高電圧素子領域を含む第１導電型の半導体層を、その表層部に有する半導体基板と、
    前記低電圧素子領域を区画し、かつ、前記高電圧素子領域から前記低電圧素子領域を電気的に分離するように前記半導体基板の表層部に形成された第２導電型の素子分離ウェルと、
    前記素子分離ウェルの表面を覆うフィールド絶縁膜と、
    前記半導体基板上に形成された層間絶縁膜と、
    平面視において前記低電圧素子領域を横切るように前記層間絶縁膜上に形成され、かつ、前記高電圧素子領域内の前記高電圧素子に電気的に接続された高電圧配線と、
    前記フィールド絶縁膜において前記高電圧配線と対向する領域を横切るように前記フィールド絶縁膜の上に形成され、かつ、前記低基準電圧に固定された導体膜とを含む、半導体装置。
  2. 平面視において前記フィールド絶縁膜を横切るように前記層間絶縁膜内に形成され、かつ、前記低電圧素子領域内の前記低電圧素子に電気的に接続された低電圧配線をさらに含み、
    前記導体膜は、前記フィールド絶縁膜において前記低電圧配線と対向する領域を横切るように前記フィールド絶縁膜の上に形成されている、請求項１に記載の半導体装置。
  3. 前記素子分離ウェルは、平面視において前記高電圧配線と交差する交差部を含み、
    前記素子分離ウェルが前記交差部で前記高電圧配線と交差する方向に関して、前記導体膜の長さが前記交差部の長さ以上である、請求項１または２に記載の半導体装置。
  4. 前記素子分離ウェルは、平面視において前記高電圧配線と交差する交差部を含み、
    前記高電圧配線が前記交差部で前記素子分離ウェルと交差する方向に関して、前記導体膜の長さが前記交差部の長さよりも短い、請求項１〜３のいずれか一項に記載の半導体装置。
  5. 前記素子分離ウェルは、平面視において前記高電圧配線と交差する交差部を含み、
    前記高電圧配線が前記交差部で前記素子分離ウェルと交差する方向に関して、前記導体膜の長さが前記交差部の長さ以上である、請求項１〜３のいずれか一項に記載の半導体装置。
  6. 前記素子分離ウェルが、前記低電圧素子領域の周縁に沿う帯状に形成されており、
    前記フィールド絶縁膜が、前記低電圧素子領域の周縁に沿う帯状に形成されており、
    前記導体膜が、前記低電圧素子領域の周縁に沿う帯状に形成されている、請求項１〜５のいずれか一項に記載の半導体装置。
  7. 前記素子分離ウェルが、前記低電圧素子領域を取り囲む環状に形成されており、
    前記フィールド絶縁膜が、前記低電圧素子領域を取り囲む環状に形成されており、
    前記導体膜が、前記低電圧素子領域を取り囲む環状に形成されている、請求項１〜６のいずれか一項に記載の半導体装置。
  8. 前記低電圧素子領域には、ＭＯＳトランジスタが前記低電圧素子として形成されており、
    前記導体膜は、前記ＭＯＳトランジスタのソースと同電位を成している、請求項１〜７のいずれか一項に記載の半導体装置。
  9. 前記導体膜が、前記ＭＯＳトランジスタのゲートと同じ層に前記ゲートと同じ材料で形成されている、請求項８に記載の半導体装置。
  10. 前記ゲートおよび前記導体膜がポリシリコンからなる、請求項９に記載の半導体装置。
  11. 前記層間絶縁膜が配線層を含み、
    前記導体膜が、前記配線層に配置された配線膜によって形成されている、請求項１〜１０のいずれか一項に記載の半導体装置。
JP2013134001A 2013-06-26 2013-06-26 半導体装置 Active JP6234715B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2013134001A JP6234715B2 (ja) 2013-06-26 2013-06-26 半導体装置
US14/314,726 US9306002B2 (en) 2013-06-26 2014-06-25 Semiconductor device
US15/080,641 US9887187B2 (en) 2013-06-26 2016-03-25 Semiconductor device for preventing field inversion
US15/871,790 US10236284B2 (en) 2013-06-26 2018-01-15 Semiconductor device for preventing field inversion

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013134001A JP6234715B2 (ja) 2013-06-26 2013-06-26 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2017204728A Division JP6533266B2 (ja) 2017-10-23 2017-10-23 半導体装置

Publications (2)

Publication Number Publication Date
JP2015012020A JP2015012020A (ja) 2015-01-19
JP6234715B2 true JP6234715B2 (ja) 2017-11-22

Family

ID=52114762

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013134001A Active JP6234715B2 (ja) 2013-06-26 2013-06-26 半導体装置

Country Status (2)

Country Link
US (3) US9306002B2 (ja)
JP (1) JP6234715B2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6234715B2 (ja) 2013-06-26 2017-11-22 ローム株式会社 半導体装置
TWI629785B (zh) * 2016-12-29 2018-07-11 新唐科技股份有限公司 高電壓積體電路的高電壓終端結構
CN109980009B (zh) * 2017-12-28 2020-11-03 无锡华润上华科技有限公司 一种半导体器件的制造方法和集成半导体器件

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4862242A (en) * 1983-12-05 1989-08-29 General Electric Company Semiconductor wafer with an electrically-isolated semiconductor device
JP3334027B2 (ja) * 1996-02-06 2002-10-15 富士電機株式会社 高耐圧横型半導体装置
US5925910A (en) * 1997-03-28 1999-07-20 Stmicroelectronics, Inc. DMOS transistors with schottky diode body structure
JP3485087B2 (ja) * 1999-12-27 2004-01-13 セイコーエプソン株式会社 半導体装置
JP4906281B2 (ja) * 2005-03-30 2012-03-28 オンセミコンダクター・トレーディング・リミテッド 半導体装置
JP2007109873A (ja) * 2005-10-13 2007-04-26 Seiko Epson Corp 半導体装置
KR101418398B1 (ko) * 2008-07-04 2014-07-11 페어차일드코리아반도체 주식회사 필드 형성층을 구비하는 고전압 반도체소자 및 그 제조방법
JP5700649B2 (ja) 2011-01-24 2015-04-15 旭化成エレクトロニクス株式会社 半導体装置の製造方法
KR101800371B1 (ko) * 2011-05-27 2017-11-23 삼성전자주식회사 반도체 장치
KR20140029027A (ko) * 2012-08-31 2014-03-10 에스케이하이닉스 주식회사 반도체 장치
JP6234715B2 (ja) * 2013-06-26 2017-11-22 ローム株式会社 半導体装置

Also Published As

Publication number Publication date
US20180138165A1 (en) 2018-05-17
US20160211252A1 (en) 2016-07-21
US9306002B2 (en) 2016-04-05
US10236284B2 (en) 2019-03-19
US20150001639A1 (en) 2015-01-01
JP2015012020A (ja) 2015-01-19
US9887187B2 (en) 2018-02-06

Similar Documents

Publication Publication Date Title
TWI647843B (zh) 半導體裝置
JP6591312B2 (ja) 半導体装置
JP5426112B2 (ja) 半導体装置およびその製造方法
TW201712874A (zh) 半導體裝置及半導體裝置的製造方法
CN104916637B (zh) 半导体器件及其制造方法
TWI532166B (zh) 橫向擴散金氧半導體元件及其製造方法
KR101807334B1 (ko) 멀티 소오스 jfet 디바이스
KR20140112629A (ko) Ldmos 소자와 그 제조 방법
US10236284B2 (en) Semiconductor device for preventing field inversion
US8227857B2 (en) Planar extended drain transistor and method of producing the same
JP2017079308A (ja) 半導体装置およびその製造方法
US9012979B2 (en) Semiconductor device having an isolation region separating a lateral double diffused metal oxide semiconductor (LDMOS) from a high voltage circuit region
JP5983122B2 (ja) 半導体装置
KR20110078621A (ko) 반도체 소자 및 그 제조 방법
JP6533266B2 (ja) 半導体装置
JP2000260990A (ja) 高電圧素子及びその製造方法
US20230155021A1 (en) Silicon carbide semiconductor device
JP6319761B2 (ja) 半導体装置
JP6188205B2 (ja) 高降伏電圧を有するバイポーラトランジスタ
JP6707917B2 (ja) 半導体装置及びその製造方法
JP6184057B2 (ja) 半導体装置
TWI708364B (zh) 半導體元件及其製造方法
TWI672766B (zh) 隔離元件及其製作方法
CN112652665A (zh) 具有完全金属硅化层栅极的器件及其制造方法
JP2010171085A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160519

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170202

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170131

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170331

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170727

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170913

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170926

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20171025

R150 Certificate of patent or registration of utility model

Ref document number: 6234715

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250