JP6319761B2 - 半導体装置 - Google Patents
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Description
そこで、本発明は、モールド樹脂中の可動イオンに起因するリーク電流の発生を抑制して、優れた信頼性を有する半導体装置を提供することを目的とする。
また、この構成によれば、電界効果トランジスタとモールド樹脂との間に導体膜が介在している。これにより、可動イオンと反対極性のイオンが電界効果トランジスタのチャネル領域に引き寄せられてチャネルが反転することを抑制することができる。その結果、オフ時に電界効果トランジスタのチャネル領域が導通してリーク電流が流れることを抑制することができる。
また、この構成によれば、導体膜の電位はソース領域と同じ電圧、すなわち基準電圧が印加されている。これにより、モールド樹脂中の可動イオンによる電界を、導体膜によって強制的に終端させることができる。その結果、モールド樹脂、その他周辺部に蓄積されたイオンによらずに、不所望なリーク電流の発生を効果的に抑制することができる。
前記一局面に係る半導体装置は、前記層間絶縁膜内において前記ソース配線膜と同じ層に形成され、前記電界効果トランジスタの前記ドレイン領域に電気的に接続されたドレイン配線膜をさらに含み、前記導体膜が、前記ドレイン配線膜を取り囲むように形成されていてもよい。
この構成によれば、半導体装置の製造工程において、ソース配線膜を形成する工程と同一工程で導体膜を形成することができる。すなわち、半導体装置の製造工程においてレジストマスクのレイアウトを変更するだけでソース配線膜と導体膜とを同時に形成することができる。よって、新たな製造工程を追加する必要がないので、工程数の増加を防止することができる。
前記一局面に係る半導体装置において、前記導体膜が、前記ソース配線膜と一体的に形成された配線膜からなっていてもよい。
前記一局面に係る半導体装置において、前記導体膜が、前記半導体層の表面に垂直な方向から見た平面視において、前記絶縁膜を覆っていてもよい。この構成によれば、絶縁膜の直下の領域でフィールド反転が発生することを確実に抑制することができる。その結果、絶縁膜の直下の領域におけるリーク電流の発生を効果的に抑制することができる。
前記一局面に係る半導体装置において、前記導体膜が、前記半導体層の表面に垂直な方向から見た平面視において、前記電界効果トランジスタの前記ゲート電極を覆っていてもよい。この構成によれば、電界効果トランジスタのチャネル領域が反転することを確実に抑制することができる。その結果、チャネル領域におけるリーク電流の発生を効果的に抑制することができる。
前記一局面に係る半導体装置において、前記導体膜が、前記半導体層の表面に垂直な方向から見た平面視において、前記チャネル領域および前記ソース領域を覆っていてもよい。この構成によれば、電界効果トランジスタのチャネル領域が反転することを確実に抑制することができる。その結果、チャネル領域におけるリーク電流の発生を効果的に抑制することができる。
前記一局面に係る半導体装置において、前記半導体層が、領域分離構造によって、低基準電圧を基準に動作する低電圧領域と、前記低基準電圧よりも高い高基準電圧を基準に動作する高電圧領域とに分離されており、前記高電圧領域が、前記絶縁膜によって複数の素子形成領域に分離されており、前記導体膜が、前記高電圧領域上に配置された高電圧領域導体膜を含んでいてもよい。
したがって、この構成によれば、特にモールド樹脂中の可動イオンが半導体層側に引き寄せられやすい高電圧領域側における電界を、高電圧領域導体膜によって軽減することができる。その結果、高電圧領域側でのリーク電流の発生を効果的に抑制することができる。
前述のようにモールド樹脂中の可動イオンは高電圧領域側に引き寄せられやすいので、当該可動イオンの移動に伴い低電圧領域では、高電圧領域側に比して可動イオンとは反対極性のイオンが多く分布することとなる。そのため、本発明とは異なり、導体膜を有さない構成の下では、低電圧領域において、可動イオンと同極性のイオンが絶縁膜の直下の領域に引き寄せられてフィールド反転し、リーク電流が発生するおそれがある。
他の局面に係る半導体装置は、半導体層と、前記半導体層に形成され、複数の素子形成領域を分離する絶縁膜と、前記素子形成領域において前記半導体層の表面部に互いに間隔を空けて形成されたソース領域およびドレイン領域と、前記ソース領域および前記ドレイン領域の間のチャネル領域にゲート絶縁膜を挟んで対向するゲート電極とを有する電界効果トランジスタと、前記半導体層上に形成された層間絶縁膜と、前記層間絶縁膜上に形成されたモールド樹脂と、前記層間絶縁膜内に形成され、前記電界効果トランジスタの前記ドレイン領域に電気的に接続されたドレイン配線膜と、前記半導体層の表面に垂直な方向から見た平面視において前記ゲート電極および前記ドレイン配線膜と重なるように前記層間絶縁膜および前記モールド樹脂の間に介在し、前記ソース領域と同電位に固定された導体膜とを含む。
この半導体装置によれば、前述の一局面に係る半導体装置の効果と同様の効果を奏することができる。また、この半導体装置では、ドレイン配線膜およびソース配線膜とは異なる層に導体膜が形成されているので、これらドレイン配線膜およびソース配線膜を回避するように導体膜を形成する必要はない。これにより、ドレイン配線膜の配線パターンおよびソース配線膜の配線パターンに依らずに、導体膜を任意のパターンで形成できる。
前記他の局面に係る半導体装置は、前記層間絶縁膜内に形成され、前記電界効果トランジスタの前記ゲート電極に電気的に接続されたゲート配線膜をさらに含み、前記導体膜は、前記平面視において、前記ゲート電極および前記ドレイン配線膜に加えて、前記ゲート配線膜と重っていてもよい。
前記他の局面に係る半導体装置において、前記ゲート配線膜および前記ドレイン配線膜が、第1配線層に形成され、前記導体膜は、前記第1配線層とは異なる第2配線層に形成されていてもよい。
前記他の局面に係る半導体装置において、前記ゲート配線膜および前記ドレイン配線膜が、第1配線層に形成され、前記導体膜は、前記第1配線層と前記モールド樹脂との間に介在する第2配線層に形成されていてもよい。
前記他の局面に係る半導体装置において、前記層間絶縁膜内に形成され、前記電界効果トランジスタの前記ソース領域に電気的に接続されたソース配線膜をさらに含み、前記導体膜は、前記平面視において、前記ゲート電極および前記ドレイン配線膜に加えて、前記ソース配線膜と重っていてもよい。
前記他の局面に係る半導体装置において、前記導体膜が、前記平面視において、前記絶縁膜と重なっていてもよい。
前記他の局面に係る半導体装置において、前記導体膜が、前記平面視において、前記チャネル領域および前記ソース領域と重なっていてもよい。
前記他の局面に係る半導体装置は、前記モールド樹脂および前記導体膜の間に介在するパッシベーション膜をさらに含んでいてもよい。前記他の局面に係る半導体装置において、前記パッシベーション膜は、前記平面視において前記導体膜と重なっていてもよい。
前記他の局面に係る半導体装置において、前記パッシベーション膜の屈折率は、2.0以上であってもよい。前記他の局面に係る半導体装置において、前記パッシベーション膜の屈折率は、2.3以上であってもよい。前記他の局面に係る半導体装置において、前記パッシベーション膜が、前記モールド樹脂に接していてもよい。
前記他の局面に係る半導体装置において、前記半導体層が、領域分離構造によって、低基準電圧を基準に動作する低電圧領域と、前記低基準電圧よりも高い高基準電圧を基準に動作する高電圧領域とに分離されており、前記高電圧領域が、前記絶縁膜によって複数の素子形成領域に分離されており、前記導体膜が、前記高電圧領域上に配置された高電圧領域導体膜を含んでいてもよい。
前記他の局面に係る半導体装置において、前記低電圧領域が、前記絶縁膜によって複数の素子形成領域に分離されており、前記導体膜が、前記低電圧領域上に配置された低電圧領域導体膜を含んでいてもよい。
図1(a)は、本発明の第1実施形態に係る半導体装置1の模式的な平面図である。また、図1(b)は、図1(a)の破線で囲まれた領域Dの拡大平面図である。
半導体装置1は、本発明の半導体層の一例としてのSOI基板10を含む。なお、半導体層としては、SOI基板10に限らず、いわゆるバルク基板を用いてもよい。SOI基板10には、素子分離構造2によって互いに分離された高電圧領域3と低電圧領域4とが形成されている。
なお、本実施形態では、高電圧領域3に2つの高電圧素子形成領域6,7および低電圧領域4に2つの低電圧素子形成領域8,9が含まれる構成について説明するが、高電圧領域3および低電圧領域4は、3つ、4つまたはそれ以上の高電圧素子形成領域および低電圧素子形成領域をそれぞれ有する構成であってもよい。
次に、図2を参照して、半導体装置1の断面構造について具体的に説明する。図2は、図1(b)の切断面線II−IIから見た断面図である。
エピタキシャル層13は、たとえば、20μm〜30μmの厚さのシリコンで形成されている。エピタキシャル層13は、n型不純物がドーピングされたn−型の領域であり、その不純物濃度は1.0×1014cm−3〜1.0×1016cm−3である。n型の不純物としては、たとえば、P(リン),As(砒素)等を挙げることができる。なお、エピタキシャル層13の層厚および濃度は一例であり、これらの値に限定されるものではない。たとえば、エピタキシャル層13の不純物濃度をより薄くすれば、エピタキシャル層13の層厚をより厚くできるし、エピタキシャル層13の不純物濃度をより濃くすれば、エピタキシャル層13の層厚をより薄く形成することができる。
高電圧領域3の第1高電圧素子形成領域6および第2高電圧素子形成領域7には、本発明の半導体素子の一例としての高耐圧用のMOSトランジスタがそれぞれ同様の構成で形成されている。
第1のHV−pMOS17および第2のHV−pMOS18は、それぞれ、エピタキシャル層13の表面に互いに間隔を空けて選択的に形成されたp−型のHVドレイン領域19およびHVソース領域20を含む。HVドレイン領域19およびHVソース領域20の表面部にはそれぞれ、それらの内方領域にp+型のHVドレインコンタクト領域21およびp+型のHVソースコンタクト領域22が形成されている。そして、HVドレイン領域19とHVソース領域20との間のHVチャネル領域25に対向するように、エピタキシャル層13の表面上には、HVゲート絶縁膜23を介してHVゲート電極24が形成されている。HVゲート電極24の両側面は、窒化シリコン等の絶縁材料からなるサイドウォール26に覆われている。
低電圧領域4の第1低電圧素子形成領域8および第2低電圧素子形成領域9には、本発明の半導体素子の一例としての低耐圧用のMOSトランジスタがそれぞれ同様の構成で形成されている。
第1のLV−pMOS27および第2のLV−pMOS28は、それぞれ、エピタキシャル層13の表面に互いに間隔を空けて選択的に形成されたp−型のLVドレイン領域29およびLVソース領域30を含む。LVドレイン領域29およびLVソース領域30の表面部にはそれぞれ、それらの内方領域にp+型のLVドレインコンタクト領域31およびp+型のLVソースコンタクト領域32が形成されている。そして、LVドレイン領域29とLVソース領域30との間のLVチャネル領域35に対向するように、エピタキシャル層13の表面上には、LVゲート絶縁膜33を介してLVゲート電極34が形成されている。LVゲート電極34の両側面は、窒化シリコン等の絶縁材料からなるサイドウォール36に覆われている。
また、SOI基板10上には、高電圧領域3と低電圧領域4とを完全に覆うように第1層間絶縁膜40が形成されている。第1層間絶縁膜40上には、配線層41と、第2層間絶縁膜42と、パッシベーション膜43と、モールド樹脂44とがこの順に形成されている。第1層間絶縁膜40は、たとえば、酸化シリコン等の絶縁材料からなる。
第2層間絶縁膜42は、配線層41を覆うように第1層間絶縁膜40上に形成されている。第2層間絶縁膜42は、たとえば、第1層間絶縁膜40と同一の材料からなる。
パッシベーション膜43は、たとえば、P−CVD(Plasma-enhanced Chemical Vapor Deposition:プラズマCVD)法によって形成される。P−CVD法は、SiH4(シラン)ガスとNH3(アンモニア)ガスとを含むガス雰囲気中で行われる。SiH4ガスとNH3ガスとのガス流量(ml/min)の比率(SiH4:NH3)は、この実施形態では、概ね1:4である。
次に、図3Aおよび図3B、図4Aおよび図4B、ならびに図5を参照して、半導体装置1の効果を参考例に係る半導体装置57と比較して説明する。
この実施形態では、HVドレイン領域19およびHVソース領域20は、互いに間隔を空けた平面視ストライプ状に形成されており、たとえば、平面視で同一の長方形状に形成されている。このHVドレイン領域19とHVソース領域20とで挟まれた線状の領域がHVチャネル領域25であり、このHVチャネル領域25上において、HVゲート電極24が領域19,22の長手方向に沿って形成されている。
HVソース配線膜59もHVドレイン配線膜47同様に、平面視でHVソース領域20の内方領域に収まる形状で形成されている。この実施形態では、HVソース配線膜59は、平面視で線状に形成されており、その周縁がHVソース領域20の周縁から内側に間隔を空けて画成されている。
このような構成の下で、各半導体装置1,57の高電圧領域3に基準電圧(+V)を印加した場合について説明する。基準電圧(+V)は、電気的にフローティングされている。高電圧領域3の電圧は0V〜数百Vの間を常に変動している。また、HVドレイン配線膜47およびHVゲート配線膜49には、基準電圧(+V)よりも数十V程度高い電圧が印加されている。たとえば、高電圧領域3の電圧が600Vのとき、HVドレイン配線膜47の電圧は630Vであり、HVゲート配線膜49の電圧は630Vである。
図6は、本発明の第2実施形態に係る半導体装置61の模式的な断面図である。図6において、前述の図2に示された各部と対応する部分には同一の参照符号を付して、説明を省略する。
高屈折率パッシベーション膜64は、前述の第1実施形態におけるパッシベーション膜43と同様に、その膜厚が、たとえば1.0μm〜2.0μmの窒化シリコン膜である。高屈折率パッシベーション膜64の屈折率は、パッシベーション膜43よりも高い2.0以上である。高屈折率パッシベーション膜64の屈折率は、好ましくは、2.3以上である。このような高屈折率パッシベーション膜64は、SiH4ガスのガス流量およびNH3ガスのガス流量の流量比率を変更することにより形成することができる。
図7Aは、参考例に係る半導体装置66の模式的な断面図である。図7Bは、図6の半導体装置61の模式的な断面図である。ここで、参考例に係る半導体装置66とは、図4Bに示した半導体装置57と同様の構成を備える半導体装置である。また、図7Aおよび図7Bでは、低電圧領域4の図示を省略し、高電圧領域3のみを示している。
これに対して第2実施形態の半導体装置61では、図7Bに示すように、第2層間絶縁膜42とモールド樹脂44との間に高屈折率パッシベーション膜64が形成されており、その上面がモールド樹脂44に接している。高屈折率パッシベーション膜64は比較的小さいバンドギャップを有しており、換言すれば、比較的大きい導電率を有している。これにより、高屈折率パッシベーション膜64とモールド樹脂44との境界面B1に可動イオンが引き寄せられて帯電しても、半導体装置61の電圧をオフにしたときには、当該可動イオンの帯電量を減少させることができる。その結果、電圧が解除された後における不所望なリーク電流の発生を解消することができる。
図8は、本発明の第3実施形態に係る半導体装置71の模式的な平面図である。図9は、図8の切断面線IX−IXから見た断面図である。図8および図9では、低電圧領域4の図示を省略し、高電圧領域3のみを示しているまた、図8および図9において、前述の図3A、図3Bおよび図7Bに示された各部と対応する部分には同一の参照符号を付して、説明を省略する。
次に、図10および図11を参照して、本発明の第4実施形態に係る半導体装置81について説明する。
図10は、本発明の第4実施形態に係る半導体装置81の模式的な平面図である。図11は、図10の切断面線XI−XIから見た断面図である。図10および図11では、低電圧領域4の図示を省略し、高電圧領域3のみを示しているまた、図10および図11において、前述の図3A、図3Bおよび図7Bに示された各部と対応する部分には同一の参照符号を付して、説明を省略する。
配線層83は、たとえば、1.0μm〜3.0μmのアルミニウム配線膜からなる。配線層83は、高電圧領域3の全域および低電圧領域4の全域を覆うように形成された導体膜82を含む。この導体膜82は、前述の第1〜第3実施形態と同様に、各領域3,4に対応する基準電圧が印加されている。なお、この実施形態では、配線層83の導体膜82のみを図示しているが、配線層83は、図示しない領域において導体膜82と同一材料および同一厚さからなる配線膜を含んでいてもよい。たとえば、HVソース配線膜59から引き回された配線等を含んでいてもよい。
また、この半導体装置81では、導体膜82がHVドレイン配線膜47およびHVゲート配線膜49と異なる配線層に形成されているので、これら配線膜47,49を回避するように導体膜82を形成する必要はない。これにより、リーク電流の発生をより効果的に抑制することができるだけでなく、第1層間絶縁膜40上に形成される配線層41の配線パターンに依らずに、導体膜82を高電圧領域3の全域および低電圧領域4の全域を確実に覆うように形成することができる。
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
また、前述の第1および第3実施形態では、導体膜45,46,73は、半導体装置1,71の領域Dにおいて形成されている例を示したが、導体膜45,46,73は、領域D以外の領域にも形成されていてもよい。したがって、導体膜45,46,73は、たとえば、高電圧領域3の全域および低電圧領域4の全域を選択的に覆うように形成されていてもよい。この構成によれば、高電圧領域3および低電圧領域4に形成されている他の半導体素子に電界の影響が及ぶことを効果的に抑制することができる。
たとえば、高電圧領域3および低電圧領域4にポリシリコン抵抗が形成される場合には、周囲の電界の影響によってポリシリコン抵抗の抵抗値が変動しやすいという問題がある。したがって、第1〜第4実施形態のような導体膜45,46,73,83を、ポリシリコン抵抗が形成された領域上を覆うように形成することによって、より安定した抵抗値を有するポリシリコン抵抗を得ることができる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。この明細書および図面から抽出される特徴の例を以下に示す。
[項1]半導体層と、前記半導体層に形成され、複数の素子形成領域を分離する絶縁膜と、前記素子形成領域に形成された半導体素子と、前記半導体層上に形成された層間絶縁膜と、前記層間絶縁膜上に形成されたモールド樹脂と、前記層間絶縁膜内に形成され、前記素子形成領域および絶縁膜の少なくともいずれかと前記モールド樹脂との間に介在される導体膜とを含む、半導体装置。
この構成によれば、モールド樹脂中の可動イオンによる電界の影響を導体膜によって軽減することができる。つまり、モールド樹脂中で可動イオンが半導体層側に引き寄せられて帯電しても、当該帯電に対して、半導体層よりもモールド樹脂に近い位置に配置された導体膜に可動イオンと反対極性のイオンを帯電させることができる。これにより、モールド樹脂中の可動イオンによる電界が絶縁膜の直下の半導体領域に与える影響を軽減することができる。
そのため、絶縁膜の直下の領域に可動イオンと反対極性のイオンが引き寄せられてフィールド反転することを抑制することができる。その結果、互いに隣り合う素子形成領域間におけるリーク電流の発生を抑制することができるので、優れた信頼性を有する半導体装置を提供することができる。
[項2]前記半導体層が、領域分離構造によって、低基準電圧を基準に動作する低電圧領域と、前記低基準電圧よりも高い高基準電圧を基準に動作する高電圧領域とに分離されており、前記高電圧領域が、前記絶縁膜によって複数の素子形成領域に分離されており、前記導体膜が、前記高電圧領域上に配置された高電圧領域導体膜を含む、項1に記載の半導体装置。
低電圧領域と高電圧領域とに分離された領域分離構造を有する半導体装置では、モールド樹脂中の可動イオンは、相対的に基準電圧の高い高電圧領域側に引き寄せられやすい。
したがって、この構成によれば、特にモールド樹脂中の可動イオンが半導体層側に引き寄せられやすい高電圧領域側における電界を、高電圧領域導体膜によって軽減することができる。その結果、高電圧領域側でのリーク電流の発生を効果的に抑制することができる。
[項3]前記低電圧領域が、前記絶縁膜によって複数の素子形成領域に分離されており、前記導体膜が、前記低電圧領域上に配置された低電圧領域導体膜を含む、項2に記載の半導体装置。
前述のようにモールド樹脂中の可動イオンは高電圧領域側に引き寄せられやすいので、当該可動イオンの移動に伴い低電圧領域では、高電圧領域側に比して可動イオンとは反対極性のイオンが多く分布することとなる。そのため、本発明とは異なり、導体膜を有さない構成の下では、低電圧領域において、可動イオンと同極性のイオンが絶縁膜の直下の領域に引き寄せられてフィールド反転し、リーク電流が発生するおそれがある。
そこで、項3に記載の構成によれば、低電圧領域導体膜が低電圧領域側に形成されているので、たとえ低電圧領域側に反対極性のイオンが多く分布して、そのイオンによる電界が生じても、その電界による影響を低電圧領域導体膜によって軽減することができる。その結果、低電圧領域側におけるフィールド反転の発生を効果的に抑制することができる。
[項4]前記半導体素子が、前記半導体層の表面に形成されたゲート絶縁膜を含むMOSトランジスタを含む、項1〜3のいずれか一項に記載の半導体装置。
この構成によれば、MOSトランジスタとモールド樹脂との間に導体膜が介在している。これにより、可動イオンと反対極性のイオンがMOSトランジスタのチャネル領域に引き寄せられてチャネルが反転することを抑制することができる。その結果、オフ時にMOSトランジスタのチャネル領域が導通してリーク電流が流れることを抑制することができる。
[項5]前記導体膜が、前記MOSトランジスタのソース領域と同電位である、項4に記載の半導体装置。
この構成によれば、導体膜の電位はソース領域と同じ電圧、すなわち基準電圧が印加されている。これにより、モールド樹脂中の可動イオンによる電界を、導体膜によって強制的に終端させることができる。その結果、モールド樹脂、その他周辺部に蓄積されたイオンによらずに、不所望なリーク電流の発生を効果的に抑制することができる。
[項6]前記導体膜が、前記MOSトランジスタの前記ソース領域に接続されたソース配線膜と同じ層に前記ソース配線膜と一体的に形成された配線膜からなり、前記MOSトランジスタのゲート上および前記絶縁膜上の領域にまで延びている、項4または5に記載の半導体装置。
この構成によれば、絶縁膜の直下の領域でフィールド反転が発生することを確実に抑制することができるだけでなく、MOSトランジスタのチャネル領域が反転することも確実に抑制することができる。その結果、絶縁膜の直下の領域およびチャネル領域におけるリーク電流の発生を効果的に抑制することができる。
また、この構成によれば、半導体装置の製造工程において、ソース配線膜を形成する工程と同一工程で導体膜を形成することができる。すなわち、半導体装置の製造工程においてレジストマスクのレイアウトを変更するだけでソース配線膜と導体膜とを同時に形成することができる。よって、新たな製造工程を追加する必要がないので、工程数の増加を防止することができる。
[項7]前記導体膜が、前記MOSトランジスタのゲートの直上の配線層に配置されている、項4〜6のいずれか一項に記載の半導体装置。
[項8]前記導体膜が、前記半導体層の表面に垂直な方向から見た平面視において、前記素子形成領域内の前記MOSトランジスタのチャネル領域および前記ソース領域を覆うように形成されている、項4〜7のいずれか一項に記載の半導体装置。
[項9]前記導体膜が、前記半導体層の表面に垂直な方向から見た平面視において、前記MOSトランジスタのドレイン領域の一部を回避した領域に形成されている、項8に記載の半導体装置。
[項10]前記層間絶縁膜と前記モールド樹脂との間に、屈折率が2.0以上の窒化シリコンからなるパッシベーション膜が介在されている、項1〜9のいずれか一項に記載の半導体装置。
この構成によれば、比較的小さなバンドギャップを有するパッシベーション膜が層間絶縁膜とモールド樹脂との間に介在されている。換言すれば、比較的大きな導電率を有するパッシベーション膜が形成されている。これにより、半導体装置の電圧をオフにしたときに、可動イオンの帯電量を減少させることができる。その結果、不所望なリーク電流の発生を解消することができる。
[項11]前記パッシベーション膜の前記屈折率は、2.3以上である、項10に記載の半導体装置。
[項12]前記パッシベーション膜が前記モールド樹脂に接している、項10または11に記載の半導体装置。
2 素子分離構造
3 高電圧領域
4 低電圧領域
5 フィールド絶縁膜
6 第1高電圧素子形成領域
7 第2高電圧素子形成領域
8 第1低電圧素子形成領域
9 第2低電圧素子形成領域
10 SOI基板
17 第1のHV−pMOS
18 第2のHV−pMOS
19 HVドレイン領域
20 HVソース領域
23 HVゲート絶縁膜
24 HVゲート電極
27 第1のLV−pMOS
28 第2のLV−pMOS
29 LVドレイン領域
30 LVソース領域
33 LVゲート絶縁膜
34 LVゲート電極
41 配線層
42 第2層間絶縁膜
43 パッシベーション膜
44 モールド樹脂
45 高電圧領域導体膜
46 低電圧領域導体膜
59 HVソース配線膜
60 LVソース配線膜
61 半導体装置
64 高屈折率パッシベーション膜
71 半導体装置
81 半導体装置
82 導体膜
83 配線層
Claims (13)
- 半導体層と、
前記半導体層に形成され、複数の素子形成領域を分離する絶縁膜と、
前記複数の素子形成領域のそれぞれに形成され、前記半導体層の表面部に互いに間隔を空けて形成されたソース領域およびドレイン領域と、前記ソース領域および前記ドレイン領域の間のチャネル領域にゲート絶縁膜を挟んで対向するゲート電極とをそれぞれ有する複数の電界効果トランジスタと、
前記半導体層上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成されたモールド樹脂と、
前記層間絶縁膜内に形成され、前記電界効果トランジスタの前記ソース領域に電気的に接続されたソース配線膜と、
前記層間絶縁膜内において前記ソース配線膜と同じ層に、前記複数の素子形成領域を覆うように連なって形成され、前記複数の素子形成領域と前記モールド樹脂との間に介在し、前記ソース配線膜と同電位に固定された導体膜とを含む、半導体装置。 - 前記層間絶縁膜内において前記ソース配線膜と同じ層に形成され、前記電界効果トランジスタの前記ドレイン領域に電気的に接続されたドレイン配線膜をさらに含み、
前記導体膜が、前記ドレイン配線膜を取り囲むように形成されている、請求項1に記載の半導体装置。 - 前記導体膜が、前記ソース配線膜と一体的に形成された配線膜からなる、請求項1または2に記載の半導体装置。
- 前記導体膜が、前記半導体層の表面に垂直な方向から見た平面視において、前記絶縁膜を覆っている、請求項1〜3のいずれか一項に記載の半導体装置。
- 前記導体膜が、前記半導体層の表面に垂直な方向から見た平面視において、前記電界効果トランジスタの前記ゲート電極を覆っている、請求項1〜4のいずれか一項に記載の半導体装置。
- 前記導体膜が、前記半導体層の表面に垂直な方向から見た平面視において、前記チャネル領域および前記ソース領域を覆っている、請求項1〜5のいずれか一項に記載の半導体装置。
- 前記半導体層が、領域分離構造によって、低基準電圧を基準に動作する低電圧領域と、前記低基準電圧よりも高い高基準電圧を基準に動作する高電圧領域とに分離されており、
前記高電圧領域が、前記絶縁膜によって複数の素子形成領域に分離されており、
前記導体膜が、前記高電圧領域上に配置された高電圧領域導体膜を含む、請求項1〜6のいずれか一項に記載の半導体装置。 - 前記低電圧領域が、前記絶縁膜によって複数の素子形成領域に分離されており、
前記導体膜が、前記低電圧領域上に配置された低電圧領域導体膜を含む、請求項7に記載の半導体装置。 - 前記層間絶縁膜および前記モールド樹脂の間に介在するパッシベーション膜をさらに含む、請求項1〜8のいずれか一項に記載の半導体装置。
- 前記パッシベーション膜の屈折率は、2.0以上である、請求項9に記載の半導体装置。
- 前記パッシベーション膜の屈折率は、2.3以上である、請求項9に記載の半導体装置。
- 前記パッシベーション膜が前記モールド樹脂に接している、請求項9〜11のいずれか一項に記載の半導体装置。
- 前記パッシベーション膜は、窒化シリコンからなる、請求項9〜12のいずれか一項に記載の半導体装置。
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