JP2004055987A - Ｍｏｓ半導体装置 - Google Patents
Ｍｏｓ半導体装置 Download PDFInfo
- Publication number
- JP2004055987A JP2004055987A JP2002214060A JP2002214060A JP2004055987A JP 2004055987 A JP2004055987 A JP 2004055987A JP 2002214060 A JP2002214060 A JP 2002214060A JP 2002214060 A JP2002214060 A JP 2002214060A JP 2004055987 A JP2004055987 A JP 2004055987A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor substrate
- mosfet
- region
- conductivity type
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
【課題】パッケージ樹脂におけるイオン移動により誘起される表面反転に起因し、リーク電流が発生するのを防止する。
【解決手段】半導体基板２１に該半導体基板と異なる導電型の拡散領域で形成したソース領域２３Ｈとドレイン領域２５Ｈを有するＭＯＳＦＥＴ１０と、前記層間絶縁層３２内に前記ＭＯＳＦＥＴのソース領域とドレイン領域周囲の半導体基板を少なくとも覆うように設けられた高電圧部の反転防止用メタル５５Ｈとよりなり、前記高電圧の反転防止用メタルを高電位に固定して、前記半導体基板表面の反転を防止する。
【選択図】 図２
【解決手段】半導体基板２１に該半導体基板と異なる導電型の拡散領域で形成したソース領域２３Ｈとドレイン領域２５Ｈを有するＭＯＳＦＥＴ１０と、前記層間絶縁層３２内に前記ＭＯＳＦＥＴのソース領域とドレイン領域周囲の半導体基板を少なくとも覆うように設けられた高電圧部の反転防止用メタル５５Ｈとよりなり、前記高電圧の反転防止用メタルを高電位に固定して、前記半導体基板表面の反転を防止する。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は、パワーＭＯＳ集積回路において表面反転に原因し発生するリーク電流をなくなすようにしたＭＯＳ半導体装置に関する。
【０００２】
【従来の技術】
ＰチャンネルＭＯＳＦＥＴおよびＮチャンネルＭＯＳＦＥＴをコンプリメンタリ接続したパワー集積回路が多く用いられている。これらパワー集積回路では高電圧が加えられるため、樹脂パッケージでの可動イオンにより表面反転が誘起され、それに起因してリーク電流が生じる。
【０００３】
図１はパワーＭＯＳ集積回路の回路図である。コンプリメンタリ接続したＰチャンネルおよびＮチャンネルのＭＯＳＦＥＴ１０、１１、１２および１３とよりなる高電圧部Ｈと、同じくＰチャンネルおよびＮチャンネルのＭＯＳＦＥＴ１５、１６、１７および１８とよりなる低電圧部Ｌとよりなる。
【０００４】
低電圧部Ｌはレベルシフト回路１４を介して高電圧部Ｈに接続されている。高電圧部ＨのＭＯＳＦＥＴ１０、１１のソース電極は５１５Ｖの高電圧源ＶＢに接続されており、ＭＯＳＦＥＴ１２、１３のソース電極は５００Ｖの高電圧源ＶＳに接続されている。
【０００５】
また低電圧部ＬのＭＯＳＦＥＴ１５、１６のソース電極は１５Ｖの低電圧源ＶＣＣに接続されており、ＭＯＳＦＥＴ１７、１８のソース電極は接地されている。図１の回路は、ＧＮＤに対して高い電圧ゲート入力が要求されるブリッジ回路のＭＯＳＦＥＴドライバー回路として利用される。
【０００６】
図６及び図７は従来の半導体装置の断面図及び上面図で、図１の高電圧部Ｈを示す。
【０００７】
シリコン・チップ２０はＰ型の半導体基板２１とその上にエピタキシャル法で形成されたＮ（−）導電型のエピタキシャル層２２を有する。エピタキシャル層２２には拡散し、ＰチャンネルのＭＯＳＦＥＴ１０、１１のソース領域２３Ｈ、２４Ｈおよびドレイン領域２５Ｈ、２６ＨとなるＰ（＋）導電型拡散領域を形成している。
【０００８】
またエピキタルシャル層２２に拡散し、Ｐ（−）導電型の拡散層３１Ｈを形成している。そのＰ（−）導電型の拡散層３１Ｈにさらに拡散し、ＮチャンネルのＭＯＳＦＥＴ１２、１３のソース領域２７Ｈ、２８Ｈおよびドレイン領域２９Ｈ、３０ＨとなるＮ（＋）導電型拡散領域を形成している。
【０００９】
半導体基板２１の表面のすべては層間絶縁層（シリコン酸化膜）３２により覆われている。層間絶縁層３２上にはＰチャンネルのＭＯＳＦＥＴ１０、１１のソース電極３３Ｈ、ドレイン電極３４Ｈ、３５Ｈが形成される。ゲート電極３６Ｈ、３７Ｈは半導体基板表面のゲート絶縁膜を介して設けられ周囲を層間絶縁層３２で覆われる。
【００１０】
ソース電極３３Ｈはコンタクトホール３８Ｈでソース領域２３Ｈに接続され、コンタクトホール３９Ｈでソース領域２４Ｈに接続されている。またドレイン電極３４Ｈはコンタクトホール４０Ｈでドレイン領域２５Ｈに接続され、ドレイン電極３５Ｈはコンタクトホール４１Ｈでドレイン領域２６Ｈに接続されている。コンタクトホール３８Ｈ、３９Ｈ、４０Ｈ、４１Ｈには電極メタルが充填されている。
【００１１】
同様にして、層間絶縁層３２にはＮチャンネルのＭＯＳＦＥＴ１２、１３のソース電極４３Ｈ及びドレイン電極４５Ｈ、４６Ｈが形成される。ゲート電極４７Ｈ、４８Ｈは半導体基板表面のゲート絶縁膜を介して設けられ周囲を層周間縁層３２で覆われる。
【００１２】
ソース電極４３Ｈはコンタクトホール４９Ｈでソース領域２７Ｈに接続され、コンタクトホール５０Ｈでソース領域２８Ｈに接続されている。またドレイン電極４５Ｈはコンタクトホール５１Ｈでドレイン領域２９Ｈに接続され、ドレイン電極４６Ｈはコンタクトホール５２Ｈでドレイン領域３０Ｈに接続されている。コンタクトホール４９Ｈ、５０Ｈ、５１Ｈ、５２Ｈには電極メタルが充填されている。
【００１３】
このようにして形成されたパワーＭＯＳＦＥＴ全体は保護のためジャケット保護膜Ｐで封止されており、各電極３３Ｈ、３４Ｈ、３５Ｈ、４３Ｈ、４５Ｈ、４６Ｈは端子３３Ｓ１、３４Ｄ１、３５Ｄ１、４３Ｓ１、４５Ｄ１、４６Ｄ１等でジャケット保護膜Ｐの外部に引出される。
【００１４】
ところでジャケット保護膜Ｐを覆うパッケージ樹脂にはイオン性不純物の含有が避けられず、これが反転層を形成する原因となる。即ちＭＯＳＦＥＴに電圧が加わると、パッケージ樹脂に含まれているイオンの移動が生じる。電圧が低い場合はイオンの移動は鈍く問題がない。しかし例えばＰチャンネルＭＯＳＦＥＴ１０、１１のソース電極とドレイン電極周囲に５１５Ｖ以上の高電圧を印加すると、パッケージ樹脂Ｐに含まれている陰イオンがＭＯＳＦＥＴの表面方向に移動する分極の程度が大きくなる。このイオンの移動は層間絶縁層３２を介してソース領域２３Ｈ及びドレイン領域２５Ｈ周囲の半導体基板２１の表面へ影響を及ぼすことになる。
【００１５】
すなわち、時間が経過すると半導体基板との界面の層間絶縁層３２側に負の電荷が蓄積される。そして負の蓄積された電荷が作用して、ソース領域２４Ｈとドレイン領域２５Ｈの半導体基板に反転領域Ｘが起こる。そのため本来は絶縁されていなければならない隣接するＭＯＳＦＥＴ１１のソース領域２４ＨとＭＯＳＦＥＴ１０のドレイン領域２５Ｈの周囲にリーク電流が流れ正常な動作が妨げられる。シリコン・チップ２０の半導体基板２１には高電圧部Ｈと共に低電圧部も形成されているので、同様な現象が低電圧部Ｌでも起きる。
【００１６】
図８及び図９は従来の半導体装置の断面図及び上面図で、図１の低電圧部Ｌを示す。低電圧部Ｌは高電圧部Ｈと同一構造をなし、エピタキシャル層２２には拡散し、ＰチャンネルのＭＯＳＦＥＴ１５、１６のソース領域２３Ｌ、２４Ｌおよびドレイン領域２５Ｌ、２６ＬとなるＰ（＋）導電型拡散領域を形成している。
【００１７】
またエピキタルシャル層２２にＰ（−）導電型の拡散層３１Ｌを形成している。そのＰ（−）導電型の拡散層３１ＬにＮチャンネルのＭＯＳＦＥＴ１７、１８のソース領域２７Ｌ、２８Ｌおよびドレイン領域２９Ｌ、３０ＬとなるＮ（＋）導電型拡散領域を形成している。
【００１８】
層間絶縁層３２上にはＰチャンネルのＭＯＳＦＥＴ１５、１６のソース電極３３Ｌ、ドレイン電極３４Ｌ、３５Ｌが形成される。ゲート電極３６Ｌ、３７Ｌは半導体基板表面のゲート絶縁膜を介して設けられ周囲を層間絶縁層３２で覆われる。
【００１９】
ソース電極３３Ｌはコンタクトホール３８Ｌでソース領域２３Ｌに接続され、コンタクトホール３９Ｌでソース領域２４Ｌに接続されている。またドレイン電極３４Ｌはコンタクトホール４０Ｌでドレイン領域２５Ｌに接続され、ドレイン電極３５Ｌはコンタクトホール４１Ｌでドレイン領域２６Ｌに接続されている。
【００２０】
同様にして、層間絶縁層３２にはＮチャンネルのＭＯＳＦＥＴ１７、１８のソース電極４３Ｌ及びドレイン電極４５Ｌ、４６Ｌが形成される。ゲート電極４７Ｌ、４８Ｌは半導体基板表面のゲート絶縁膜を介して設けられ周囲を層周間縁層３２で覆われる。
【００２１】
ソース電極４３Ｌはコンタクトホール４９Ｌでソース領域２７Ｌに接続され、コンタクトホール５０Ｌでソース領域２８Ｌに接続されている。またドレイン電極４５Ｌはコンタクトホール５１Ｌでドレイン領域２９Ｌに接続され、ドレイン電極４６Ｌはコンタクトホール５２Ｌでドレイン領域３０Ｌに接続されている。
【００２２】
このようにして形成されたパワーＭＯＳＦＥＴ全体は保護のためジャケット保護膜Ｐで封止されており、各電極３３Ｌ、３４Ｌ、３５Ｌ、４３Ｌ、４５Ｌ、４６Ｌは端子３３Ｓ２、３４Ｄ２、３５Ｄ２、４３Ｓ２、４５Ｄ２、４６Ｄ２等でジャケット保護膜Ｐの外部に引出される。
【００２３】
ところでＮチャンネルＭＯＳＦＥＴ１７、１８のソース電極が接地電位にされると、同一半導体基板２１にある高電圧部Ｈに高電圧が加えられていることが影響し、パッケージ樹脂に含まれている陽イオンがＭＯＳＦＥＴの表面方向に移動する分極の程度が大きくなる。このイオンの移動は層周囲絶縁層３２を介してソース領域２８Ｌ及びドレイン領域２９Ｌ周囲の半導体基板２１の表面へ影響を及ぼすことになる。
【００２４】
時間が経過すると半導体基板との界面の層間絶縁層３２側に正の電荷が蓄積される。そして正の蓄積された電荷が作用して、ソース領域２８Ｌとドレイン領域２９Ｌの半導体基板に反転領域Ｙが起こる。そのため本来は絶縁されていなければならない隣接するＭＯＳＦＥＴ１８のソース領域２８ＬとＭＯＳＦＥＴ７のドレイン領域２９Ｌの周囲にリーク電流が流れ正常な動作が妨げられる。
【００２５】
【発明が解決しようとする課題】
前述のようにして形成されたＭＯＳＦＥＴの素子では高電圧を加えるとパッケージとなる絶縁性樹脂に含まれるイオンの移動が発生し表面反転が誘起される。絶縁性樹脂層内の不純物等が持つ電荷が半導体基板の表面に影響を与えない様にする為に、表面に形成するジャケット膜の厚みを厚くするか、または組立時にレジン等を塗布して組み立てている。
【００２６】
しかしジャケット膜の厚みを増加することあるいはレンジを塗布することはあくまでも電荷の影響を緩和するだけであり、より高耐圧ＭＯＳＦＥＴの素子を形成するに必要となる表面濃度の低減化が進むと対応しきれない。
【００２７】
【課題を解決するための手段】
本発明は表面反転からのリーク電流をなくすようにした半導体装置で、
一導電型の半導体基板に該半導体基板と異なる導電型の拡散領域で形成したソース領域とドレイン領域及び前記半導体基板上の層間絶縁層に形成したゲート電極とを有するＭＯＳＦＥＴと、前記層間絶縁層内に前記ＭＯＳＦＥＴのソース領域とドレイン領域周囲の半導体基板を少なくとも覆うように設けられた高電圧部の反転防止用メタルとよりなり、前記高電圧の反転防止用メタルを高電位に固定して、前記層間絶縁層上に設けられ前記ＭＯＳＦＥＴのソース領域とドレイン領域に夫々連なる電極に加えられた電圧による電荷の移動によって起こる前記半導体基板表面の反転を防止するＭＯＳ半導体装置を提供する。
【００２８】
本発明は又同一半導体基板に高電圧部と低電圧部を形成したＭＯＳ半導体装置において、高電圧部は一導電型の半導体基板に該半導体基板と異なる導電型の拡散領域で形成したソース領域とドレイン領域及び前記半導体基板上の層間絶縁層に形成したゲート電極とを有する第１の導電型のＭＯＳＦＥＴと、前記層間絶縁層内に前記ＭＯＳＦＥＴのソース領域とドレイン領域周囲の半導体基板を少なくとも覆うように設けられた高電圧部の反転防止用メタルとよりなり、低電圧部は前記半導体基板に形成された該半導体基板と異なる導電型の拡散層と、該拡散層に前記第１導電型のＭＯＳＦＥＴと異なる導電型の拡散領域で形成したソース領域とドレイン領域及び前記半導体基板上の層間絶縁層に形成したゲート電極とを有する第２導電型のＭＯＳＦＥＴと、前記層間絶縁層内に前記ＭＯＳＦＥＴのソース領域とドレイン領域周囲の半導体基板を少なくとも覆うように設けられた低電圧部の反転防止用メタルとよりなり、前記高電圧部の反転防止用メタルを第１の電位に固定して、前記層間絶縁層上に設けられ第１導電型のＭＯＳＦＥＴのソース領域とドレイン領域に夫々連なる電極に加えられた電圧による前記半導体基板表面の電荷の反転を防止し、前記低電圧部の反転防止用メタルを第２の電位に固定して、前記層間絶縁層上に設けられ前記第２導電型のＭＯＳＦＥＴのソース領域とドレイン領域に夫々連なる電極に加えられた電圧による前記半導体基板表面の電荷の反転を防止するＭＯＳ半導体装置を提供する。
【００２９】
【発明の実施の形態】
本発明の半導体装置を図１〜図３に従って説明する。
【００３０】
図１は本発明の半導体装置を組み込んだパワー集積回路の回路図で、高電圧部Ｈと低電圧部Ｌとを備える。高電圧部Ｈはコンプリメンタリ接続されたＰチャンネルおよびＮチャンネルのＭＯＳＦＥＴ１０、１１、１２および１３とよりなる。同じく低電圧部Ｌはコンプリメンタリ接続されたＰチャンネルおよびＮチャンネルのＭＯＳＦＥＴ１５、１６、１７および１８とよりなる。
【００３１】
低電圧部Ｌはレベルシフト回路１４を介して高電圧部Ｈに接続されている。高電圧部ＨのＭＯＳＦＥＴ１０とＭＯＳＦＥＴ１１のソース電極は結合され５１５の高電圧源ＶＢに接続されている。またＭＯＳＦＥＴ１２とＭＯＳＦＥＴ１３のソース電極は結合され、５００Ｖの高電圧源ＶＳに接続されている。
【００３２】
低電圧部ＬのＭＯＳＦＥＴ１５とＭＯＳＦＥＴ１６のソース電極は結合され１５Ｖの低電圧源ＶＣＣに接続されており、ＭＯＳＦＥＴ１７とＭＯＳＦＥＴ１８のソース電極も結合され接地されている。図１の回路は、ＧＮＤに対して高い電圧ゲート入力が要求されるブリッジ回路のＭＯＳＦＥＴドライバー回路として利用される。
【００３３】
図２および図３は図１のＭＯＳＦＥＴドライバー回路を構成するＭＯＳＦＥＴの高電圧部Ｈの構造を示す半導体装置の断面図及び上面図である。図６及び図７と同一構成部分は同一符号で示す。
【００３４】
シリコン・チップ２０はＰ型の半導体基板２１とその上にエピタキシャル法で形成されたＮ（−）導電型のエピタキシャル層２２を有する。エピタキシャル層２２には拡散し、ＰチャンネルのＭＯＳＦＥＴ１０、１１のソース領域２３Ｈ、２４Ｈおよびドレイン領域２５Ｈ、２６ＨとなるＰ（＋）導電型拡散領域を形成している。
【００３５】
またエピキタルシャル層２２に拡散し、Ｐ（−）導電型の拡散層３１Ｈを形成している。そのＰ（−）導電型の拡散層３１Ｈにさらに拡散し、ＮチャンネルのＭＯＳＦＥＴ１２、１３のソース領域２７Ｈ、２８Ｈおよびドレイン領域２９Ｈ、３０ＨとなるＮ（＋）導電型拡散領域を形成している。
【００３６】
半導体基板２１の表面のすべては層間絶縁層（シリコン酸化膜）３２により覆われている。層間絶縁層３２上にはＰチャンネルのＭＯＳＦＥＴ１０、１１のソース電極３３Ｈ、ドレイン電極３４Ｈ、３５Ｈが形成される。ゲート電極３６Ｈ、３７Ｈは半導体基板表面のゲート絶縁膜を介して設けられ周囲を層間絶縁層３２で覆われる。
【００３７】
ソース電極３３Ｈはコンタクトホール３８Ｈでソース領域２３Ｈに接続され、コンタクトホール３９Ｈでソース領域２４Ｈに接続されている。またドレイン電極３４Ｈはコンタクトホール４０Ｈでドレイン領域２５Ｈに接続され、ドレイン電極３５Ｈはコンタクトホール４１Ｈでドレイン領域２６Ｈに接続されている。コンタクトホール３８Ｈ、３９Ｈ、４０Ｈ、４１Ｈには電極メタルが充填されている。
【００３８】
同様にして、層間絶縁層３２にはＮチャンネルのＭＯＳＦＥＴ１２、１３のソース電極４３Ｈ及びドレイン電極４５Ｈ、４６Ｈが形成される。ゲート電極４７Ｈ、４８Ｈは半導体基板表面のゲート絶縁膜を介して設けられ周囲を層周間縁層３２で覆われる。
【００３９】
ソース電極４３Ｈはコンタクトホール４９Ｈでソース領域２７Ｈに接続され、コンタクトホール５０Ｈでソース領域２８Ｈに接続されている。またドレイン電極４５Ｈはコンタクトホール５１Ｈでドレイン領域２９Ｈに接続され、ドレイン電極４６Ｈはコンタクトホール５２Ｈでドレイン領域３０Ｈに接続されている。コンタクトホール４９Ｈ、５０Ｈ、５１Ｈ、５２Ｈには電極メタルが充填されている。
【００４０】
このようにして形成されたパワーＭＯＳＦＥＴ全体は保護のためジャケット保護膜Ｐで封止されており、各電極３３Ｈ、３４Ｈ、３５Ｈ、４３Ｈ、４５Ｈ、４６Ｈは端子３３Ｓ１、３４Ｄ１、３５Ｄ１、４３Ｓ１、４５Ｄ１、４６Ｄ１等でジャケット保護膜Ｐの外部に引出される。
【００４１】
本発明のパワー半導体装置の特徴とするところは、層間絶縁層内３２にＰチャンネルのＭＯＳＦＥＴ１０のソース領域２３Ｈとドレイン領域２５Ｈ周囲の半導体基板及びＭＯＳＦＥＴ１１のソース領域２４Ｈとドレイン領域２６Ｈ周囲の半導体基板上を少なくとも覆うように高電圧部の反転防止用メタル５５Ｈを設ける。そして反転防止用メタル５５ＨはＰチャンネルＭＯＳＦＥＴ１０、１１のソース電極３３Ｈに接続し、５１５Ｖ以上の電源電位ＶＢに固定している。
【００４２】
同様に層間絶縁層３２にＮチャンネルのＭＯＳＦＥＴ１２のソース領域２７Ｈとドレイン領域２９Ｈ周囲の拡散層３１Ｈ及びＮチャンネルのＭＯＳＦＥＴ１３のソース領域２８Ｈとドレイン領域３０Ｈ周囲の拡散層３１Ｈ上を少なくとも覆うように高電圧部の反転防止用メタル５６Ｈを設ける。そして反転防止用メタル５６ＨはＮチャンネルＭＯＳＦＥＴ１２、１３のソース電極４３Ｈに接続し、５００Ｖの電源電圧ＶＳに固定する。
【００４３】
低電圧部Ｌも高電圧部Ｈと同様に低電圧部の反転防止メタル５６Ｌを設けている。低電圧部Ｌは前述したように２２にはエピキタルシャル層２２に拡散し、ＰチャンネルのＭＯＳＦＥＴ１５、１６のソース領域２３Ｌ、２４Ｌおよびドレイン領域２５Ｌ、２６ＬとなるＰ（＋）導電型拡散領域を形成している。
【００４４】
またエピキタルシャル層２２にＰ（−）導電型の拡散層３１Ｌを形成している。そのＰ（−）導電型の拡散層３１ＬにＮチャンネルのＭＯＳＦＥＴ１７、１８のソース領域２７Ｌ、２８Ｌおよびドレイン領域２９Ｌ、３０ＬとなるＮ（＋）導電型拡散領域を形成している。
【００４５】
層間絶縁層３２上にはＰチャンネルのＭＯＳＦＥＴ１５、１６のソース電極３３Ｌ、ドレイン電極３４Ｌ、３５Ｌが形成される。ゲート電極３６Ｌ、３７Ｌは半導体基板表面のゲート絶縁膜を介して設けられ周囲を層間絶縁層３２で覆われる。
【００４６】
ソース電極３３Ｌはコンタクトホール３８Ｌでソース領域２３Ｌに接続され、コンタクトホール３９Ｌでソース領域２４Ｌに接続されている。またドレイン電極３４Ｌはコンタクトホール４０Ｌでドレイン領域２５Ｌに接続され、ドレイン電極３５Ｌはコンタクトホール４１Ｌでドレイン領域２６Ｌに接続されている。
【００４７】
同様にして、層間絶縁層３２にはＮチャンネルのＭＯＳＦＥＴ１７、１８のソース電極４３Ｌ及びドレイン電極４５Ｌ、４６Ｌが形成される。ゲート電極４７Ｌ、４８Ｌは半導体基板表面のゲート絶縁膜を介して設けられ周囲を層周間縁層３２で覆われる。
【００４８】
ソース電極４３Ｌはコンタクトホール４９Ｌでソース領域２７Ｌに接続され、コンタクトホール５０Ｌでソース領域２８Ｌに接続されている。またドレイン電極４５Ｌはコンタクトホール５１Ｌでドレイン領域２９Ｌに接続され、ドレイン電極４６Ｌはコンタクトホール５２Ｌでドレイン領域３０Ｌに接続されている。
【００４９】
このようにして形成されたパワーＭＯＳＦＥＴ全体は保護のためジャケット保護膜Ｐで封止されており、各電極３３Ｌ、３４Ｌ、３５Ｌ、４３Ｌ、４５Ｌ、４６Ｌは端子３３Ｓ２、３４Ｄ２、３５Ｄ２、４３Ｓ２、４５Ｄ２、４６Ｄ２等でジャケット保護膜Ｐの外部に引出される。
【００５０】
そして高電圧部Ｈと同様に、層間絶縁層３２にＮチャンネルのＭＯＳＦＥＴ１５のソース領域２７Ｌとドレイン領域２９Ｌ周囲の拡散層３１Ｌ及びＮチャンネルのＭＯＳＦＥＴ１８のソース領域２８Ｌとドレイン領域３０Ｌ周囲の拡散層３１Ｌ上を少なくとも覆うように低電圧部の反転防止用メタル５６Ｌを設ける。そして反転防止用メタル５６ＬはＮチャンネルＭＯＳＦＥＴ１７、１８のソース電極４３に接続し、ＧＮＤに固定する。
【００５１】
また層間絶縁層内３２にＰチャンネルのＭＯＳＦＥＴ１５のソース領域２３Ｌとドレイン領域２５Ｌ周囲の半導体基板及びＭＯＳＦＥＴ１６のソース領域２４Ｌとドレイン領域２６Ｌ周囲の半導体基板上を少なくとも覆うように低電圧部の反転防止用メタル５５Ｌを設ける。そして反転防止用メタル５５ＬはＰチャンネルＭＯＳＦＥＴ１７、１８のソース電極３３Ｌに接続し、１５Ｖの電源電位ＶＣＣに固定している。
【００５２】
本発明のパワーＭＯＳ半導体装置は高電圧部ＨのＰチャンネルのＭＯＳＦＥＴ１０、１１のソース領域とドレイン領域周囲の半導体基板を覆うように電源電圧に固定された第１の反転防止用メタル５５Ｈを設けたため、ＰチャンネルのＭＯＳＦＥＴ１０、１１を動作させるためソース電極とゲート電極周囲に正高電圧を印加し、パッケージ内の分極が大きくなって陰イオンが蓄積されても、反転防止用メタル５５Ｈに正の電源電圧を与えることにより陰イオンの影響が層間絶縁膜３２中の可動イオンに及ばない様にする。従ってソース領域２３Ｈとドレイン領域２５Ｈ周囲あるいはソース領域２４Ｈとドレイン領域２６Ｈ周囲のＮ（−）導電形型の半導体基板に反転領域が起こることはないので、隣り合うＭＯＳＦＥＴ１０ソース領域２４ＨとＭＯＳＦＥＴ１１Ｈのドレイン領域２５Ｈ間にリーク電流が流れ正常な動作が妨げられることはない。
【００５３】
また低電圧部ＬのＮチャンネルのＭＯＳＦＥＴ１７、１８のソース領域２７Ｌ、２８Ｌとドレイン領域２９Ｌ、３０周囲の拡散層３１Ｌを少なくとも覆うように低電位に固定された低電圧部の反転防止用メタル５６Ｈを設けたため、パッケージ内の分極が大きくなり層間絶縁層３２中の陽イオンの可動が発生しても、低電圧部の反転防止用メタル５６Ｈに吸引される。従ってソース領域２７Ｌとドレイン領域２９Ｌ周囲等の拡散領域に反転領域が起こることを防止できるので、隣合うＭＯＳＦＥＴ１８のソース領域２８ＬとＭＯＳＦＥＴ１７のドレイン領域２９Ｌ間にリーク電流が流れ正常な動作が妨げられることはない。
【００５４】
【発明の効果】
本発明のＭＯＳ半導体装置は層間絶縁層にＭＯＳＦＥＴのソース領域とドレイン領域の半導体基板上の拡散領域の夫々を少なくとも覆うように反転防止用メタル設け、反転防止用メタルを高電位又は低電位に固定したので、Ｐチャンネル及びＮチャンネルのＭＯＳＦＥＴに高電圧を加えても、パッケージ等に含まれる不純物によるイオンが可動しても、反転防止用メタルに遮断されて、その影響がシリコン表面に及ぶことがない。従って表面反転によりソースとドレイン周囲にリーク電流が発生することを防止できる。
【００５５】
またＣＭＯＳ−ＩＣの様な複雑なパターンではそれぞれのＭＯＳＦＥＴの反転防止用メタルに加える必要な電位も異なるが、本発明では個々のＭＯＳＦＥＴにメタルを設け、ソース電位に固定したので複雑なパターンの半導体装置でも反転防止ができる。
【図面の簡単な説明】
【図１】本発明および従来のＭＯＳ半導体装置に組み込まれたパワー集積回路の回路図である。
【図２】本発明のＭＯＳ半導体装置の高電圧部の断面図である。
【図３】本発明のＭＯＳ半導体装置の高電圧部の上面図である。
【図４】本発明のＭＯＳ半導体装置の低電圧部の断面図である。
【図５】本発明のＭＯＳ半導体装置の低電圧部の上面図である。
【図６】従来のＭＯＳ半導体装置の高電圧部の断面図である。
【図７】本発明のＭＯＳ半導体装置の高電圧部の上面図である。
【図８】従来のＭＯＳ半導体装置の低電圧部の断面図である。
【図９】本発明のＭＯＳ半導体装置の低電圧部の上面図である。
【符号の説明】
１０、１１、１２、１３ ＭＯＳＦＥＴ
２１ 半導体基板
２３Ｈ、２４Ｈ ソース領域
２５Ｈ、２６Ｈ ドレイン領域
２７Ｌ、２８Ｌ ソース領域
２９Ｌ、３０Ｌ ドレイン領域
３２ 層間絶縁層
５５Ｈ 高電圧部の反転防止用メタル
５６Ｌ 低電圧部の反転防止用メタル
【発明の属する技術分野】
本発明は、パワーＭＯＳ集積回路において表面反転に原因し発生するリーク電流をなくなすようにしたＭＯＳ半導体装置に関する。
【０００２】
【従来の技術】
ＰチャンネルＭＯＳＦＥＴおよびＮチャンネルＭＯＳＦＥＴをコンプリメンタリ接続したパワー集積回路が多く用いられている。これらパワー集積回路では高電圧が加えられるため、樹脂パッケージでの可動イオンにより表面反転が誘起され、それに起因してリーク電流が生じる。
【０００３】
図１はパワーＭＯＳ集積回路の回路図である。コンプリメンタリ接続したＰチャンネルおよびＮチャンネルのＭＯＳＦＥＴ１０、１１、１２および１３とよりなる高電圧部Ｈと、同じくＰチャンネルおよびＮチャンネルのＭＯＳＦＥＴ１５、１６、１７および１８とよりなる低電圧部Ｌとよりなる。
【０００４】
低電圧部Ｌはレベルシフト回路１４を介して高電圧部Ｈに接続されている。高電圧部ＨのＭＯＳＦＥＴ１０、１１のソース電極は５１５Ｖの高電圧源ＶＢに接続されており、ＭＯＳＦＥＴ１２、１３のソース電極は５００Ｖの高電圧源ＶＳに接続されている。
【０００５】
また低電圧部ＬのＭＯＳＦＥＴ１５、１６のソース電極は１５Ｖの低電圧源ＶＣＣに接続されており、ＭＯＳＦＥＴ１７、１８のソース電極は接地されている。図１の回路は、ＧＮＤに対して高い電圧ゲート入力が要求されるブリッジ回路のＭＯＳＦＥＴドライバー回路として利用される。
【０００６】
図６及び図７は従来の半導体装置の断面図及び上面図で、図１の高電圧部Ｈを示す。
【０００７】
シリコン・チップ２０はＰ型の半導体基板２１とその上にエピタキシャル法で形成されたＮ（−）導電型のエピタキシャル層２２を有する。エピタキシャル層２２には拡散し、ＰチャンネルのＭＯＳＦＥＴ１０、１１のソース領域２３Ｈ、２４Ｈおよびドレイン領域２５Ｈ、２６ＨとなるＰ（＋）導電型拡散領域を形成している。
【０００８】
またエピキタルシャル層２２に拡散し、Ｐ（−）導電型の拡散層３１Ｈを形成している。そのＰ（−）導電型の拡散層３１Ｈにさらに拡散し、ＮチャンネルのＭＯＳＦＥＴ１２、１３のソース領域２７Ｈ、２８Ｈおよびドレイン領域２９Ｈ、３０ＨとなるＮ（＋）導電型拡散領域を形成している。
【０００９】
半導体基板２１の表面のすべては層間絶縁層（シリコン酸化膜）３２により覆われている。層間絶縁層３２上にはＰチャンネルのＭＯＳＦＥＴ１０、１１のソース電極３３Ｈ、ドレイン電極３４Ｈ、３５Ｈが形成される。ゲート電極３６Ｈ、３７Ｈは半導体基板表面のゲート絶縁膜を介して設けられ周囲を層間絶縁層３２で覆われる。
【００１０】
ソース電極３３Ｈはコンタクトホール３８Ｈでソース領域２３Ｈに接続され、コンタクトホール３９Ｈでソース領域２４Ｈに接続されている。またドレイン電極３４Ｈはコンタクトホール４０Ｈでドレイン領域２５Ｈに接続され、ドレイン電極３５Ｈはコンタクトホール４１Ｈでドレイン領域２６Ｈに接続されている。コンタクトホール３８Ｈ、３９Ｈ、４０Ｈ、４１Ｈには電極メタルが充填されている。
【００１１】
同様にして、層間絶縁層３２にはＮチャンネルのＭＯＳＦＥＴ１２、１３のソース電極４３Ｈ及びドレイン電極４５Ｈ、４６Ｈが形成される。ゲート電極４７Ｈ、４８Ｈは半導体基板表面のゲート絶縁膜を介して設けられ周囲を層周間縁層３２で覆われる。
【００１２】
ソース電極４３Ｈはコンタクトホール４９Ｈでソース領域２７Ｈに接続され、コンタクトホール５０Ｈでソース領域２８Ｈに接続されている。またドレイン電極４５Ｈはコンタクトホール５１Ｈでドレイン領域２９Ｈに接続され、ドレイン電極４６Ｈはコンタクトホール５２Ｈでドレイン領域３０Ｈに接続されている。コンタクトホール４９Ｈ、５０Ｈ、５１Ｈ、５２Ｈには電極メタルが充填されている。
【００１３】
このようにして形成されたパワーＭＯＳＦＥＴ全体は保護のためジャケット保護膜Ｐで封止されており、各電極３３Ｈ、３４Ｈ、３５Ｈ、４３Ｈ、４５Ｈ、４６Ｈは端子３３Ｓ１、３４Ｄ１、３５Ｄ１、４３Ｓ１、４５Ｄ１、４６Ｄ１等でジャケット保護膜Ｐの外部に引出される。
【００１４】
ところでジャケット保護膜Ｐを覆うパッケージ樹脂にはイオン性不純物の含有が避けられず、これが反転層を形成する原因となる。即ちＭＯＳＦＥＴに電圧が加わると、パッケージ樹脂に含まれているイオンの移動が生じる。電圧が低い場合はイオンの移動は鈍く問題がない。しかし例えばＰチャンネルＭＯＳＦＥＴ１０、１１のソース電極とドレイン電極周囲に５１５Ｖ以上の高電圧を印加すると、パッケージ樹脂Ｐに含まれている陰イオンがＭＯＳＦＥＴの表面方向に移動する分極の程度が大きくなる。このイオンの移動は層間絶縁層３２を介してソース領域２３Ｈ及びドレイン領域２５Ｈ周囲の半導体基板２１の表面へ影響を及ぼすことになる。
【００１５】
すなわち、時間が経過すると半導体基板との界面の層間絶縁層３２側に負の電荷が蓄積される。そして負の蓄積された電荷が作用して、ソース領域２４Ｈとドレイン領域２５Ｈの半導体基板に反転領域Ｘが起こる。そのため本来は絶縁されていなければならない隣接するＭＯＳＦＥＴ１１のソース領域２４ＨとＭＯＳＦＥＴ１０のドレイン領域２５Ｈの周囲にリーク電流が流れ正常な動作が妨げられる。シリコン・チップ２０の半導体基板２１には高電圧部Ｈと共に低電圧部も形成されているので、同様な現象が低電圧部Ｌでも起きる。
【００１６】
図８及び図９は従来の半導体装置の断面図及び上面図で、図１の低電圧部Ｌを示す。低電圧部Ｌは高電圧部Ｈと同一構造をなし、エピタキシャル層２２には拡散し、ＰチャンネルのＭＯＳＦＥＴ１５、１６のソース領域２３Ｌ、２４Ｌおよびドレイン領域２５Ｌ、２６ＬとなるＰ（＋）導電型拡散領域を形成している。
【００１７】
またエピキタルシャル層２２にＰ（−）導電型の拡散層３１Ｌを形成している。そのＰ（−）導電型の拡散層３１ＬにＮチャンネルのＭＯＳＦＥＴ１７、１８のソース領域２７Ｌ、２８Ｌおよびドレイン領域２９Ｌ、３０ＬとなるＮ（＋）導電型拡散領域を形成している。
【００１８】
層間絶縁層３２上にはＰチャンネルのＭＯＳＦＥＴ１５、１６のソース電極３３Ｌ、ドレイン電極３４Ｌ、３５Ｌが形成される。ゲート電極３６Ｌ、３７Ｌは半導体基板表面のゲート絶縁膜を介して設けられ周囲を層間絶縁層３２で覆われる。
【００１９】
ソース電極３３Ｌはコンタクトホール３８Ｌでソース領域２３Ｌに接続され、コンタクトホール３９Ｌでソース領域２４Ｌに接続されている。またドレイン電極３４Ｌはコンタクトホール４０Ｌでドレイン領域２５Ｌに接続され、ドレイン電極３５Ｌはコンタクトホール４１Ｌでドレイン領域２６Ｌに接続されている。
【００２０】
同様にして、層間絶縁層３２にはＮチャンネルのＭＯＳＦＥＴ１７、１８のソース電極４３Ｌ及びドレイン電極４５Ｌ、４６Ｌが形成される。ゲート電極４７Ｌ、４８Ｌは半導体基板表面のゲート絶縁膜を介して設けられ周囲を層周間縁層３２で覆われる。
【００２１】
ソース電極４３Ｌはコンタクトホール４９Ｌでソース領域２７Ｌに接続され、コンタクトホール５０Ｌでソース領域２８Ｌに接続されている。またドレイン電極４５Ｌはコンタクトホール５１Ｌでドレイン領域２９Ｌに接続され、ドレイン電極４６Ｌはコンタクトホール５２Ｌでドレイン領域３０Ｌに接続されている。
【００２２】
このようにして形成されたパワーＭＯＳＦＥＴ全体は保護のためジャケット保護膜Ｐで封止されており、各電極３３Ｌ、３４Ｌ、３５Ｌ、４３Ｌ、４５Ｌ、４６Ｌは端子３３Ｓ２、３４Ｄ２、３５Ｄ２、４３Ｓ２、４５Ｄ２、４６Ｄ２等でジャケット保護膜Ｐの外部に引出される。
【００２３】
ところでＮチャンネルＭＯＳＦＥＴ１７、１８のソース電極が接地電位にされると、同一半導体基板２１にある高電圧部Ｈに高電圧が加えられていることが影響し、パッケージ樹脂に含まれている陽イオンがＭＯＳＦＥＴの表面方向に移動する分極の程度が大きくなる。このイオンの移動は層周囲絶縁層３２を介してソース領域２８Ｌ及びドレイン領域２９Ｌ周囲の半導体基板２１の表面へ影響を及ぼすことになる。
【００２４】
時間が経過すると半導体基板との界面の層間絶縁層３２側に正の電荷が蓄積される。そして正の蓄積された電荷が作用して、ソース領域２８Ｌとドレイン領域２９Ｌの半導体基板に反転領域Ｙが起こる。そのため本来は絶縁されていなければならない隣接するＭＯＳＦＥＴ１８のソース領域２８ＬとＭＯＳＦＥＴ７のドレイン領域２９Ｌの周囲にリーク電流が流れ正常な動作が妨げられる。
【００２５】
【発明が解決しようとする課題】
前述のようにして形成されたＭＯＳＦＥＴの素子では高電圧を加えるとパッケージとなる絶縁性樹脂に含まれるイオンの移動が発生し表面反転が誘起される。絶縁性樹脂層内の不純物等が持つ電荷が半導体基板の表面に影響を与えない様にする為に、表面に形成するジャケット膜の厚みを厚くするか、または組立時にレジン等を塗布して組み立てている。
【００２６】
しかしジャケット膜の厚みを増加することあるいはレンジを塗布することはあくまでも電荷の影響を緩和するだけであり、より高耐圧ＭＯＳＦＥＴの素子を形成するに必要となる表面濃度の低減化が進むと対応しきれない。
【００２７】
【課題を解決するための手段】
本発明は表面反転からのリーク電流をなくすようにした半導体装置で、
一導電型の半導体基板に該半導体基板と異なる導電型の拡散領域で形成したソース領域とドレイン領域及び前記半導体基板上の層間絶縁層に形成したゲート電極とを有するＭＯＳＦＥＴと、前記層間絶縁層内に前記ＭＯＳＦＥＴのソース領域とドレイン領域周囲の半導体基板を少なくとも覆うように設けられた高電圧部の反転防止用メタルとよりなり、前記高電圧の反転防止用メタルを高電位に固定して、前記層間絶縁層上に設けられ前記ＭＯＳＦＥＴのソース領域とドレイン領域に夫々連なる電極に加えられた電圧による電荷の移動によって起こる前記半導体基板表面の反転を防止するＭＯＳ半導体装置を提供する。
【００２８】
本発明は又同一半導体基板に高電圧部と低電圧部を形成したＭＯＳ半導体装置において、高電圧部は一導電型の半導体基板に該半導体基板と異なる導電型の拡散領域で形成したソース領域とドレイン領域及び前記半導体基板上の層間絶縁層に形成したゲート電極とを有する第１の導電型のＭＯＳＦＥＴと、前記層間絶縁層内に前記ＭＯＳＦＥＴのソース領域とドレイン領域周囲の半導体基板を少なくとも覆うように設けられた高電圧部の反転防止用メタルとよりなり、低電圧部は前記半導体基板に形成された該半導体基板と異なる導電型の拡散層と、該拡散層に前記第１導電型のＭＯＳＦＥＴと異なる導電型の拡散領域で形成したソース領域とドレイン領域及び前記半導体基板上の層間絶縁層に形成したゲート電極とを有する第２導電型のＭＯＳＦＥＴと、前記層間絶縁層内に前記ＭＯＳＦＥＴのソース領域とドレイン領域周囲の半導体基板を少なくとも覆うように設けられた低電圧部の反転防止用メタルとよりなり、前記高電圧部の反転防止用メタルを第１の電位に固定して、前記層間絶縁層上に設けられ第１導電型のＭＯＳＦＥＴのソース領域とドレイン領域に夫々連なる電極に加えられた電圧による前記半導体基板表面の電荷の反転を防止し、前記低電圧部の反転防止用メタルを第２の電位に固定して、前記層間絶縁層上に設けられ前記第２導電型のＭＯＳＦＥＴのソース領域とドレイン領域に夫々連なる電極に加えられた電圧による前記半導体基板表面の電荷の反転を防止するＭＯＳ半導体装置を提供する。
【００２９】
【発明の実施の形態】
本発明の半導体装置を図１〜図３に従って説明する。
【００３０】
図１は本発明の半導体装置を組み込んだパワー集積回路の回路図で、高電圧部Ｈと低電圧部Ｌとを備える。高電圧部Ｈはコンプリメンタリ接続されたＰチャンネルおよびＮチャンネルのＭＯＳＦＥＴ１０、１１、１２および１３とよりなる。同じく低電圧部Ｌはコンプリメンタリ接続されたＰチャンネルおよびＮチャンネルのＭＯＳＦＥＴ１５、１６、１７および１８とよりなる。
【００３１】
低電圧部Ｌはレベルシフト回路１４を介して高電圧部Ｈに接続されている。高電圧部ＨのＭＯＳＦＥＴ１０とＭＯＳＦＥＴ１１のソース電極は結合され５１５の高電圧源ＶＢに接続されている。またＭＯＳＦＥＴ１２とＭＯＳＦＥＴ１３のソース電極は結合され、５００Ｖの高電圧源ＶＳに接続されている。
【００３２】
低電圧部ＬのＭＯＳＦＥＴ１５とＭＯＳＦＥＴ１６のソース電極は結合され１５Ｖの低電圧源ＶＣＣに接続されており、ＭＯＳＦＥＴ１７とＭＯＳＦＥＴ１８のソース電極も結合され接地されている。図１の回路は、ＧＮＤに対して高い電圧ゲート入力が要求されるブリッジ回路のＭＯＳＦＥＴドライバー回路として利用される。
【００３３】
図２および図３は図１のＭＯＳＦＥＴドライバー回路を構成するＭＯＳＦＥＴの高電圧部Ｈの構造を示す半導体装置の断面図及び上面図である。図６及び図７と同一構成部分は同一符号で示す。
【００３４】
シリコン・チップ２０はＰ型の半導体基板２１とその上にエピタキシャル法で形成されたＮ（−）導電型のエピタキシャル層２２を有する。エピタキシャル層２２には拡散し、ＰチャンネルのＭＯＳＦＥＴ１０、１１のソース領域２３Ｈ、２４Ｈおよびドレイン領域２５Ｈ、２６ＨとなるＰ（＋）導電型拡散領域を形成している。
【００３５】
またエピキタルシャル層２２に拡散し、Ｐ（−）導電型の拡散層３１Ｈを形成している。そのＰ（−）導電型の拡散層３１Ｈにさらに拡散し、ＮチャンネルのＭＯＳＦＥＴ１２、１３のソース領域２７Ｈ、２８Ｈおよびドレイン領域２９Ｈ、３０ＨとなるＮ（＋）導電型拡散領域を形成している。
【００３６】
半導体基板２１の表面のすべては層間絶縁層（シリコン酸化膜）３２により覆われている。層間絶縁層３２上にはＰチャンネルのＭＯＳＦＥＴ１０、１１のソース電極３３Ｈ、ドレイン電極３４Ｈ、３５Ｈが形成される。ゲート電極３６Ｈ、３７Ｈは半導体基板表面のゲート絶縁膜を介して設けられ周囲を層間絶縁層３２で覆われる。
【００３７】
ソース電極３３Ｈはコンタクトホール３８Ｈでソース領域２３Ｈに接続され、コンタクトホール３９Ｈでソース領域２４Ｈに接続されている。またドレイン電極３４Ｈはコンタクトホール４０Ｈでドレイン領域２５Ｈに接続され、ドレイン電極３５Ｈはコンタクトホール４１Ｈでドレイン領域２６Ｈに接続されている。コンタクトホール３８Ｈ、３９Ｈ、４０Ｈ、４１Ｈには電極メタルが充填されている。
【００３８】
同様にして、層間絶縁層３２にはＮチャンネルのＭＯＳＦＥＴ１２、１３のソース電極４３Ｈ及びドレイン電極４５Ｈ、４６Ｈが形成される。ゲート電極４７Ｈ、４８Ｈは半導体基板表面のゲート絶縁膜を介して設けられ周囲を層周間縁層３２で覆われる。
【００３９】
ソース電極４３Ｈはコンタクトホール４９Ｈでソース領域２７Ｈに接続され、コンタクトホール５０Ｈでソース領域２８Ｈに接続されている。またドレイン電極４５Ｈはコンタクトホール５１Ｈでドレイン領域２９Ｈに接続され、ドレイン電極４６Ｈはコンタクトホール５２Ｈでドレイン領域３０Ｈに接続されている。コンタクトホール４９Ｈ、５０Ｈ、５１Ｈ、５２Ｈには電極メタルが充填されている。
【００４０】
このようにして形成されたパワーＭＯＳＦＥＴ全体は保護のためジャケット保護膜Ｐで封止されており、各電極３３Ｈ、３４Ｈ、３５Ｈ、４３Ｈ、４５Ｈ、４６Ｈは端子３３Ｓ１、３４Ｄ１、３５Ｄ１、４３Ｓ１、４５Ｄ１、４６Ｄ１等でジャケット保護膜Ｐの外部に引出される。
【００４１】
本発明のパワー半導体装置の特徴とするところは、層間絶縁層内３２にＰチャンネルのＭＯＳＦＥＴ１０のソース領域２３Ｈとドレイン領域２５Ｈ周囲の半導体基板及びＭＯＳＦＥＴ１１のソース領域２４Ｈとドレイン領域２６Ｈ周囲の半導体基板上を少なくとも覆うように高電圧部の反転防止用メタル５５Ｈを設ける。そして反転防止用メタル５５ＨはＰチャンネルＭＯＳＦＥＴ１０、１１のソース電極３３Ｈに接続し、５１５Ｖ以上の電源電位ＶＢに固定している。
【００４２】
同様に層間絶縁層３２にＮチャンネルのＭＯＳＦＥＴ１２のソース領域２７Ｈとドレイン領域２９Ｈ周囲の拡散層３１Ｈ及びＮチャンネルのＭＯＳＦＥＴ１３のソース領域２８Ｈとドレイン領域３０Ｈ周囲の拡散層３１Ｈ上を少なくとも覆うように高電圧部の反転防止用メタル５６Ｈを設ける。そして反転防止用メタル５６ＨはＮチャンネルＭＯＳＦＥＴ１２、１３のソース電極４３Ｈに接続し、５００Ｖの電源電圧ＶＳに固定する。
【００４３】
低電圧部Ｌも高電圧部Ｈと同様に低電圧部の反転防止メタル５６Ｌを設けている。低電圧部Ｌは前述したように２２にはエピキタルシャル層２２に拡散し、ＰチャンネルのＭＯＳＦＥＴ１５、１６のソース領域２３Ｌ、２４Ｌおよびドレイン領域２５Ｌ、２６ＬとなるＰ（＋）導電型拡散領域を形成している。
【００４４】
またエピキタルシャル層２２にＰ（−）導電型の拡散層３１Ｌを形成している。そのＰ（−）導電型の拡散層３１ＬにＮチャンネルのＭＯＳＦＥＴ１７、１８のソース領域２７Ｌ、２８Ｌおよびドレイン領域２９Ｌ、３０ＬとなるＮ（＋）導電型拡散領域を形成している。
【００４５】
層間絶縁層３２上にはＰチャンネルのＭＯＳＦＥＴ１５、１６のソース電極３３Ｌ、ドレイン電極３４Ｌ、３５Ｌが形成される。ゲート電極３６Ｌ、３７Ｌは半導体基板表面のゲート絶縁膜を介して設けられ周囲を層間絶縁層３２で覆われる。
【００４６】
ソース電極３３Ｌはコンタクトホール３８Ｌでソース領域２３Ｌに接続され、コンタクトホール３９Ｌでソース領域２４Ｌに接続されている。またドレイン電極３４Ｌはコンタクトホール４０Ｌでドレイン領域２５Ｌに接続され、ドレイン電極３５Ｌはコンタクトホール４１Ｌでドレイン領域２６Ｌに接続されている。
【００４７】
同様にして、層間絶縁層３２にはＮチャンネルのＭＯＳＦＥＴ１７、１８のソース電極４３Ｌ及びドレイン電極４５Ｌ、４６Ｌが形成される。ゲート電極４７Ｌ、４８Ｌは半導体基板表面のゲート絶縁膜を介して設けられ周囲を層周間縁層３２で覆われる。
【００４８】
ソース電極４３Ｌはコンタクトホール４９Ｌでソース領域２７Ｌに接続され、コンタクトホール５０Ｌでソース領域２８Ｌに接続されている。またドレイン電極４５Ｌはコンタクトホール５１Ｌでドレイン領域２９Ｌに接続され、ドレイン電極４６Ｌはコンタクトホール５２Ｌでドレイン領域３０Ｌに接続されている。
【００４９】
このようにして形成されたパワーＭＯＳＦＥＴ全体は保護のためジャケット保護膜Ｐで封止されており、各電極３３Ｌ、３４Ｌ、３５Ｌ、４３Ｌ、４５Ｌ、４６Ｌは端子３３Ｓ２、３４Ｄ２、３５Ｄ２、４３Ｓ２、４５Ｄ２、４６Ｄ２等でジャケット保護膜Ｐの外部に引出される。
【００５０】
そして高電圧部Ｈと同様に、層間絶縁層３２にＮチャンネルのＭＯＳＦＥＴ１５のソース領域２７Ｌとドレイン領域２９Ｌ周囲の拡散層３１Ｌ及びＮチャンネルのＭＯＳＦＥＴ１８のソース領域２８Ｌとドレイン領域３０Ｌ周囲の拡散層３１Ｌ上を少なくとも覆うように低電圧部の反転防止用メタル５６Ｌを設ける。そして反転防止用メタル５６ＬはＮチャンネルＭＯＳＦＥＴ１７、１８のソース電極４３に接続し、ＧＮＤに固定する。
【００５１】
また層間絶縁層内３２にＰチャンネルのＭＯＳＦＥＴ１５のソース領域２３Ｌとドレイン領域２５Ｌ周囲の半導体基板及びＭＯＳＦＥＴ１６のソース領域２４Ｌとドレイン領域２６Ｌ周囲の半導体基板上を少なくとも覆うように低電圧部の反転防止用メタル５５Ｌを設ける。そして反転防止用メタル５５ＬはＰチャンネルＭＯＳＦＥＴ１７、１８のソース電極３３Ｌに接続し、１５Ｖの電源電位ＶＣＣに固定している。
【００５２】
本発明のパワーＭＯＳ半導体装置は高電圧部ＨのＰチャンネルのＭＯＳＦＥＴ１０、１１のソース領域とドレイン領域周囲の半導体基板を覆うように電源電圧に固定された第１の反転防止用メタル５５Ｈを設けたため、ＰチャンネルのＭＯＳＦＥＴ１０、１１を動作させるためソース電極とゲート電極周囲に正高電圧を印加し、パッケージ内の分極が大きくなって陰イオンが蓄積されても、反転防止用メタル５５Ｈに正の電源電圧を与えることにより陰イオンの影響が層間絶縁膜３２中の可動イオンに及ばない様にする。従ってソース領域２３Ｈとドレイン領域２５Ｈ周囲あるいはソース領域２４Ｈとドレイン領域２６Ｈ周囲のＮ（−）導電形型の半導体基板に反転領域が起こることはないので、隣り合うＭＯＳＦＥＴ１０ソース領域２４ＨとＭＯＳＦＥＴ１１Ｈのドレイン領域２５Ｈ間にリーク電流が流れ正常な動作が妨げられることはない。
【００５３】
また低電圧部ＬのＮチャンネルのＭＯＳＦＥＴ１７、１８のソース領域２７Ｌ、２８Ｌとドレイン領域２９Ｌ、３０周囲の拡散層３１Ｌを少なくとも覆うように低電位に固定された低電圧部の反転防止用メタル５６Ｈを設けたため、パッケージ内の分極が大きくなり層間絶縁層３２中の陽イオンの可動が発生しても、低電圧部の反転防止用メタル５６Ｈに吸引される。従ってソース領域２７Ｌとドレイン領域２９Ｌ周囲等の拡散領域に反転領域が起こることを防止できるので、隣合うＭＯＳＦＥＴ１８のソース領域２８ＬとＭＯＳＦＥＴ１７のドレイン領域２９Ｌ間にリーク電流が流れ正常な動作が妨げられることはない。
【００５４】
【発明の効果】
本発明のＭＯＳ半導体装置は層間絶縁層にＭＯＳＦＥＴのソース領域とドレイン領域の半導体基板上の拡散領域の夫々を少なくとも覆うように反転防止用メタル設け、反転防止用メタルを高電位又は低電位に固定したので、Ｐチャンネル及びＮチャンネルのＭＯＳＦＥＴに高電圧を加えても、パッケージ等に含まれる不純物によるイオンが可動しても、反転防止用メタルに遮断されて、その影響がシリコン表面に及ぶことがない。従って表面反転によりソースとドレイン周囲にリーク電流が発生することを防止できる。
【００５５】
またＣＭＯＳ−ＩＣの様な複雑なパターンではそれぞれのＭＯＳＦＥＴの反転防止用メタルに加える必要な電位も異なるが、本発明では個々のＭＯＳＦＥＴにメタルを設け、ソース電位に固定したので複雑なパターンの半導体装置でも反転防止ができる。
【図面の簡単な説明】
【図１】本発明および従来のＭＯＳ半導体装置に組み込まれたパワー集積回路の回路図である。
【図２】本発明のＭＯＳ半導体装置の高電圧部の断面図である。
【図３】本発明のＭＯＳ半導体装置の高電圧部の上面図である。
【図４】本発明のＭＯＳ半導体装置の低電圧部の断面図である。
【図５】本発明のＭＯＳ半導体装置の低電圧部の上面図である。
【図６】従来のＭＯＳ半導体装置の高電圧部の断面図である。
【図７】本発明のＭＯＳ半導体装置の高電圧部の上面図である。
【図８】従来のＭＯＳ半導体装置の低電圧部の断面図である。
【図９】本発明のＭＯＳ半導体装置の低電圧部の上面図である。
【符号の説明】
１０、１１、１２、１３ ＭＯＳＦＥＴ
２１ 半導体基板
２３Ｈ、２４Ｈ ソース領域
２５Ｈ、２６Ｈ ドレイン領域
２７Ｌ、２８Ｌ ソース領域
２９Ｌ、３０Ｌ ドレイン領域
３２ 層間絶縁層
５５Ｈ 高電圧部の反転防止用メタル
５６Ｌ 低電圧部の反転防止用メタル
Claims (3)
- 一導電型の半導体基板に該半導体基板と異なる導電型の拡散領域で形成したソース領域とドレイン領域及び前記半導体基板上の層間絶縁層に形成したゲート電極とを有するＭＯＳＦＥＴと、
前記層間絶縁層内に前記ＭＯＳＦＥＴのソース領域とドレイン領域周囲の半導体基板を少なくとも覆うように設けられた反転防止用メタルとよりなり、
前記反転防止用メタルを一電位に固定して、前記層間絶縁層上に設けられ前記ＭＯＳＦＥＴのソース領域とドレイン領域に夫々連なる電極に加えられた電圧による電荷の移動によって起こる前記半導体基板表面の反転を防止することを特徴とするＭＯＳ半導体装置。 - 同一半導体基板に高電圧部と低電圧部を形成したＭＯＳ半導体装置において、
高電圧部は少なくとも一導電型の半導体基板に該半導体基板と異なる導電型の拡散領域で形成したソース領域とドレイン領域及び前記半導体基板上の層間絶縁層に形成したゲート電極とを有する第１の導電型のＭＯＳＦＥＴと、前記層間絶縁層内に前記ＭＯＳＦＥＴのソース領域とドレイン領域周囲の半導体基板を少なくとも覆うように設けられた高電圧部の反転防止用メタルとよりなり、
低電圧部は少なくとも前記半導体基板に形成された該半導体基板と異なる導電型の拡散層と、該拡散層に前記第１導電型のＭＯＳＦＥＴと異なる導電型の拡散領域で形成したソース領域とドレイン領域及び前記半導体基板上の層間絶縁層に形成したゲート電極とを有する第２導電型のＭＯＳＦＥＴと、前記層間絶縁層内に前記ＭＯＳＦＥＴのソース領域とドレイン領域周囲の半導体基板を少なくとも覆うように設けられた低電圧部の反転防止用メタルとよりなり、
前記高電圧部の反転防止用メタルを第１の電位に固定して、前記層間絶縁層上に設けられ第１導電型のＭＯＳＦＥＴのソース領域とドレイン領域に夫々連なる電極に加えられた電圧による前記半導体基板表面の電荷の反転を防止し、前記低電圧部の反転防止用メタルを第２の電位に固定して、前記層間絶縁層上に設けられ前記第２導電型のＭＯＳＦＥＴのソース領域とドレイン領域に夫々連なる電極に加えられた電圧による前記半導体基板表面の電荷の反転を防止することを特徴とするＭＯＳ半導体装置。 - 前記高電圧部の反転防止用メタルを高電圧部のＭＯＳＦＥＴのソース電極に接続し、５００Ｖ以上の電位に固定し、低電圧部の反転防止用メタルを低電圧部のＭＯＳＦＥＴのソース電極に接続し、ＧＮＤ電位に固定したことを特徴とする請求項２記載のＭＯＳ半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002214060A JP2004055987A (ja) | 2002-07-23 | 2002-07-23 | Ｍｏｓ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002214060A JP2004055987A (ja) | 2002-07-23 | 2002-07-23 | Ｍｏｓ半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004055987A true JP2004055987A (ja) | 2004-02-19 |
Family
ID=31936485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002214060A Pending JP2004055987A (ja) | 2002-07-23 | 2002-07-23 | Ｍｏｓ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004055987A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015008222A (ja) * | 2013-06-25 | 2015-01-15 | ローム株式会社 | 半導体装置 |
-
2002
- 2002-07-23 JP JP2002214060A patent/JP2004055987A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015008222A (ja) * | 2013-06-25 | 2015-01-15 | ローム株式会社 | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101578782B1 (ko) | 전력 반도체 소자 | |
| JP2001352070A (ja) | 半導体装置およびその製造方法 | |
| TWI256692B (en) | Semiconductor device and manufacturing method thereof | |
| JP2004519862A (ja) | 電界効果トランジスタの構造体及び製造方法 | |
| KR980006025A (ko) | 상보형 반도체 장치 및 그 제조 방법 | |
| KR950034836A (ko) | 절연 게이트 전계 효과 트랜지스터와 그 제조 방법 | |
| KR19990022793A (ko) | 반도체 칩 연결 영역을 갖는 고전압 래터럴 금속 산화물 반도체전계 효과 트랜지스터 세마이콘덕터-온-인슐레이터 디바이스 | |
| US5841172A (en) | SOI input protection circuit | |
| KR960019497A (ko) | Soi 구조를 가지는 반도체장치 및 그의 제조방법 | |
| KR960006046A (ko) | 플레쉬 이.이.피.롬의 제조방법 | |
| KR950012705A (ko) | 정전방전 보호회로의 트랜지스터 및 그 제조방법 | |
| US20170317208A1 (en) | High-voltage semiconductor device and method for manufacturing the same | |
| JP2894966B2 (ja) | 非対称ｍｏｓ型半導体装置及びその製造方法、ならびに該半導体装置を含む静電破壊保護回路 | |
| KR950034822A (ko) | 고전압 트랜지스터 및 그 제조방법 | |
| CN1110858C (zh) | 介质分隔式半导体器件 | |
| JP2004055987A (ja) | Ｍｏｓ半導体装置 | |
| TW201101454A (en) | Semiconductor device and manufacturing method thereof | |
| US20090045460A1 (en) | mosfet for high voltage applications and a method of fabricating same | |
| KR20010078146A (ko) | 반도체장치 | |
| US5939751A (en) | MOSFET having double junction structures in each of source and drain regions | |
| CN108039365A (zh) | 一种晶体管、钳位电路及集成电路 | |
| KR950026027A (ko) | 고전압 모오스 트랜지스터의 구조 | |
| TW373338B (en) | A semiconductor device having an SOI structure and a method for manufacturing the same | |
| TWI844423B (zh) | 半導體結構 | |
| CN108039362A (zh) | 一种晶体管、钳位电路及集成电路 |