KR101578782B1 - 전력 반도체 소자 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 부트스트랩 회로를 포함하는 전력 반도체 소자가 개시된다. 전력 반도체 소자는, 고전압이 출력되도록 고압 제어 신호를 제공하는 고전압부; 접지 전압이 출력되도록 저압 제어 신호를 제공하며 상기 고전압부와 이격되어 형성되는 저전압부; 상기 저전압부와 전기적으로 연결되며, 상기 고전압이 출력되는 동안 상기 고전압부에 전원을 제공하는 부트스트랩 캐패시터를, 상기 접지 전압이 출력되는 동안 충전시키는 충전가능부; 및 상기 고전압이 출력되는 동안 상기 충전가능부에 상기 고전압이 유도되지 않도록 상기 고전압을 차단하며, 상기 충전가능부와 전기적으로 연결되는 제 1 단자와 상기 고전압부와 전기적으로 연결되는 제 2 단자를 포함하는 고전압차단부를 포함한다.
Figure R1020090035525
전력 반도체 소자, 고전압 집적 회로, HVIC, 부트스트랩 회로, 다이오드

Description

전력 반도체 소자{Power semiconductor device}
본 발명은 전력 장치를 구동하는 전력 반도체 소자에 관한 것으로서, 더욱 상세하게는, 충전가능부와 고전압차단부로 구성되는 부트스트랩 회로를 포함하는 전력 반도체 소자, 예컨대 고전압 집적 회로(high voltage integrated circuit; HVIC)에 관한 것이다.
하나 이상의 고전압 트랜지스터들이 저전압 회로들과 함께 동일 칩 상에 배치되는 고전압 집적 회로는 예컨대 스위칭 파워 서플라이나 모터 드라이버와 같은 전력 제어 시스템에 많이 사용되고 있다. 일반적으로 고전압 집적회로는 고전압부와 저전압부를 구비한다. 저전압부는 고정된 기준 전압, 예컨대 접지 전압 하에서 동작하지만, 고전압부는 출력하는 PWM 신호에 따라서 고전압과 접지 전압으로 변동하는 기준 전압 하에서 동작하여야 한다.
기준 전압이 변동하는 환경에서도 고전압부가 안정적으로 동작할 수 있게 하기 위해서, 고전압 집적 회로와 함께 부트스트랩 회로(bootstrap circuit)가 사용된다. 부트스트랩 회로는 고전압부의 구동 전압 단자에 병렬로 연결된 캐패시터를 포함한다. 또한 부트스트랩 회로는 다이오드를 포함하는데, 다이오드는 PWM 신호 가 하이(high)일 때는 회로를 개방하고, PWM 신호가 로우(low)일 때는 전류 경로를 제공함으로써 캐패시터에 전류를 제공할 수 있다.
사용자는 고전압 집적 회로를 동작시키기 위해 고전압 집적 회로의 외부에 부트스트랩 회로를 연결해야 한다. 또한, 부트스트랩 회로를 부가적으로 연결해야 하므로, 전체 모듈의 크기가 커지게 된다.
이러한 점을 극복하기 위해서, 부트스트랩 회로 중 캐패시터에 전류를 제공하는 부트스트랩 구동 회로를 포함하는 전력 반도체 소자를 제안한다.
전력 반도체 소자가 부트스트랩 구동 회로를 포함하는 경우, 부트스트랩 구동 회로는 고전압부에 인가되는 고전압에 의해 파괴될 수 있다는 문제가 발생한다. 또한, 부트스트랩 구동 회로를 구성하는 요소들이 기생 트랜지스터를 구성하고 이 기생 트랜지스터가 턴온 됨으로써 반도체 기판으로 전류가 흐르게 된다는 문제가 발생한다.
따라서 본 발명이 이루고자 하는 기술적 과제는, 고전압에 의해 파괴되지 않고 기생 트랜지스터가 턴온 됨에 따라 기판으로 흐르는 전류를 차단할 수 있는 구조를 갖는 부트스트랩 구동 회로를 포함하는 전력 반도체 소자를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 전력 반도체 소자는, 고전압이 출력되도록 고압 제어 신호를 제공하는 고전압부와 접지 전압이 출력되도록 저압 제어 신호를 제공하며 상기 고전압부와 이격되어 형성되는 저전압부를 포함한다. 충전가능부는 상기 저전압부와 전기적으로 연결되며, 상기 고전압이 출력되는 동안 상기 고전압부에 전원을 제공하는 부트스트랩 캐패시터를, 상기 접지 전압이 출력되는 동안 충전시킨다. 고전압차단부는 상기 고전압이 출력되는 동안 상기 충전가능부에 상기 고전압이 유도되지 않도록 상기 고전압을 차단하며, 상기 충전가능부와 전기적으로 연결되는 제 1 단자와 상기 고전압부와 전기적으로 연결되는 제 2 단자를 포함한다.
상기 전력 반도체 소자의 일 예에 따르면, 상기 충전가능부는 다이오드를 포함할 수 있다. 상기 다이오드의 애노드는 구동 전원(VCC)과 전기적으로 연결되고, 상기 다이오드의 캐소드는 도전층에 의해 상기 고전압차단부의 제 1 단자와 전기적으로 연결될 수 있다. 상기 충전가능부는, p형 반도체 기판 상에 형성된 n형 반도체층; 상기 n형 반도체층 상에 형성된 절연층; 및 상기 절연층 상에서 서로 접합하도록 형성된 p형 도전층과 n형 도전층을 포함할 수 있다. 상기 n형 반도체층에 형성된 제 1 소자분리 영역에 의해 상기 충전가능부와 상기 저전압부가 분리될 수 있다. 상기 p형 도전층은 상기 절연층에 의해 상기 n형 반도체층과 절연될 수 있다. 상기 n형 도전층에 형성된 캐소드 콘택은 상기 절연층을 관통하여 상기 n형 반도체층에 형성된 고농도의 소스 영역과 전기적으로 연결될 수 있다. 상기 p형 도전층과 n형 도전층은 폴리 실리콘으로 만들어질 수 있다.
상기 전력 반도체 소자의 다른 예에 따르면, 상기 충전가능부는 PNP 트랜지스터를 포함할 수 있다. 상기 PNP 트랜지스터의 이미터는 구동 전원(VCC)과 전기적으로 연결되고, 상기 PNP 트랜지스터의 베이스와 콜렉터는 함께 상기 고전압차단부의 제 1 단자와 전기적으로 연결될 수 있다. 상기 충전가능부는, p형 반도체 기판 상에 형성되는 n형 반도체층; 상기 n형 반도체층 내에 형성되는 p형 웰; 상기 p형 웰 내에 형성되는 n형 웰; 및 상기 n형 웰 내에 형성되는 p형 바디를 포함할 수 있다. 상기 p형 웰은 상기 n형 웰 하부에 위치하는 p형 하부층과 상기 n형 웰의 측부에 위치하는 p형 측부웰로 이루어지며, 상기 p형 하부층은 상기 p형 측부웰보다 고농도일 수 있다. 상기 충전가능부는, 상기 p형 반도체 기판과 상기 p형 웰 사이에 형성되는 n형 하부층을 더 포함할 수 있다. 상기 n형 하부층은 상기 p형 웰과 상기 n형 웰보다 고농도일 수 있다. 상기 p형 바디 내에 고농도의 이미터 영역이 형성되고, 상기 n형 웰 내에 고농도의 베이스 영역이 형성되고, 상기 p형 웰 내에 고농도의 콜렉터 영역이 형성되며, 상기 베이스 영역에 형성된 베이스 콘택과 상기 콜렉터 영역에 형성된 콜렉터 콘택은 함께 상기 n형 반도체층에 형성된 고농도의 소스 영역과 전기적으로 연결될 수 있다.
상기 전력 반도체 소자의 또 다른 예에 따르면, 상기 고전압차단부는 n채널 JFET을 포함하며, 상기 n채널 JFET의 소스와 드레인은 각각 상기 고전압차단부의 제 1 단자와 제 2 단자일 수 있다. 상기 고전압차단부는, p형 반도체 기판 상에 형성되는 n형 반도체층; 및 상기 n형 반도체층 내에 형성되는 p형 필드 형성층을 포함할 수 있다. 상기 n채널 JFET의 소스 콘택은 상기 n형 반도체층 내에 형성된 고농도의 소스 영역에 형성되고, 상기 n채널 JFET의 드레인 콘택은 상기 n형 반도체층 내에 형성된 고농도의 드레인 영역에 형성되고, 상기 n채널 JFET의 게이트 콘택은 상기 p형 필드 형성층 내에 형성된 고농도의 게이트 영역에 형성될 수 있다. 상기 게이트 영역 아래의 상기 p형 필드 형성층과 일부가 겹치며 상기 p형 필드 형성층보다 깊게 형성되는 p형 웰을 더 포함하며, 상기 게이트 영역은 상기 드레인 영역보다 상기 소스 영역에 가깝게 상기 p형 필드 형성층 내에 형성될 수 있다. 상기 고전압차단부는, 상기 드레인 영역 아래의 상기 n형 반도체층과 상기 p형 반도체 기판 사이에 형성되는 n형 매몰층을 더 포함하며, 상기 n형 매몰층은 상기 p형 필드 형성층보다 고농도일 수 있다. 상기 n채널 JFET의 게이트 콘택은 접지될 수 있다. 상기 n형 반도체층에 형성된 제 2 소자분리 영역에 의해 상기 고전압차단부와 상기 고전압부가 분리될 수 있다.
상기 전력 반도체 소자의 또 다른 예에 따르면, 상기 고전압부, 상기 저전압부, 상기 충전가능부 및 상기 고전압차단부는 p형 반도체 기판 상에 형성되고, 상기 충전가능부와 상기 고전압차단부는 상기 p형 반도체 기판 상에 형성된 n형 반도체층에 형성되며, 상기 충전가능부와 상기 고전압차단부는 소자분리 영역 없이 상기 n형 반도체층에서 직접 연결될 수 있다.
본 발명의 전력 반도체 소자는, 부트스트랩 구동 회로를 포함함으로써, 사용자는 적은 비용으로 간단하게 회로를 구성할 수 있다. 또한 회로의 소비 전류를 감소시킬 수 있으며, 전체 회로 모듈의 크기를 줄일 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발 명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 개재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
본 발명에서 개시되는 바와 같이, 기판은 임의의 다각형 기판일 수 있으며, 가장자리부는 기판 상에서 반도체 칩이 배치되는 영역의 외측 영역으로서 기판의 변을 포함하는 영역을 지칭하는 것이며, 코너부는 인접하는 가장자리부가 교차하는 영역으로서, 기판의 꼭지점을 포함하는 영역을 지칭한다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 다양한 실시예들이 적용되는 전력 반도체 소자, 예컨대 고전압 집적 회로(HVIC)의 동작을 설명하기 위한 등가 회로도이다.
도 1을 참조하면, 전력 반도체 소자(10)는 저전압 구동 회로(11), 고전압 구동 회로(12), 레벨 시프트 회로(13) 및 부트스트랩 구동 회로(100)를 포함한다. 부트스트랩 캐패시터(C)는 고전압 구동 회로(12)에 전원을 제공하는 전원 단자(VB, VS)에 병렬로 연결된다. 고전압 구동 회로(12)의 출력 단자(HO)는 제 1 전력 트랜 지스터(T1)의 게이트에 연결되며, 제 1 전력 트랜지스터(T1)는 제 1 다이오드(D1)와 병렬로 연결된다. 저전압 구동 회로(11)의 출력 단자(LO)는 제 2 전력 트랜지스터(T2)의 게이트에 연결되며, 제 2 전력 트랜지스터(T2)는 제 2 다이오드(D2)와 병렬로 연결된다. 제 1 전력 트랜지스터(T1)의 소스는 고전압(HV)에 연결되고, 제 1 전력 트랜지스터(T1)와 제 2 전력 트랜지스터(T2)는 직렬로 연결되며, 제 2 전력 트랜지스터(T2)의 드레인은 접지와 연결된다.
저전압 구동 회로(11)는 저전압 입력 단자(Lin)를 통해 입력되는 신호에 따라서 저전압 제어 신호를 저전압 출력 단자(LO)에 출력함으로써 제 2 전력 트랜지스터(T2)를 제어한다. 저전압 구동 회로(11)는 공통 단자(COM), 예컨대 접지 전압과 구동 전원(VCC)의 전위차에 의해 전원을 공급받아 동작할 수 있다. 본 도면에 도시되지는 않았지만, 저전압 구동 회로(11)는 입력 신호를 처리하는 입력 신호 처리 회로(미도시), 입력되는 신호로부터 내부 회로를 보호하는 보호 회로(미 도시), 고전압 입력 신호와의 충돌을 방지하기 위한 지연 회로(미 도시), 제 2 전력 트랜지스터(T2)에 저전압 제어 신호를 제공하는 게이트 구동 회로(미 도시), 구동 전원(VCC)이 저전압에 의한 손상을 방지하기 위한 저전압 보호 회로(Under-Voltage Lock-Out; UVLO)(미 도시)를 더 포함할 수 있다.
고전압 구동 회로(12)는 레벨 시프트 회로(13)로부터 제공된 신호에 응답하 여 고전압 제어 신호를 고전압 제어 단자(HO)에 출력함으로써 제 1 전력 트랜지스터(T1)를 제어한다. 고전압 구동 회로(12)는 출력 단자(OUT)과 동일한 전위를 갖는 단자(VS)와 단자(VB) 사이에 연결된 캐패시터(C)에 의해 전원을 공급받아 동작할 수 있다. 본 도면에 도시되지는 않았지만, 고전압 구동 회로(12)는 레벨 시프트 회로(13)로부터 제공된 신호의 노이즈를 제거하기 위한 로직 필터 회로(미 도시), 신호를 처리하기 위한 RS 래치 회로(미 도시), 저전압 보호 회로(UVLO)(미 도시), 및 제 1 전력 트랜지스터(T1)에 고전압 제어 신호를 제공하는 게이트 구동 회로(미 도시)를 더 포함할 수 있다.
레벨 시프트 회로(13)는 고전압 입력 단자(Hin)로부터 입력되는 신호를 고전압 구동 회로(12)에 제공한다. 고전압 구동 회로(12)의 기준 전압은 출력 단자(OUT)에서 출력되는 PWM 신호의 상태에 따라서 고전압(HV) 또는 저전압일 수 있다. 이와 같이 고전압 구동 회로(12)의 기준 전압이 변하더라도, 고전압 입력 단자(Hin)로부터 입력되는 논리 값(0 또는 1)을 고전압 구동 회로(12)에 제공한다. 레벨 시프트 회로(13)도 역시 단자(VS)와 단자(VB)에 연결된다. 도 1에 도시되지는 않았지만, 고전압 구동 회로(12)가 온 신호를 출력하게 하기 위한 셋(set) 레벨 시프트 소자와 고전압 구동 회로(12)가 오프 신호를 출력하게 하기 위한 리셋(reset) 레벨 시프트 소자가 레벨 시프트 회로(13)에 포함될 수 있다. 이러한 레벨 시프트 소자는 수평 확산 MOS(LDMOS)를 포함할 수 있다.
부트스트랩 구동 회로(100)를 설명하기에 앞서, 전력 반도체 소자(10)의 동작을 설명한다.
전력 반도체 소자(10)는 고전압 입력 단자(Hin)와 저전압 입력 단자(Lin)로부터 입력된 신호에 응답하여, 출력 단자(OUT)에 고전압(HV) 또는 저전압, 예컨대 접지 전압을 출력하는 회로이다. 저전압 구동 회로(11)가 저전압 출력 단자(LO)를 통해 제 2 전력 트랜지스터(T2)를 온 시키면, 출력 단자(OUT)는 저전압, 예컨대 접지 전압을 출력한다. 제 2 다이오드(D2)은 역전압을 방지한다. 이 때, 출력 단자(OUT)에 고전압과 저전압이 함께 인가되는 것을 방지하기 위해서, 고전압 구동 회로(12)는 제 1 전력 트랜지스터(T1)을 오프 시켜야 한다. 이 때, 고전압 구동 회로(12)의 이러한 동작을 수행하기 위해, 출력 단자(OUT)에 인가되는 접지 전압과 구동 전원(VCC)에 의해 고전압 구동 회로(12)에 전원이 제공된다. 또한, 구동 전원(VCC)은 부트스트랩 구동 회로(100)를 통해 부트스트랩 캐패시터(C)에 전류를 제공함으로써 부트스트랩 캐패시터(C)를 대략 구동 전원(VCC)의 전압으로 충전한다. 본 기술분야의 당업자는 부트스트랩 구동 회로(100)에서 이루어지는 전압 강하를 알고 있을 것이지만, 본 발명을 쉽게 이해시키기 위해 VCC 전압에 비해 상당히 작은 이러한 전압 강하를 무시하여 설명한다.
그 후, 저전압 구동 회로(11)가 오프 신호를 출력하고, 고전압 구동 회 로(12)가 온 신호를 고전압 출력 단자(HO)를 통해 제 1 전력 트랜지스터(T1)에 제공하여 제 1 전력 트랜지스터(T1)가 온 되면, 출력 단자(OUT)은 고전압(HV)을 출력하게 된다. 제 1 다이오드(D1)은 역전압을 방지한다. 이 때, 단자(VS)에는 고전압(HV)가 인가될 것이다. 또한 단자(VB)는 단자(VS)에 연결된 부트스트랩 캐패시터(C)이 연결되므로, 단자(VB)는 고전압(HV)에 부트스트랩 캐패시터(C)의 충전 전압이 더해진 HV+VCC의 전위를 가질 것이다. 따라서 고전압 구동 회로(12)와 레벨 시프트 회로(13)는 단자(VB)와 단자(VS)의 전위차, 즉 부트스트랩 캐패시터(C)에 충전된 VCC 전압을 구동 전원으로 이용함으로써 동작할 수 있다.
이 때, 단자(VB)에는 전원 전압(VCC)이 더해진 고전압(HV)이 인가되고, 구동 전원 단자(VCC)에는 구동 전원(VCC)이 인가되므로, 다이오드와 같은 부트스트랩 구동 회로(100)에 역전압이 인가되며, 따라서 부트스트랩 구동 회로(100)는 개방된다. 즉, 노드(a)와 노드(b)는 개방된다. 그러나, 노드(a)와 노드(b) 사이의 전위차가 고전압(HV)에 이를 정도로 매우 높기 때문에, 부트스트랩 구동 회로(100)가 파괴될 수도 있으며, 노드(b)에서 노드(a)로 전류가 흘러 전력 반도체 소자(10) 전체가 고장날 수도 있다.
상기와 같이, 고전압 집적 회로(10)의 정상 동작 상태에서, 부트스트랩 구동 회로(100)는 제 2 전력 트랜지스터(T2)가 온 일 때 부트스트랩 캐패시터(C)에 전류 를 제공할 수 있는 경로를 제공한다. 반면 제 1 전력 트랜지스터(T1)가 온 일 때, 부트스트랩 구동 회로(100)는 개방된다.
도 2는 본 발명의 일 실시예에 따른 전력 반도체 소자(10)의 개략적인 평면도이다.
도 2를 참조하면, 반도체 기판 상에 형성되는 전력 반도체 소자(10)는 고전압 영역(22)과 이를 둘러싸도록 형성된 저전압 영역(21)을 포함한다. 고전압 영역(22)과 저전압 영역(21) 사이에는 제 1 소자 분리 영역(24), 에피 영역(25) 및 제 2 소자 분리 영역(26)이 형성될 수 있다. 또한, 저전압 영역(21)에 형성된 고전압 입력 단자(Hin)을 통해 제공되는 제어 신호를 고전압 영역(22)에 전달하기 위한 레벨 시프트 회로(13)가 형성되는 레벨 시프트 영역(23)이 고전압 영역(22)과 저전압 영역(21) 사이에 형성될 수 있다. 또한, 부트스트랩 구동 회로(100)도 고전압 영역(22)과 저전압 영역(21) 사이에 형성될 수 있다. 부트스트랩 구동 회로(100)는 충전가능부(101)와 고전압차단부(102)를 포함할 수 있다.
고전압 영역(22)에는 도 1의 고전압 구동 회로(12)가 형성될 수 있다. 저전압 영역(21)에는 저전압 구동 회로(11)가 형성될 수 있다. 충전가능부(101)는 저전압 영역(21)에 인접하게 형성될 수 있으며 고전압차단부(102)는 충전가능부(101)와 고전압 영역(22) 사이에 위치할 수 있다. 본 명세서에서, 저전압 구동 회로(11)와 고전압 구동 회로(12)는 회로의 동작의 관점에서 기능을 중심으로 표현하는 용어이며, 저전압 영역(21)과 고전압 영역(22)은 저전압 구동 회로(11)와 고전 압 구동 회로(12)가 각각 형성되는 공간 또는 구조를 표현하는 용어이다. 이들을 통칭하여 저전압부와 고전압부라고도 명명될 수 있다.
도 2에서는 부트스트랩 구동 회로(100)가 레벨 시프트 영역(23)의 반대편에 위치하는 것으로 도시되었지만, 이는 예시적이다. 또한, 고전압의 크기에 따라 부트스트랩 구동 회로(100)의 폭과 길이는 다르게 설계될 수 있다. 예컨대, 도 2에서 부트스트랩 구동 회로(100)는 고전압 영역(22)의 한 변과 연결되어 있지만, 더 높은 고전압을 견디기 위해 부트스트랩 구동 회로(100)는 고전압 영역(22)의 두 변, 세 변 또는 모서리 부분을 포함하도록 형성될 수도 있다. 또한 부트스트랩 구동 회로(100)가 위치하는 고전압 영역(22)과 저전압 영역(21) 사이의 간격이 더 넓어질 수도 있다.
도 3은 도 2에 도시된 선 A-A'을 따라 절취된 본 발명의 일 실시예에 따른 전력 반도체 소자의 단면도이다.
도 3을 참조하면, 저농도의 p형 반도체 기판(110) 상에 n형 반도체층(111)이 형성될 수 있다.
n형 반도체층은 에피텍셜 공정에 의해 형성되는 저농도의 n형 에피텍셜층일 수 있다. n형 반도체층(111)은 저전압 영역(21), 제 1 소자 분리 영역(24), 충전가능부(101), 고전압차단부(102), 제 2 소자 분리 영역(26) 및 고전압 영역(22)으로 구분될 수 있다.
제 1 소자 분리 영역(24)에는 저전압 영역(21)과 충전가능부(101)을 분리시키는 제 1 소자 분리층(114)이 형성될 수 있다. 제 1 소자 분리층(114)은 p형 반 도체 기판(110)과 n형 반도체층(111)의 계면에 형성되는 예컨대 저농도의 p형 하부층(112)과 p형 하부층(112) 상에 형성되는 예컨대 저농도의 p형 웰(113)을 포함할 수 있다. p형 웰(113) 내에 고농도의 접지 영역(118a)이 형성될 수 있다. 접지 콘택(118b)는 접지 영역(118a) 상에 형성되며, 도전층(119)을 통해 도 1의 접지 단자(COM)과 전기적으로 연결될 수 있다. 이를 통해, 제 1 소자 분리층(114)와 p형 반도체 기판(110)은 접지될 수 있다. 그러나 p형 웰(113) 내에 형성되는 접지 영역(118a)와 접지 콘택(118b)은 예시적이며, 다른 방법 또는 구조에 의해 p형 반도체 기판(110)이 접지될 수 있다.
제 2 소자 분리 영역(26)에는 고전압차단부(102)과 고전압 영역(22)을 분리시키는 제 2 소자 분리층(117)이 형성될 수 있다. 제 2 소자 분리층(117)은 p형 반도체 기판(110)과 n형 반도체층(111)의 계면에 형성되는 예컨대 저농도의 p형 하부층(115)과 p형 하부층(115) 상에 형성되는 예컨대 저농도의 p형 웰(116)을 포함할 수 있다.
도 3에서 알 수 있듯이, 충전가능부(101)와 고전압차단부(102)는 이들을 분리하는 별도의 소자 분리 영역 없이 직접 연결된다는 것에 주의해야 한다. 이를 통해 전력 반도체 소자(10)의 크기는 감소될 수 있다.
이제, 충전가능부(101)에 대해 설명한다.
n형 반도체층(111) 내에, 또는 n형 반도체층(111)과 p형 반도체 기판의 사이에, p형 하부층(121)이 형성될 수 있다. p형 하부층(121)의 테두리 부분 상에 p형 웰(122)이 형성될 수 있다. p형 하부층(121)은 p형 웰(122)보다 높은 농도를 가질 수 있다. 도 4를 참조하면, p형 웰(122)과 p형 하부층(121)은 충전가능부(101)의 전면에 걸쳐 형성된다. p형 웰(122)과 p형 하부층(121)은 p형 웰로 통칭될 수 있다. n형 웰(123)이 p형 하부층(121)의 상부에, p형 웰(122)의 사이에 형성되어 p형 웰(122)과 p형 하부층(121)에 의해 둘러싸일 수 있다. p형 바디(124)가 n형 웰(123) 내에 형성될 수 있다.
도 3으로부터 알 수 있듯이, 이러한 구조는 수직 PNP 트랜지스터(103)를 구성한다. p형 바디(124)는 PNP 트랜지스터(103)의 이미터로 기능하며, n형 웰(123)은 PNP 트랜지스터(103)의 베이스로 기능하고, p형 웰(122)와 p형 하부층(121)은 PNP 트랜지스터(103)의 콜렉터로 기능한다. 이미터 콘택(125b)이 연결되는 고농도의 이미터 영역(125a)은 p형 바디(124) 내에 형성될 수 있다. 베이스 콘택(126b)이 연결되는 고농도의 베이스 영역(126a)은 n형 웰(123) 내에 형성될 수 있다. 콜렉터 콘택(127b)이 연결되는 고농도의 콜렉터 영역(127a)은 p형 웰(122) 내에 형성될 수 있다.
이미터 콘택(125b)은 도전층(141)을 통해 도 1의 구동 전원 단자(VCC)와 전기적으로 연결될 수 있다. 베이스 콘택(126b)과 콜렉터 콘택(127b)은 도전층(142)에 의해 공통으로 연결된다. 도전층(142)은 n형 반도체층(111) 내에 형성된 고농도의 소스 영역(133a)에 연결된 소스 콘택(133b)과 전기적으로 연결된다. 도 3에서 도전층(142)은 도전층(141)을 중심으로 양쪽으로 분리된 것으로 도시되어 있지만, 도 4를 참조하면, 도전층(142)은 p형 바디(124)의 외곽에 이를 둘러싸도록 형 성되기 때문에 서로 전기적으로 연결됨을 알 수 있다.
도 3에서는 n형 웰(123)과 p형 웰(122)의 양 쪽에 베이스 콘택(126b)과 콜렉터 콘택(127b)이 형성되는 것으로 도시되어 있지만, 이는 예시적이다. 다른 실시예에 따르면, 베이스 콘택(126b)과 콜렉터 콘택(127b)은 고전압차단부(102) 방향, 도 3에서 우측 방향에만 형성될 수도 있다.
n형 하부층(120)이 p형 하부층(121)과 p형 반도체 기판(110) 사이에 형성될 수 있다. n형 하부층(120)은 PNP 트랜지스터(103)의 콜렉터를 구성하는 p형 하부층(121)으로부터 전류가 기판으로 흐르는 것을 막는다. n형 하부층(120)은 p형 하부층(121)보다 높은 농도를 가질 수 있다. 높은 농도를 갖는 n형 하부층(120)은 전자와 홀의 재결합을 통해 p형 하부층(121)으로부터 전류가 유출되는 것을 방지할 수 있다.
본 실시예에 따르는 도 3의 구조에 대한 이미터 영역(125a)과 p형 반도체 기판(110) 사이의 도핑 농도 그래프가 도 5에 예시적으로 도시된다.
도 5를 참조하면, 이미터 영역(125a)은 이미터 콘택(125b)과 전기적으로 연결되어야 하므로 매우 높은 농도, 예컨대 1020/cm3를 갖는 것으로 도시된다. 그리고 p형 바디(124), n형 웰(123) 및 p형 하부층(121)은 n형 반도체층(111)이나 p형 반도체 기판(110)에 비해 높은 농도, 예컨대 1015 - 1016/cm3를 갖는 것으로 도시된다. 그리고 n형 하부층(120)은 p형 하부층(121) 보다 높은 농도, 예컨대 1018 - 1019/cm3를 갖는 것으로 도시된다. n형 하부층(120)의 아래에도 p형 하부층(121)이 형성되어 있는 것으로 도시된다. 하지만, 이는 제조 공정에 따라 p형 하부층(121)이 아래 방향으로도 확산됨에 따라서 n형 하부층(120)의 아래에 형성된 것이며, 본 발명이 이러한 예로 제한되는 것은 아니다.
본 실시예에 따르면, PNP 트랜지스터(103)의 이미터 영역(125a)에 구동 전압(VCC)이 인가된다. 그리고 n형 반도체층(111)의 소스 영역(133a)의 전위가 구동 전압(VCC)보다 낮은 경우, p형 바디(124)와 n형 웰(123) 간의 PN 정션을 통해 PNP 트랜지스터(103)의 이미터 영역(125a)으로부터 베이스 영역(126a)으로 전류가 흐른다. 뿐만 아니라, 이미터 영역(125a)으로부터의 전류는 n형 웰(123)과 p형 하부층(121)의 정션을 통과하여 콜렉터 영역(127a)로도 흐른다.
그러나 반대로 n형 반도체층(111)의 소스 영역(133a)의 전위가 구동 전압(VCC)보다 높은 경우, 즉, 고전압 영역(22)의 기준 전위가 고전압(HV)인 경우, p형 바디(124)와 n형 웰(123) 간의 PN 정션에 역전압이 인가되므로 전류가 흐르지 않게 된다. 다만, 소스 영역(133a)의 전위가 브레이크 전압보다 높은 경우에는, 전류가 거꾸로 흐를 수 있기 때문에, 아래에 기술하는 고전압차단부(102)이 필요하다.
상술한 충전가능부(101)는 다음과 같이 제조될 수 있다. 우선, p형 반도체 기판(110)이 형성된다. p형 반도체 기판(110)은 반도체 기판(110)의 전면에 p형 물질을 도핑함으로써 형성될 수도 있다. 그 후, n형 하부층(120)을 형성하기 위한 n형 물질을 도핑한다. 그 위에 p형 하부층(121)을 형성하기 위한 p형 물질을 도핑한다. 그 후, p형 반도체 기판 상에 n형 반도체층(111)을 형성한다. n형 반도체층(111)은 n형 물질과 함께 에피택셜 성장시킴으로써 형성될 수 있다. 이 과정에서 p형 물질과 n형 물질은 확산하면서 도 3에 도시된 바와 같이 형성될 수 있다. 그 후, 예컨대 이온 주입을 통해 p형 웰(122)과 n형 웰(123)을 형성할 수 있다. 그 후, p형 바디(124)를 형성할 수 있다. 그 후, n형 반도체층(111) 상에 절연층(140)이 형성될 수 있다. 절연층(140)을 식각하여 드레인 콘택(125b), 베이스 콘택(126b) 및 콜렉터 콘택(127b)이 형성될 홀들이 형성될 수 있다. 형성된 홀들을 통해 이온 주입함으로써 드레인 영역(125a), 베이스 영역 (126a) 및 콜렉터 영역(127a)이 형성될 수 있다. 그 후, 드레인 영역(125a), 베이스 영역 (126a) 및 콜렉터 영역(127a) 상에 드레인 콘택(125b), 베이스 콘택(126b) 및 콜렉터 콘택(127b)이 형성되고, 도전층(141, 142)이 형성될 수 있다.
이제, 고전압차단부(102)에 대해 설명한다. 고전압차단부(102)은 충전가능부(101)과 별도의 소자 분리 영역 없이 직접 연결된다. 충전가능부(101)은 도 3에서 알 수 있듯이 n채널 JFET(104) 구조를 갖는다. p형 반도체 기판(110) 상에 n형 반도체층(111)이 형성될 수 있다. n형 반도체층(111) 내에 p형 필드 형성층(130)이 형성될 수 있다. p형 필드 형성층(130)의 양쪽에 소스 영역(133a)과 드레인 영역(135a)이 형성될 수 있다. 소스 영역(133a)과 드레인 영역(135a)은 n형 반도체층(111)보다 높은 농도를 가질 수 있다. 소스 영역(133a)에는 소스 콘택(133b)이 형성되며, 드레인 영역(135a)에는 드레인 콘택(135b)이 형성될 수 있다. 상술한 바와 같이 소스 콘택(133b)은 도전층(142)을 통해 충전가능부(101)의 베이스 콘택(126b) 및 콜렉트 콘택(127b)과 전기적으로 연결된다.
이와 같은 구조에서, 소스 영역(133a)과 드레인 영역(135a)은 n형 반도체층(111)을 통해 전기적으로 연결된다. 따라서 소스 영역(133a)에서 드레인 영역(135a)으로 전류가 흐를 수 있다. 하지만, 소스 영역(133a)과 드레인 영역(135a) 사이에 n형 반도체층(111)의 농도에 따라 달라질 수 있는 저항 성분이 생긴다.
p형 필드 형성층(130) 내에 예컨대 고농도의 게이트 영역(134a)이 형성될 수 있다. 이러한 게이트 영역(134a)은 충전가능부(101)의 PNP 트랜지스터를 보호하기 위해 p형 필드 형성층(130) 내의 소스 영역(133a)에 가깝게 형성될 수 있다. 게이트 영역(134a) 상에 게이트 콘택(134b)이 형성될 수 있다. 게이트 콘택(134b)은 접지, 예컨대 도 1의 공통 단자(COM)와 연결될 수 있다. 본 명세서에서, 공통 단자(COM)과 접지 단자(GND)를 구분하여 사용하고 있지만, 실제로는 동일한 단자일 수 있다. 공통 단자(COM)는 회로 구동 전압(VCC)을 나타내기 위한 기준 전압이며, 접지 단자(GND)는 출력 단자(OUT)의 기준 전압을 나타낸다. 하지만, 이들은 서로 동일할 수 있다.
게이트 영역(134a)의 둘레에 p형 웰(131)이 형성될 수 있다. p형 웰(131)은 p형 필드 형성층(130)과 일부가 겹치도록 형성될 수 있으며, p형 필드 형성층(130)보다 p형 반도체 기판(110) 방향으로 더 깊이 형성될 수 있다. p형 웰(131)이 p형 반도체 기판(110) 보다 깊이 형성됨으로써, 드레인 영역(135a)에 고전압(HV)이 인가될 때, p형 웰(131) 부근에 먼저 공핍층이 형성되어 충전가능부(101)를 보호할 수 있다.
드레인 영역(135a) 아래의 p형 반도체 기판(110)과 n형 반도체층(111) 사이에 n형 매몰층(132)이 형성될 수 있다. n형 매몰층(132)은 드레인 영역(135a)에 고전압(HV)이 인가되는 경우, 전계가 n형 매몰층(132)에 집중되도록 유도함으로써, 드레인 영역(135a)이 파괴되는 것을 방지할 수 있다. 이러한 n형 매몰층(132)은 p형 필드 형성층(130)보다 높은 농도를 가질 수 있다.
드레인 콘택(135b)은 도 1의 단자(VB)에 연결될 수 있다. 도 1로부터 알 수 있듯이, 단자(VB)는 캐패시터(C)와 연결되므로, 드레인 콘택(135b)은 캐패시터(C)와 전기적으로 연결된다. 또한, 드레인 콘택(135b)은 절연층(140) 상에 형성된 도전층(145)을 통해 고전압 영역(22)과 전기적으로 연결될 수 있다.
도 1의 출력 단자(OUT)에서 접지 전압이 출력되는 경우, 드레인 영역(135a)에는 도 1의 캐패시터(C)의 충전 전압(Vc)이 인가된다. 충전 전압(Vc)은 구동 전원(VCC)에 의해 충전되므로 구동 전압(VCC)보다 높을 수 없다. 이 때, p형 필드 형성층(130) 내에 형성되는 고농도의 p형 게이트 영역(134a)의 전위가 고농도의 n형 드레인 영역(135a)의 전위와 크게 차이가 나지 않기 때문에 n형 소스 영역(133a)으로부터 n형 드레인 영역(135a)으로 전류가 흐르게 된다.
반면에, 출력 전압이 고전압(HV)인 경우, 드레인 영역(135a)에 고전압과 캐 패시터 충전 전압이 더해진 전압(HV + Vc)가 인가된다. 이 경우, n형 드레인 영역(135a)의 전위는 p형 게이트 영역(134a)의 전위보다 매우 높기 때문에, n형 반도체층(111)과 p형 필드 형성층(130) 사이에 두꺼운 공핍층이 형성될 수 있다. 두껍게 형성된 공핍층으로 인해 소스 영역(133a)과 드레인 영역(135a) 사이에 매우 큰 저항이 생기게 된다. 그리고 소스 영역(133a)과 드레인 영역(135a) 사이에 넓게 형성된 p형 필드 형성층(130)은 p형 필드 형성층(130) 아래의 n형 반도체층(111)에 균일한 등전위선이 수직으로 생기게 한다. 이와 같이 출력 전압이 고전압(HV)인 경우 소스 영역(133a)과 드레인 영역(135a) 사이에 큰 저항이 생기게 됨으로써, 소스 영역(133a)에는 고전압(HV)의 대부분이 전압 강하되게 된다. 따라서 충전가능부(101)의 PNP 트랜지스터(103)에 고전압(HV)이 인가되어 파괴되는 것을 방지할 수 있다.
게이트 콘택(134b)에 연결된 게이트 전극(143)은 도 3에 도시된 바와 같이, 다층으로 형성되어 있으며, p형 필드 형성층(130)으로부터 멀리 위치한 층일수록 더 넓게 형성될 수 있다. 뿐만 아니라, 드레인 콘택(135b)에 연결된 드레인 전극(144)도 다층으로 형성되며, 위에 위치한 층일수록 더 넓게 형성될 수 있다. 이와 같은 구조로 형성함으로써, 드레인 전극(144)에 고전압(HV)이 인가되는 경우, p형 필드 형성층(130)과 n형 반도체층(111) 사이에 공핍층이 균일하게 생기는데 도움을 주며, 그에 따라 균일한 등전위선이 형성될 수 있다.
도 4는 도 2의 부트스트랩 구동 회로(100)의 확대도로서, 본 발명의 일 실시예에 따른 도 3의 구조의 평면도를 개략적으로 도시한다. 본 발명을 용이하게 이 해시키기 위해, 도 4는 도 3의 절연층(140)과 도전층(142, 143)을 생략하고 도시하며, n형 하부층(120)과 매몰층(132)은 평면 상에 노출되지 않지만 함께 도시한다. 또한, 각 영역에 형성된 콘택들(125b, 126b, 127b, 133b, 134b, 135b)이 빗금으로 표시된다.
도 3과 함께 도 4를 참조하면, 저전압 영역(21)과 고전압 영역(22) 사이에 위치하고 이들과 소자 분리 영역(24, 26)에 의해 분리된 충전가능부(101)과 고전압차단부(102)가 도시된다.
도 4에 도시된 바와 같이, 소자 분리 영역들(24, 26) 사이에는 n형 반도체층(111)이 형성된다. n형 반도체층(111) 내의 충전가능부(101)에는, PNP 트랜지스터(103)이 형성된다. PNP 트랜지스터(103)는 가장 안쪽에 위치한 p형 바디(124), p형 바디(124)를 둘러싼 n형 웰(123), 및 n형 웰(123)을 둘러싼 p형 웰(122)을 포함할 수 있다. 도 3으로부터 알 수 있겠지만, p형 웰(122)과 n형 웰(123) 아래에는 p형 하부층(121)이 형성될 수 있다.
n형 반도체층(111) 내의 고전압차단부(102)에는, n채널 JFET(104)이 형성된다. n채널 JFET(104)는 n형 소스 영역(133a), n형 게이트 영역(134a)를 포함하는 p형 필드 형성층(130), 및 n형 드레인 영역(135a)을 포함할 수 있다. 또한, n채널 JFET(104)는 p형 필드 형성층(130) 내에 형성되는 p형 웰(131)을 더 포함할 수 있으며, 고농도의 n형 매몰층(132)을 더 포함할 수 있다.
도 4에 도시된 바와 같이, p형 바디(124), n형 웰(123) 및 p형 웰(122) 상에는 각각 이미터 콘택(125b), 베이스 콘택(126b) 및 콜렉터 콘택(127b)이 형성될 수 있다. 베이스 콘택(126b)과 콜렉터 콘택(127b)은 이미터 콘택(125b)의 외곽에 직사각형으로 형성될 수 있다. 또한, n형 소스 영역(133a), p형 웰(131) 및 n형 드레인 영역(135a) 상에는 각각 소스 콘택(134b), 게이트 콘택(135b) 및 드레인 콘택(136b)이 형성될 수 있다.
상술한 바와 같이, 이미터 콘택(125b)은 도 1의 구동 전원 단자(VCC)에 연결되며, 베이스 콘택(126b), 콜렉터 콘택(127b) 및 소스 콘택(134b)은 서로 연결되며, 게이트 콘택(135b)은 도 1의 접지 단자(COM)에 연결되며, 드레인 콘택(136b)은 도 1의 단자(VB)를 통해 캐패시터(C) 및 고전압 영역(22)과 연결된다.
도 6은 본 발명의 일 실시예에 따른 도 3의 구조를 갖는 전력 반도체 소자의 누설 전류를 알아보기 위한 시뮬레이션 결과를 도시한다.
도 3과 함께 도 6을 참조한다. 충전가능부(101)의 PNP 트랜지스터(103)의 이미터(125)에는 도 1의 구동 전원 단자(VCC)를 통해 예컨대, 약 15V가 인가되고, 고전압차단부(102)의 n채널 JFET(104)의 드레인(135)에는 도 1의 단자(VB)를 통해 예컨대, 약 0V가 인가된다. 또한 소자분리 영역(114)에 형성된 도전층(119)을 통해 기판(110)은 접지되고, 고전압차단부(102)의 n채널 JFET(104)의 게이트(134)도 역시 접지된다. 이러한 환경 하에서, 일반적으로 PNP 트랜지스터(103)의 이미터(125)를 통해 가장 많은 전류가 유입되기 때문에 누설 전류가 가장 많이 발생할 수 있다. PNP 트랜지스터(103)의 이미터(125)를 통해 유입되어 흐르는 전류가 도시된다.
도 3과 유사하게, 도 6에서도, PNP 트랜지스터(103)의 이미터(125)는 p형 바디(124)에 형성되며, PNP 트랜지스터(103)의 베이스(126)는 p형 바디(124)를 둘러 싸고 있는 n형 웰(123)에 형성된다. 또한 PNP 트랜지스터(103)의 콜렉터(127)는 n형 웰(123)을 둘러 싸고 있는 p형 웰(122)와 p형 하부층(121)에 형성된다. 본 시뮬레이션에서는, 고농도의 n형 하부층(120)이 p형 하부층(121)과 기판(110) 사이에 형성되는데, 도 6에 도시된 바와 같이, 둥근 형태의 p형 영역들이 겹쳐져 있는 것으로 도시된다.
도 6으로부터 알 수 있듯이, PNP 트랜지스터(103)의 이미터(125)로부터 유입된 전류는 PNP 트랜지스터(103)의 베이스(126)와 콜렉터(127), 특히 콜렉터(127)로 흐르게 된다. 콜렉터(127)에 유입된 전류는 콜렉터(127)와 n채널 JFET(104)의 소스(133)를 연결하는 도전층(142)을 통해 n채널 JFET(104)의 소스(133)로 흐르게 된다. 소스(133)에 유입된 전류는 n형 반도체층(111)을 통해 n채널 JFET(104)의 드레인(135)으로 흐르게 된다. 이러한 과정에서 PNP 트랜지스터(103)의 이미터(125)로부터 유입된 전류는 대부분 n채널 JFET(104)의 드레인(135)으로 흐르게 된다.
도 7은 본 발명의 일 실시예에 따른 도 3의 구조에서 PNP 트랜지스터의 이미터에는 15V를 인가하고 n채널 JFET의 드레인에 인가되는 전압에 따른 누설 전류의 양을 표시한 그래프이다.
도 7의 그래프로부터 알 수 있듯이, 본 발명의 일 실시예에 따른 도 3의 구조를 채용한 전력 반도체 소자는 n채널 JFET의 드레인에 인가되는 전압이 약 2V보다 작은 경우에만 1nA 이하의 누설 전류가 발생한다. 실제로, JFET의 드레인은 캐 패시터(C)와 연결되므로 PNP 트랜지스터의 이미터에 인가된 전압, 예컨대 15V보다 약간 작은 전압, 예컨대 약 14V이 항상 인가된다. 따라서, 본 발명의 일 실시예에 따른 전력 반도체 소자가 정상 상태로 동작하는 경우, 드레인에 인가되는 전압은 약 2V보다는 클 것이므로, 누설전류가 발생하지 않을 것임을 예상할 수 있다.
도 8은 본 발명의 일 실시예에 따른 도 3의 구조를 갖는 전력 반도체 소자에서 n채널 JFET의 드레인에 인가되는 전압에 따라 n채널 JFET의 드레인에 흐르는 전류의 양을 시뮬레이션한 결과 그래프이다.
도 8의 그래프로부터 알 수 있듯이, n채널 JFET의 드레인에 약 745V가 인가될 때까지는 n채널 JFET의 드레인에 안정적으로 전류가 흐른다. 그러나 약 745V가 넘는 전압이 n채널 JFET의 드레인에 인가되면, n채널 JFET의 드레인에 흐르는 전류가 급격히 증가한다. 이는 충전가능부와 고전압차단부 사이의 전위가 높아지면서 충전가능부가 브레이크다운(breakdown)되기 때문이다. 따라서 본 발명의 일 실시예에 따른 도 3의 구조는 약 745V까지 견딜 수 있음을 알 수 있다.
도 9는 도 2에 도시된 선 A-A'을 따라 절취된 본 발명의 다른 실시예에 따른 전력 반도체 소자의 단면도이다.
도 9를 참조하면, 저농도의 n형 에피텍셜층일 수 있는 n형 반도체층(111)이 저농도의 p형 반도체 기판(110) 상에 형성될 수 있다.
n형 반도체층(111)은 저전압 영역(21), 제 1 소자 분리 영역(24), 충전가능부(101), 고전압차단부(102), 제 2 소자 분리 영역(26) 및 고전압 영역(22)로 구분 될 수 있다.
제 1 소자 분리 영역(24)에는 저전압 영역(21)과 충전가능부(101)을 분리시키는 제 1 소자 분리층(114)이 형성될 수 있다. 제 1 소자 분리층(114)은 p형 하부층(112)과 p형 웰(113)을 포함할 수 있다. p형 웰(113) 내에 고농도의 접지 영역(118a)이 형성될 수 있다. 접지 영역(118a) 상에 접지 콘택(118b)이 형성될 수 있다. 접지 콘택(118b)은 도전층(161)을 통해 도 1의 접지 단자(COM)과 전기적으로 연결될 수 있다. 이를 통해 제 1 소자 분리층(114)와 p형 반도체 기판(110)은 접지될 수 있다.
제 2 소자 분리 영역(26)에는 고전압차단부(102)과 고전압 영역(22)을 분리시키는 제 2 소자 분리층(117)이 형성될 수 있다. 제 2 소자 분리층(117)은 p형 하부층(115)과 p형 웰(116)을 포함할 수 있다.
도 9에 도시된 바와 같이, 충전가능부(101)과 고전압차단부(102)을 분리시키는 별도의 소자 분리 영역 없이 직접 연결된다.
이제, 본 발명의 다른 실시예에 따른 충전가능부(101)에 대해 설명한다.
n형 반도체층(111) 상에 절연층(140)이 형성될 수 있다. 절연층(140)은 산화물, 질화물 및 산질화물 중 적어도 하나를 포함할 수 있다. 절연층(140) 상에 다이오드(105)가 형성될 수 있다. 다이오드(105)는 PN 정션을 형성하는 p형 도전층(150)과 n형 도전층(151)을 포함할 수 있다. p형 도전층(150)과 n형 도전층(151)은 각각 높은 농도로 도핑된 p형 및 n형 폴리실리콘으로 형성될 수 있다. 도 9에서는 p형 도전층(150)과 n형 도전층(151)이 나란히 배열되는 것으로 도시되 어 있지만, 이러한 구조는 예시적이며, PN 정션이 형성되는 다른 구조, 예컨대 n형 도전층(151)의 일부가 p형 도전층(150)의 일부를 덮는 구조로 형성될 수도 있다.
p형 도전층(150) 상에 애노드 콘택(152)이 형성될 수 있다. 애노드 콘택(152)은 애노드 전극(162)을 통해 도 1의 구동 전원 단자(VCC)와 전기적으로 연결될 수 있다. 도 9에 도시된 바와 같이, 애노드 전극(162)은 다층으로 형성될 수 있다. 애노드 전극(162)의 일부만 노출되도록 애노드 콘택(152) 상에 절연층(160)이 형성될 수 있다.
n형 도전층(150) 상에 캐소드 콘택(153)이 형성될 수 있다. 캐소드 콘택(153)은 도전층(163)을 통해 아래에서 설명될 소스 영역(133a) 상에 형성된 소스 콘택(133b)과 전기적으로 연결될 수 있다. 도 9에 도시된 바와 같이, 캐소드 콘택(153)과 도전층(163)은 절연층(160) 내에 형성될 수 있다.
충전가능부(101)에 형성된 다이오드(105)는 애노드 콘택(152)에서 캐소드 콘택(153)으로, 즉 p형 도전층(150)에서 n형 도전층(151)으로만 전류를 흐르게 한다. 본 실시예에 따르면, 애노드 콘택(152)에 구동 전압(VCC)이 인가된다. 그리고 캐소드 콘택(153)의 전위가 구동 전압(VCC)보다 낮은 경우, p형 도전층(150)과 n형 도전층(151) 간의 PN 정션을 통해 애노드 콘택(152)에서 캐소드 콘택(153)으로 전류가 흐른다.
그러나 반대로 캐소드 콘택(153)의 전위가 구동 전압(VCC)보다 높은 경우, 즉, 고전압 영역(22)의 기준 전위가 고전압(HV)인 경우, p형 도전층(150)과 n형 도 전층(151) 간의 PN 정션에 역전압이 인가되므로 전류가 흐르지 않게 된다. 다만, 애노드 콘택(152)에 대한 캐소드 콘택(153)의 전위가 브레이크 전압보다 높은 경우, 브레이크다운이 발생하여 전류가 거꾸로 흐를 수 있다. 따라서, 아래에 기술하는 고전압차단부(102)이 필요하다.
고전압차단부(102)은 충전가능부(101)과 별도의 소자 분리 영역 없이 직접 연결된다. 충전가능부(101)은 n채널 JFET(104) 구조를 포함할 수 있다. p형 반도체 기판(110) 상에 n형 반도체층(111)이 형성될 수 있다. n형 반도체층(111) 내에 p형 필드 형성층(130)이 형성될 수 있다. p형 필드 형성층(130)의 양쪽에 소스 영역(133a)과 드레인 영역(135a)이 형성될 수 있다. 소스 영역(133a)과 드레인 영역(135a)은 n형 반도체층(111)보다 높은 농도를 가질 수 있다. 소스 영역(133a)에는 소스 콘택(133b)이 형성되며, 드레인 영역(135a)에는 드레인 콘택(135b)이 형성될 수 있다. 상술한 바와 같이 소스 콘택(133b)은 도전층(163)을 통해 n형 도전층(151) 상에 형성된 애노드 전극(153)과 전기적으로 연결된다.
소스 영역(133a)과 드레인 영역(135a)은 n형 반도체층(111)을 통해 전기적으로 연결되므로, 소스 영역(133a)에서 드레인 영역(135a)으로 전류가 흐를 수 있다. 소스 영역(133a)과 드레인 영역(135a) 사이에는 저항 성분이 형성될 수 있으며, 이러한 저항 성분은 n형 반도체층(111)의 농도에 따라 달라질 수 있다.
p형 필드 형성층(130) 내에 예컨대 고농도의 게이트 영역(134a)이 형성될 수 있다. 게이트 영역(134a)은 p형 필드 형성층(130) 내의 소스 영역(133a) 쪽에 형성될 수 있다. 게이트 영역(134a) 상에 게이트 콘택(134b)이 형성될 수 있다. 게 이트 콘택(134b) 상에 게이트 전극(164)이 형성될 수 있다. 게이트 전극(164)은 도 1의 접지 단자(COM)와 연결되어 접지될 수 있다. 게이트 전극(164)은 p형 필드 형성층(130) 상의 절연층(140) 상에 국부적으로 형성된 도전층(165)과 전기적으로 연결될 수 있다. 제조 공정에 따라서 도전층(165)은 p형일 수도 있고 n형일 수도 있다. 또한, 도전층(165)은 n형 도전층(151)과 같은 물질로 이루어질 수 있다.
드레인 콘택(135b) 상에 드레인 전극(166)이 형성될 수 있다. 드레인 전극(166)은 도 1의 단자(VB)와 연결될 수 있으며, 고전압 영역(22)과 연결될 수 있다. 드레인 전극(166)은 p형 필드 형성층(130) 상의 절연층(140) 상에 국부적으로 형성된 도전층(167)과 전기적으로 연결될 수 있다. 제조 공정에 따라서 도전층(167)은 p형일 수도 있고 n형일 수도 있으며, n형 도전층(151)과 같은 물질로 이루어질 수 있다.
게이트 영역(134a)의 둘레에 p형 웰(131)이 형성될 수 있다. p형 웰(131)은 p형 필드 형성층(130)과 일부가 겹치도록 형성될 수 있으며, p형 필드 형성층(130)보다 p형 반도체 기판(110) 방향으로 더 깊이 형성될 수 있다. p형 웰(131)이 p형 반도체 기판(110) 보다 깊이 형성됨으로써, 드레인 영역(135a)에 고전압(HV)이 인가될 때, p형 웰(131) 부근에 먼저 공핍층이 형성되어 충전가능부(101)을 보호할 수 있다.
드레인 영역(135a) 아래의 p형 반도체 기판(110)과 n형 반도체층(111) 사이에 n형 매몰층(132)이 형성될 수 있다. n형 매몰층(132)은 드레인 영역(135a)에 고전압(HV)이 인가되는 경우, 전계가 n형 매몰층(132)에 집중되도록 유도함으로써, 드레인 영역(135a)이 파괴되는 것을 방지할 수 있다. n형 매몰층(132)은 p형 필드 형성층(130)보다 높은 농도를 가질 수 있다.
출력 전압이 접지 전압인 경우, 드레인 영역(135a)에는 도 1의 캐패시터(C)의 충전 전압(Vc)이 인가된다. 충전 전압(Vc)은 구동 전원(VCC)에 의해 충전되므로 구동 전압(VCC)보다 낮다. 이 때, n형 소스 영역(133a)으로부터 n형 드레인 영역(135a)으로 전류가 흐르게 된다.
반면에, 출력 전압이 고전압(HV)인 경우, 드레인 영역(135a)에 HV + Vc가 인가된다. 이 경우, n형 드레인 영역(135a)의 전위는 p형 게이트 영역(134a)의 전위보다 매우 높기 때문에, n형 반도체층(111)과 p형 필드 형성층(130) 사이에 두꺼운 공핍층이 형성될 수 있다. 두껍게 형성된 공핍층으로 인해 소스 영역(133a)과 드레인 영역(135a) 사이에 매우 큰 저항이 생기게 된다. 그리고 소스 영역(133a)과 드레인 영역(135a) 사이에 넓게 형성된 p형 필드 형성층(130)은 p형 필드 형성층(130) 아래의 n형 반도체층(111)에 균일한 등전위선이 수직으로 생기게 한다. 이와 같이 출력 전압이 고전압(HV)인 경우 소스 영역(133a)과 드레인 영역(135a) 사이에 큰 저항이 생기게 됨으로써, 소스 영역(133a)에는 고전압(HV)의 대부분이 전압 강하되게 된다. 따라서 충전가능부(101)의 PNP 트랜지스터(103)에 고전압(HV)이 인가되어 파괴되는 것을 방지할 수 있다.
게이트 전극(164)과 드레인 전극(166)은 다층 구조일 수 있다. 도 9에 도시 된 바와 같이, 다층 구조는 p형 필드 형성층(130)에서 멀수록 넓게 형성된 구조일 수 있다. 도전층(165)과 게이트 전극(164)의 각층의 단부가 가상의 직선을 이루도록 배열될 수 있다. 또한, 도전층(167)과 드레인 전극의 각층의 단부는 일직선을 이루도록 배열될 수 있다. 게이트 전극(164)이 접지되고 드레인 전극(166)에 고전압(HV)이 인가되는 경우, 게이트 전극(164)와 드레인 전극(166)의 다층 구조와 도전층(165)은 p형 필드 형성층(130)과 n형 반도체층(111) 사이에 공핍층이 균일하게 형성되는데 도움을 주며, 그에 따라 균일한 등전위선을 형성할 수 있다.
도 10a 및 10b는 본 발명의 다른 실시예에 따른 도 9의 구조의 시뮬레이션 결과를 도시한다. 도 10a는 p형 반도체 기판(110)과 n채널 JFET의 게이트(134)를 접지시킨 상태에서, 애노드 전극(162)에 15V를 인가하고, n채널 JFET의 드레인(135)에 0V를 인가하였을 때의 전류의 흐름을 도시한다. 도 10b는 도 10a의 "A" 부분에 대한 확대도이다.
도 9와 함께 도 10a 및 도 10b를 참조하면, p형 반도체 기판(110)과 n형 반도체층(111) 사이에 공핍층이 형성된다. 또한, n형 반도체층(111)과 p형 필드 형성층(130) 및 p형 웰(131) 사이에 공핍층이 형성된다. 이러한 공핍층의 경계는 점선(170)으로 표시된다. 공핍층은 전기적으로 절연층이므로, 공핍층을 통해서는 전류가 흐르지 않는다.
p형 도전층(150)에 연결된 애노드 전극(162)으로부터 유입된 전류는 n형 도전층(151)으로 흐른다. n형 도전층(151)은 도전층(163)을 통해 n채널 JFET의 소스 영역(133a)에 연결되므로, 전류는 n채널 JFET에 유입된다. 그 후, 전류는 n형 반 도체층(111)을 통해 n채널 JFET의 드레인(135)으로 흐르게 된다. 도 1을 참조하면, 드레인(135)은 단자(VB)와 함께 부트스트랩 캐패시터에 연결되므로, n채널 JFET의 드레인(135)에 유입된 전류는 캐패시터에 충전된다.
도 10b를 참조하면, 애노드 전극(162)으로부터 유입된 전류는 모두 n형 도전층(151)으로 흐른다는 것을 알 수 있을 것이다. 즉, 기판으로의 누설 전류는 없다.
도 11은 본 발명의 다른 실시예에 따른 도 9의 구조의 시뮬레이션 결과를 도시한다. 도 11은 p형 반도체 기판과 n채널 JFET의 게이트를 접지시킨 상태에서, 애노드 전극에 15V를 인가하고, n채널 JFET의 드레인에 약 615V를 인가하였을 때의 등전위선을 도시한다. 여기서 615V는 600V의 고전압(HV)과 15V의 부트스트랩 캐패시터의 충전 전압의 합이다.
도 9와 함께 도 11을 참조하면, p형 반도체 기판(110)과 n형 반도체층(111)의 경계 및 n형 반도체층(111)과 p형 필드 형성층(130)의 경계는 흰 선으로 표시된다. 또한, 등전위선의 간격은 약 20V를 나타낸다. 도 11에 도시된 바와 같이, n채널 JFET의 게이트(134)와 드레인(135) 사이에서 인가된 고전압의 대부분이 전압 강하된다. 또한 p형 필드 형성층(130)을 따라 균일하게 전압 강하가 이루어진다. 그리고 인가된 전압에 의한 전계는 n채널 JFET의 드레인보다는 n형 매몰층(132)에서 집중되기 때문에, 안정적인 동작이 가능하다.
또한, n채널 JFET의 소스 부근에서의 전압은 22V이다. 따라서 n형 도전 층(150)과 p형 도전층(151)으로 이루어진 다이오드에 브레이크 전압보다 큰 역전압이 발생하지 않으므로, 브레이크 다운되지 않는다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 본 발명의 다양한 실시예들이 적용되는 전력 반도체 소자의 동작을 설명하기 위한 등가 회로도이다.
도 2는 본 발명의 일 실시예에 따른 전력 반도체 소자의 개략적인 평면도이다.
도 3은 도 2에 도시된 선 A-A'을 따라 절취된 본 발명의 일 실시예에 따른 전력 반도체 소자의 단면도이다.
도 4는 도 2의 전력 반도체 소자에 포함된 부트스트랩 구동 회로의 확대도이다.
도 5는 본 발명의 일 실시예에 따르는 도 3의 구조를 갖는 전력 반도체 소자에서 이미터 영역과 p형 반도체 기판 사이의 농도 분포를 나타낸 예시적인 그래프이다.
도 6, 7 및 8 은 본 발명의 일 실시예에 따른 도 3의 구조를 갖는 전력 반도체 소자의 시뮬레이션 결과를 도시한다.
도 9은 도 2에 도시된 선 A-A'을 따라 절취된 본 발명의 다른 실시예에 따른 전력 반도체 소자의 단면도이다.
도 10a, 10b 및 11은 본 발명의 다른 실시예에 따른 도 9의 구조를 갖는 전력 반도체 소자의 시뮬레이션 결과를 도시한다.

Claims (34)

  1. 고전압이 출력되도록 고압 제어 신호를 제공하는 고전압부;
    접지 전압이 출력되도록 저압 제어 신호를 제공하며 상기 고전압부로부터 이격하여 배치되는 저전압부;
    상기 저전압부와 전기적으로 연결되며, 상기 고전압이 출력되는 동안 상기 고전압부에 전원을 제공하는 부트스트랩 캐패시터를, 상기 접지 전압이 출력되는 동안 충전시키는 충전가능부; 및
    상기 고전압이 출력되는 동안 상기 충전가능부에 상기 고전압이 유도되지 않도록 상기 고전압을 차단하며, 상기 충전가능부와 전기적으로 연결되는 제1 단자와 상기 고전압부와 전기적으로 연결되는 제2 단자를 포함하는 고전압차단부를 포함하는 전력 반도체 소자.
  2. 제1 항에 있어서,
    상기 충전가능부는 다이오드를 포함하는 것을 특징으로 하는 전력 반도체 소자.
  3. 제2 항에 있어서,
    상기 다이오드는 구동 전원(VCC)에 전기적으로 연결되는 애노드, 및 상기 고전압차단부의 제1 단자에 전기적으로 연결되는 캐소드를 포함하는 것을 특징으로 하는 전력 반도체 소자.
  4. 제2 항에 있어서,
    상기 충전가능부는,
    p형 반도체 기판 상의 n형 반도체층;
    상기 n형 반도체층 상의 절연층; 및
    상기 절연층 상에 배치되고, 서로 PN 접합을 형성하는 p형 도전층과 n형 도전층을 포함하는 것을 특징으로 하는 전력 반도체 소자.
  5. 제4 항에 있어서,
    상기 충전가능부와 상기 저전압부를 서로 전기적으로 분리시키기 위해 상기 n형 반도체층에 배치되는 제1 소자분리 영역을 더 포함하는 것을 특징으로 하는 전력 반도체 소자.
  6. 제4 항에 있어서,
    상기 충전가능부는 상기 n형 도전층에 전기적으로 연결되는 캐소드 콘택을 포함하고,
    상기 고전압차단부는 상기 제1 단자에 전기적으로 연결되고 상기 n형 반도체층에 배치되는 고농도의 소스 영역을 포함하고,
    상기 캐소드 콘택은 상기 소스 영역과 전기적으로 연결되는 것을 특징으로 하는 전력 반도체 소자.
  7. 제4 항에 있어서,
    상기 p형 도전층, 및 상기 n형 도전층은 폴리 실리콘 물질을 포함하는 것을 특징으로 하는 전력 반도체 소자.
  8. 제1 항에 있어서,
    상기 충전가능부는 PNP 트랜지스터를 포함하는 것을 특징으로 하는 전력 반도체 소자.
  9. 제8 항에 있어서,
    상기 PNP 트랜지스터는 이미터, 베이스 및 콜렉터를 포함하며,
    상기 이미터는 구동 전원(VCC)에 전기적으로 연결되고, 상기 베이스와 상기 콜렉터는 상기 고전압차단부의 제1 단자에 전기적으로 연결되는 것을 특징으로 하는 전력 반도체 소자.
  10. 제8 항에 있어서,
    상기 충전가능부는,
    p형 반도체 기판 상의 n형 반도체층;
    상기 n형 반도체층 내의 p형 웰;
    상기 p형 웰 내의 n형 웰; 및
    상기 n형 웰 내의 p형 바디를 포함하는 것을 특징으로 하는 전력 반도체 소자.
  11. 제10 항에 있어서,
    상기 p형 웰은 상기 n형 웰 하부에 위치하는 p형 하부층과 상기 n형 웰의 측부에 위치하는 p형 측부웰을 포함하는 것을 특징으로 하는 전력 반도체 소자.
  12. 제11 항에 있어서,
    상기 p형 하부층은 상기 p형 측부웰보다 고농도인 것을 특징으로 하는 전력 반도체 소자.
  13. 제10 항에 있어서,
    상기 충전가능부는 상기 p형 반도체 기판과 상기 p형 웰 사이에 배치되는 n형 하부층을 더 포함하는 것을 특징으로 하는 전력 반도체 소자.
  14. 제13 항에 있어서,
    상기 n형 하부층은 상기 p형 웰과 상기 n형 웰보다 고농도인 것을 특징으로 하는 전력 반도체 소자.
  15. 제10 항에 있어서,
    상기 충전가능부는,
    상기 p형 바디 내의 고농도의 이미터 영역;
    상기 n형 웰 내의 고농도의 베이스 영역;
    상기 p형 웰 내의 고농도의 콜렉터 영역;
    상기 베이스 영역에 전기적으로 연결되는 베이스 콘택; 및
    상기 콜렉터 영역에 전기적으로 연결되는 콜렉터 콘택을 더 포함하고,
    상기 고전압차단부는 상기 제1 단자에 전기적으로 연결되고 상기 n형 반도체층에 배치되는 고농도의 소스 영역을 포함하며,
    상기 베이스 콘택 및 상기 콜렉터 콘택은 상기 소스 영역에 공통적으로 전기적으로 연결되는 것을 특징으로 하는 전력 반도체 소자.
  16. 제1 항에 있어서,
    상기 고전압차단부는 n채널 JFET을 포함하며, 상기 n채널 JFET의 소스와 드레인은 각각 상기 고전압차단부의 제1 단자와 제2 단자인 것을 특징으로 하는 전력 반도체 소자.
  17. 제16 항에 있어서,
    상기 고전압차단부는,
    p형 반도체 기판 상의 n형 반도체층; 및
    상기 n형 반도체층 내의 p형 필드 형성층을 포함하는 것을 특징으로 하는 전력 반도체 소자.
  18. 제17 항에 있어서,
    상기 고전압차단부는,
    상기 n형 반도체층 내의 고농도의 소스 영역;
    상기 n형 반도체층 내의 고농도의 드레인 영역;
    상기 p형 필드 형성층 내의 고농도의 게이트 영역; 및
    상기 소스 영역, 상기 드레인 영역 및 상기 게이트 영역에 각각 전기적으로 연결되는 소스 콘택, 드레인 콘택 및 게이트 콘택을 더 포함하는 것을 특징으로 하는 전력 반도체 소자.
  19. 제18 항에 있어서,
    상기 게이트 영역은 상기 드레인 영역보다 상기 소스 영역에 인접하게 위치되는 것을 특징으로 하는 전력 반도체 소자.
  20. 제18 항에 있어서,
    상기 고전압차단부는 상기 게이트 영역 아래의 상기 p형 필드 형성층과 일부가 겹치며 상기 p형 필드 형성층보다 깊게 배치되는 p형 웰을 더 포함하는 것을 특징으로 하는 전력 반도체 소자.
  21. 제18 항에 있어서,
    상기 고전압차단부는 상기 드레인 영역 아래의 상기 n형 반도체층과 상기 p형 반도체 기판 사이에 배치되는 n형 매몰층을 더 포함하며,
    상기 n형 매몰층은 상기 p형 필드 형성층보다 고농도인 것을 특징으로 하는 전력 반도체 소자.
  22. 제18 항에 있어서,
    상기 n채널 JFET의 게이트 콘택은 접지되는 것을 특징으로 하는 전력 반도체 소자.
  23. 제17 항에 있어서,
    상기 고전압차단부와 상기 고전압부를 서로 전기적으로 분리시키기 위해 상기 n형 반도체층에 배치되는 제2 소자분리 영역을 더 포함하는 것을 특징으로 하는 전력 반도체 소자.
  24. 제1 항에 있어서,
    상기 고전압부, 상기 저전압부, 상기 충전가능부 및 상기 고전압차단부가 배치되는 p형 반도체 기판; 및
    상기 충전가능부와 상기 고전압차단부가 배치되는 상기 p형 반도체 기판 상의 n형 반도체층을 더 포함하고,
    상기 충전가능부와 상기 고전압차단부는 소자분리 영역 없이 상기 n형 반도체층에서 직접 연결되는 것을 특징으로 하는 전력 반도체 소자.
  25. 제1 영역과 제2 영역이 정의된 제1 도전형의 반도체 기판;
    상기 반도체 기판 상에 배치되는 제2 도전형의 반도체층;
    상기 제1 영역의 상기 반도체층 내에 배치되는 상기 제1 도전형의 제1 웰;
    상기 제1 영역의 상기 제1 웰 내에 배치되는 상기 제2 도전형의 제2 웰;
    상기 제1 영역의 상기 제2 웰 내에 배치되는 상기 제1 도전형의 바디;
    상기 제2 영역의 상기 반도체층 내에 배치되는 상기 제2 도전형의 소스 영역 및 드레인 영역; 및
    상기 제2 영역의 상기 반도체층 내에 상기 소스 영역과 상기 드레인 영역 사이에 배치되는 상기 제1 도전형의 필드 형성층을 포함하는 전력 반도체 소자.
  26. 제25 항에 있어서,
    상기 반도체층 상에 배치되는 절연층; 및
    상기 절연층 상에 배치되고, 상기 제1 웰, 상기 제2 웰 및 상기 소스 영역을 서로 전기적으로 연결하는 도전층을 더 포함하는 것을 특징으로 하는 전력 반도체 소자.
  27. 제25 항에 있어서,
    상기 제1 영역의 상기 반도체 기판과 상기 제1 웰 사이에 배치되는 상기 제2 도전형의 하부층을 더 포함하는 것을 특징으로 하는 전력 반도체 소자.
  28. 제1 영역과 제2 영역이 정의된 제1 도전형의 반도체 기판;
    상기 반도체 기판 상에 배치되는 제2 도전형의 반도체층;
    상기 제1 영역의 상기 반도체층 상에 배치되는 절연층;
    상기 제1 영역의 상기 절연층 상에 배치되는 상기 제1 도전형의 제1 도전층;
    상기 제1 영역의 상기 절연층 상에 배치되고 상기 제1 도전층과 PN 접합을 형성하는 상기 제2 도전형의 제2 도전층;
    상기 제2 영역의 상기 반도체층 내에 배치되는 상기 제2 도전형의 소스 영역 및 드레인 영역; 및
    상기 제2 영역의 상기 반도체층 내에 상기 소스 영역과 상기 드레인 영역 사이에 배치되는 상기 제1 도전형의 필드 형성층을 포함하는 전력 반도체 소자.
  29. 제28 항에 있어서,
    상기 절연층 상에 배치되고, 상기 제2 도전층과 상기 소스 영역을 서로 전기적으로 연결하는 제3 도전층을 더 포함하는 것을 특징으로 하는 전력 반도체 소자.
  30. 제25 항 또는 제28항에 있어서,
    상기 제2 영역의 상기 필드 형성층 내에 배치되는 게이트 영역; 및
    상기 제2 영역의 상기 반도체층 내에 배치되고, 상기 게이트 영역 아래의 상기 필드 형성층과 일부가 겹치는 상기 제1 도전형의 제3 웰을 더 포함하는 것을 특징으로 하는 전력 반도체 소자.
  31. 제30 항에 있어서,
    상기 제3 웰과 상기 반도체층의 경계면은 상기 필드 형성층과 상기 반도체층의 경계면보다 아래에 위치하는 것을 특징으로 하는 전력 반도체 소자.
  32. 제25 항 또는 제28항에 있어서,
    상기 제2 영역의 상기 반도체 기판과 상기 드레인 영역 아래의 상기 반도체층 사이에 배치되는 상기 제2 도전형의 매몰층을 더 포함하는 것을 특징으로 하는 전력 반도체 소자.
  33. 제25 항 또는 제28항에 있어서,
    상기 제1 영역과 상기 제2 영역을 한정하는 제1 및 제2 소자 분리 영역을 더 포함하는 것을 특징으로 하는 전력 반도체 소자.
  34. 제25 항 또는 제28항에 있어서,
    상기 제1 도전형은 p형이고 상기 제2 도전형은 n형인 것을 특징으로 하는 전력 반도체 소자.
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