KR20140006156A - 전력 반도체 소자 - Google Patents

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김민석
이순학
문진우
김혜미
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Abstract

전력 반도체 소자가 제공된다. 본 발명의 일 실시예에 따른 전력 반도체 소자는, 제1 도전형의 반도체 기판; 기판 상에 위치하고, 고전압부, 고전압부 주위에 배치되는 저전압부, 및 고전압부와 저전압부의 사이에 배치되는 레벨 시프트 소자부가 정의되는 제2 도전형의 반도체층; 및 상기 반도체층을 관통하여 상기 기판까지 확장하며, 상기 고전압부와 상기 레벨 시프트 소자부 사이, 그리고 저전압부 및 레벨 시프트 소자부 사이에 배치되는 제1 도전형의 소자분리 영역;을 포함한다.

Description

전력 반도체 소자{Power semiconductor device}
본 발명의 기술적 사상은 전력 반도체 소자에 관한 것으로서, 더욱 상세하게는, 레벨 시프트용 수평 확산 MOS 트랜지스터들과 고전압부가 전기적으로 분리되는 고압 전력 반도체 소자에 관한 것이다.
하나 이상의 고전압 트랜지스터들이 저전압 회로들과 함께 동일 칩상에 배치되는 고전압 집적회로들(high voltage integrated circuits, HVICs)이 예를 들어, 스위칭 파워 서플라이나 모터 드라이버와 같은 전력제어 시스템에 많이 사용되고 있다. 고전압 집적회로는 고전압부와 저전압부를 구비하며, 상기 고전압부와 상기 저전압의 사이에 접합 터미네이션부(junction termination)가 배열된다. 상기 접합 터미네이션부는 상기 고전압부와 상기 저전압부를 전기적으로 분리하는 영역으로서, 상기 고전압부로부터 신호를 레벨 다운 시프트시켜 상기 저전압부로 제공하기 위한 레벨 시프트 소자들이 배열된다.
이러한 레벨 시프트 소자들로 수평 확산 모스(lateral diffusion MOS, LDMOS) 트랜지스터들이 사용된다. LDMOS 트랜지스터는 높은 브레이크다운 전압을 유지하면서 온 저항을 최소화시키는 것이 근본적으로 요구된다. 감소된 표면 전계(reduced surface field, RESURF) 기술을 이용하여 LDMOS 트랜지스터의 온저항을 유지하면서 높은 브레이크다운 전압을 얻을 수 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는, 신뢰성이 향상되고, 크로스 토크의 발생이 방지된 레벨 시프트 소자들을 포함하는 전력 반도체 소자를 제공하는 것이다.
본 발명의 일 실시예에 따른 전력 반도체 소자가 제공된다. 상기 전력 반도체 소자는, 제 1 도전형의 반도체 기판; 상기 기판 상에 위치하고, 고전압부, 상기 고전압부 주위에 배치되는 저전압부, 및 상기 고전압부와 상기 저전압부의 사이에 배치되는 레벨 시프트 소자부가 정의되는 제2 도전형의 반도체층; 및 상기 반도체층을 관통하여 상기 기판까지 확장하며, 상기 고전압부와 상기 레벨 시프트 소자부 사이, 그리고 상기 저전압부 및 상기 레벨 시프트 소자부 사이에 에 배치되는 제1 도전형의 소자분리 영역을 포함한다.
본 발명의 일부 실시예들에서, 상기 레벨 시프트 소자부는, 상기 고전압부와 인접하여 배치되는 제1 도전형의 소스 영역; 상기 저전압부와 인접하여 배치되는 제1 도전형의 드레인 영역; 상기 소스 영역과 상기 드레인 영역 사이의 상기 기판 상에 위치하는 게이트 전극; 및 상기 드레인 영역을 둘러싸며 상기 게이트 전극의 하부로 연장되는 제1 도전형의 드레인 드리프트영역을 포함할 수 있다.
본 발명의 일부 실시예들에서, 상기 레벨 시프트 소자부는, 상기 기판과 상기 반도체층의 경계에 위치하는 제2 도전형의 제1 매립 불순물 영역을 포함할 수 있다.
본 발명의 일부 실시예들에서, 상기 제1 매립 불순물 영역은, 상기 드레인 영역의 하부로부터 소정 거리 이격되어, 상기 게이트 전극 및 상기 소스 영역의 하부로 연장될 수 있다.
본 발명의 일부 실시예들에서, 상기 고전압부에 인접한 상기 레벨 시프트 소자부에서, 상기 제1 매립 불순물 영역과 인접하여 위치하는 제2 도전형의 제2 매립 불순물 영역을 더 포함할 수 있다.
본 발명의 일부 실시예들에서, 상기 제1 매립 불순물 영역의 불순물 농도는 상기 제2 매립 불순물 영역의 불순물 농도보다 낮을 수 있다.
본 발명의 일부 실시예들에서, 상기 제2 매립 불순물 영역은, 상기 기판에 수직한 방향으로 상기 제1 매립 불순물 영역보다 큰 두께를 가질 수 있다.
본 발명의 일부 실시예들에서, 상기 소스 영역과 상기 고전압부를 전기적으로 연결하는 배선층을 더 포함할 수 있다.
본 발명의 일부 실시예들에서, 상기 제1 도전형은 P 형이고 상기 제2 도전형은 N 형일 수 있다.
본 발명의 일부 실시예들에서, 상기 제1 매립 불순물 영역의 불순물 농도는, 상기 반도체층의 불순물 농도보다 높을 수 있다.
본 발명의 일부 실시예들에서, 상기 레벨 시프트 소자부는 복수 개가 서로 이격되어 배치되고, 상기 소자분리 영역은 상기 레벨 시프트 소자부들 각각을 둘러쌀 수 있다.
본 발명의 다른 형태에 따른 전력 반도체 소자가 제공된다. 상기 전력 반도체 소자는, 제1 도전형의 반도체 기판; 상기 기판 상에 위치하고, 고전압부, 상기 고전압부 주위에 배치되는 저전압부, 및 상기 고전압부와 상기 저전압부의 사이에 배치되는 레벨 시프트 소자부가 정의되는 제2 도전형의 반도체층; 및 상기 고전압부 및 레벨 시프트 소자부를 둘러싸는 제1 도전형의 소자분리 영역;을 포함하고, 상기 레벨 시프트 소자부에는, 상기 반도체층의 표면으로부터 제1 깊이 및 상기 제1 깊이보다 작은 제2 깊이가 소정 간격으로 반복되는 굴곡 형태의 하부면을 갖는 드레인 드리프트 영역이 형성된다.
본 발명의 일부 실시예들에서, 상기 레벨 시프트 소자부는, 상기 기판과 상기 반도체층의 경계에 위치하는 제2 도전형의 제1 매립 불순물 영역을 포함할 수 있다.
본 발명의 일부 실시예들에서, 상기 레벨 시프트 소자부는 상기 고전압부와 인접하여 배치되는 제1 도전형의 소스 영역; 상기 저전압부와 인접하여 배치되는 제1 도전형의 드레인 영역; 및 상기 소스 영역과 상기 드레인 영역 사이의 상기 기판 상에 위치하는 게이트 전극;을 포함하고, 상기 드레인 드리프트 영역은 제1 도전형으로 형성되고, 상기 드레인 영역을 둘러싸며 상기 게이트 전극의 하부로 연장될 수 있다.
본 발명의 일부 실시예들에서, 상기 소자분리 영역은, 상기 기판과 상기 반도체층의 계면으로부터 상기 반도체층 내로 소정 높이로 연장되는 하부 영역; 및 상기 하부 영역의 상부로부터 상기 반도체층의 표면까지 연장되는 상부 웰 영역을 포함하고, 상기 제1 깊이는, 상기 반도체층의 표면으로부터 상기 상부 웰 영역의 하부면까지의 거리와 동일하거나 그보다 작을 수 있다.
본 발명의 또 다른 형태에 따른 전력 반도체 소자가 제공된다. 상기 전력 반도체 소자는, 고전압이 출력되도록 고압 제어 신호를 제공하는 고전압부; 저전압이 출력되도록 저압 제어 신호를 제공하며 상기 고전압부 주위에 배치되는 저전압부; 상기 고전압부와 상기 저전압부의 사이에 배치되며, 상기 고전압부로부터의 신호를 레벨 다운 시프트시켜 상기 저전압부로 제공하는 레벨 다운 시프트 소자 및 상기 저전압부로부터의 신호를 레벨 업 시프트시켜 상기 고전압부로 제공하는 레벨 업 시프트 소자를 구비한 레벨 시프트 소자; 및 상기 고전압부 및 상기 레벨 시프트 소자를 둘러싸도록 배치되어, 상기 고전압부와 상기 레벨 시프트 소자부를 전기적으로 분리시키는 소자분리 영역을 포함한다.
본 발명의 일부 실시예들에서, 상기 레벨 시프트 소자는, 기판 및 상기 기판 상의 반도체층의 적층 구조 상에 배치되며, 소스 영역, 드레인 영역, 게이트 영역, 및 상기 드레인 영역을 둘러싸며 상기 게이트 영역의 하부로 연장되는 드레인 드리프트영역을 포함할 수 있다.
본 발명의 일부 실시예들에서, 상기 레벨 시프트 소자는, 상기 소스 영역과 상기 드레인 드리프트영역 사이의 상기 반도체층 내에 채널 영역이 형성되는 수평 확산 트랜지스터일 수 있다.
본 발명의 일부 실시예들에서, 상기 드레인 드리프트영역의 하부에서, 상기 기판과 상기 반도체층의 경계면에 배치되는 제1 매립 불순물 영역을 더 포함할 수 있다.
본 발명의 일부 실시예들에서, 상기 소스 영역에 접하여 위치하고, 상기 반도체층과 오믹 콘택을 이루는 콘택 영역; 및 상기 소스 영역 및 상기 콘택 영역 모두에 연결되는 소스 전극을 더 포함할 수 있다.
본 발명의 기술적 사상에 따른 전력 반도체 소자에 따르면, 레벨 시프트 소자 영역의 드레인 드리프트영역의 농도를 증가시킴으로써, 기생 PNP 동작을 방지할 수 있다. 또한, 상기 드레인 드리프트영역의 하부에 매립 불순물 영역을 형성함으로써 레벨 시프트 소자에 의해 형성되는 전계를 반도체층의 표면으로부터 벌크 기판쪽으로 효과적으로 분산시킬 수 있어, 높은 브레이크다운 전압을 확보할 수 있다.
또한, 본 발명의 전력 반도체 소자에 따르면, 레벨 시프트 소자 영역이 저전압부 및 고전압부로부터 P-형 소자 분리 영역에 의해 전기적으로 분리되어 고전압부와 레벨 시프트 소자 사이의 크로스 토크의 발생을 방지하며, 신호들의 간섭을 방지할 수 있다.
도 1a 및 도 1b는 본 발명의 실시예들에 따른 전력 반도체 소자의 평면도들이다.
도 2는 본 발명의 일 실시예에 따른 전력 반도체 소자의 단면도이다. 도 2는 도 1a의 절단선 Ⅱ-Ⅱ'에 따른 단면을 도시한다.
도 3a 내지 도 3g는 본 발명에 따른 도 2의 전력 반도체 소자의 예시적인 제조 방법을 설명하기 위한 단면도들이다.
도 4는 본 발명의 일 실시예에 따른 전력 반도체 소자의 전류 특성을 설명하기 위한 시뮬레이션 결과를 도시한다.
도 5는 본 발명의 일 실시예에 따른 전력 반도체 소자의 브레이크다운 전압 특성을 설명하기 위한 시뮬레이션 결과를 도시한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 개재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
도 1a 및 도 1b는 본 발명의 실시예들에 따른 전력 반도체 소자의 평면도들이다.
도 1a를 참조하면, 전력 반도체 소자(1000)는 저전압부(10), 고전압부(20) 및 레벨 시프트 소자부(30)를 포함한다. 저전압부(10)는 고전압부(20)를 둘러싸며 고전압부(20)의 주위에 배치될 수 있다. 레벨 시프트 소자부(30)는 저전압부(10) 및 고전압부(20)의 사이에 배치될 수 있다. 소자분리 영역(130)이 고전압부(20)를 둘러싸고, 고전압부(20)와 저전압부(10)의 사이에 배치된다. 또한, 소자분리 영역(130)은 레벨 시프트 소자부(30)도 둘러싸도록 배치된다. 따라서, 저전압부(10), 고전압부(20) 및 레벨 시프트 소자부(30)는 서로 소자분리 영역(130)에 의해 분리될 수 있다.
저전압부(10)는 저전압이 출력되도록 저전압 제어 신호를 제공할 수 있다. 고전압부(20)는 섬 형상을 가지며, 고전압이 출력되도록 고전압 제어 신호를 제공할 수 있다.
레벨 시프트 소자부(30)는 고전압부(20)로부터의 신호를 레벨 다운 시프트(level down shift)시켜 저전압부(10)로 제공하고 저전압부(10)로부터의 신호를 레벨 업 시프트(level up shift) 시켜 고전압부(20)로 제공하는 레벨 시프트 소자(105)를 포함할 수 있다. 레벨 시프트 소자(105)는 레벨 업 시프트 소자(105A) 및 레벨 다운 시프트 소자(105B)를 포함할 수 있다. 레벨 시프트 소자(105)는 예를 들어, LDMOS 트랜지스터를 포함할 수 있다. 좀더 구체적으로, 레벨 업 시프트 소자(105A)는 NMOS(LDMOS) 트랜시스터를 포함하고, 레벨 다운 시프트 소자(105B)는 PMOS(LDMOS) 트랜지스터를 포함할 수 있다.
레벨 다운 시프트 소자(105B)는 드레인 영역(164), 소스 영역(162) 및 게이트 전극(197)을 포함할 수 있다. 드레인 영역(164)은 저전압부(10)에 인접하게 배치될 수 있다. 소스 영역(162)은 고전압부(20)에 인접하게 배치될 수 있다. 게이트 전극(197)은 소스 영역(162)에 인접하여 배치될 수 있으며, 드레인 영역(164)과는 소정 거리로 이격되어 배치될 수 있다.
레벨 업 시프트 소자(105A)는 도시된 바와 같이 레벨 다운 시프트 소자(105B)와 반대의 구조를 가질 수 있다.
본 실시예에서, 전력 반도체 소자(100)는 두 개의 레벨 시프트 소자부들(30)을 포함하는 경우를 예시하였으나, 본 발명은 이에 한정되지 않으며, 전력 반도체 소자(100)는 세 개 이상의 레벨 시프트 소자부들(30)을 포함할 수도 있다. 세 개 이상의 레벨 시프트 소자부들(30)이 형성되는 경우에, 레벨 시프트 소자부들(30)는 다양한 조합으로 레벨 업 시프트 소자(105A) 및 레벨 다운 시프트 소자(105B)를 포함할 수 있다.
배선층(195)은 고전압부(20)와 레벨 시프트 소자부(30)를 전기적으로 연결할 수 있다. 예를 들어, 배선층(195)은 소스 영역(162)을 고전압부(20)와 연결시키도록 배치될 수 있다.
도 1b를 참조하면, 전력 반도체 소자(1000a)는 저전압부(10a), 고전압부(20a) 및 레벨 시프트 소자부(30a)를 포함한다. 저전압부(10a)는 고전압부(20a)를 둘러싸며 고전압부(20a)의 주위에 배치될 수 있다. 레벨 시프트 소자부(30a)는 저전압부(10a) 및 고전압부(20a)의 사이에 배치될 수 있다.
소자분리 영역(130')은 제1 소자분리 영역(130a') 및 제2 소자분리 영역(130b')을 포함할 수 있다. 제1 소자분리 영역(130a')은 레벨 시프트 소자부(30a)를 둘러싸며 레벨 시프트 소자부(30a)와 저전압부(10)의 사이에 배치된다. 제2 소자분리 영역(130b')은 고전압부(20a)를 둘러싸며 고전압부(20a)와 레벨 시프트 소자부(30a)의 사이에 배치된다. 따라서, 저전압부(10a), 고전압부(20a) 및 레벨 시프트 소자부(30a)는 모두 소자분리 영역(130')에 의해 서로 분리될 수 있다.
레벨 시프트 소자부(30a)는 레벨 시프트 소자(105a)를 포함할 수 있으며, 레벨 시프트 소자(105a)는 드레인 영역(164a), 소스 영역(162a) 및 게이트 전극(197a)을 포함할 수 있다. 레벨 시프트 소자(105a)는, 예컨대 레벨 다운 시프트 소자일 수 있다. 본 실시예에서, 전력 반도체 소자(100a)는 하나의 레벨 시프트 소자(105a)를 포함하는 경우를 예시하였으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 고전압부(20a) 우측의 레벨 시프트 소자부(30a)에, 추가의 레벨 시프트 소자(105a)가 대칭적으로 배치될 수도 있다. 또한, 일부 실시예들에서, 레벨 시프트 소자(105a)가 배치되지 않은 레벨 시프트 소자부(30a)의 영역은, 고전압부(20a) 및/또는 레벨 시프트 소자부(30a)의 적어도 일부와 연결되는 저항 영역(미도시)을 포함할 수도 있다.
배선층(195a)은 고전압부(20a)와 레벨 시프트 소자부(30a)를 전기적으로 연결할 수 있다. 예를 들어, 배선층(195a)은 소스 영역(162a)을 고전압부(20a)와 연결시키도록 배치될 수 있다.
도 2는 본 발명의 일 실시예에 따른 전력 반도체 소자의 단면도이다. 도 2는 도 1a의 절단선 Ⅱ-Ⅱ'에 따른 단면을 도시한다.
도 2를 참조하면, 전력 반도체 소자(1000)는 기판(110), 반도체층(140), 소자분리 영역(130a, 130b) 및 제1 매립층(122)을 포함할 수 있다. 또한, 전력 반도체 소자(1000)는 저전압부(LV), 고전압부(HV) 및 레벨 시프트 소자부(Shift)로 구분될 수 있다. 저전압부(LV), 고전압부(HV) 및 레벨 시프트 소자부(Shift)는 각각 도 1a의 저전압부(10), 고전압부(20) 및 레벨 시프트 소자부(30)에 대응될 수 있다. 레벨 시프트 소자부(Shift)에는 레벨 시프트 소자(105)가 배치되며, 레벨 시프트 소자(105)는 소스 전극(192), 드레인 전극(194) 및 게이트 전극(197)을 포함할 수 있다. 여기서, 레벨 시프트 소자(105)는 도 1a에서 도시된 바와 같이 레벨 다운 시프트 소자(105B)일 수 있다.
기판(110)은 저농도의 제1 도전형, 예를 들어 P-형 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 산화물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(110)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다.
저농도의 제2 도전형, 예를 들어 N-형의 반도체층(140)이 기판(110) 상에 배치될 수 있다. 반도체층(140)은 에피택셜층일 수 있다.
소자분리 영역들(130a, 130b)은 저전압부(LV), 고전압부(HV) 및 레벨 시프트 소자부(Shift)의 경계에 배치될 수 있다. 소자분리 영역들(130a, 130b)은 제1 소자분리 영역(130a) 및 제2 소자분리 영역(130b)을 포함하며, 각각은 하부 영역(132a, 132b) 및 상부 웰 영역(134a, 134b)을 포함할 수 있다. 제1 소자분리 영역(130a)은 저전압부(LV) 및 레벨 시프트 소자부(Shift)를 전기적으로 분리할 수 있으며, 제2 소자분리 영역(130b)은 고전압부(HV) 및 레벨 시프트 소자부(Shift)를 전기적으로 분리할 수 있다. 소자분리 영역들(130a, 130b)은 저농도의 제1 도전형, 예를 들어 P-형 불순물을 포함하는 영역일 수 있다. 하부 영역들(132a, 132b)은 기판(110)과 반도체층(140)의 경계에서, 계면의 상하로 연장되어 배치될 수 있다. 상부 웰 영역들(134a, 134b)은 하부 영역(132a, 132b)의 상부면으로부터 반도체층(140)의 표면까지 연장되어 배치될 수 있다.
레벨 시프트 소자부(Shift)에 하나 이상의 레벨 시프트 소자(105)가 배치될 수 있다. 레벨 시프트 소자(105)의 소스 전극(192), 드레인 전극(194) 및 게이트 전극(197)은 반도체층(140) 상에 배치될 수 있다. 소스 전극(192) 및 드레인 전극(194)은, 제1 절연층(172) 및 제2 절연층(174)을 관통하여 각각 반도체층(140) 내의 소스 영역(162) 및 드레인 영역(164)에 연결될 수 있다. 소스 영역(162) 및 드레인 영역(164)은 고농도의 제1 도전형의 불순물을 포함하는 영역일 수 있다. 게이트 전극(197)은, 소스 전극(192)에 인접하여, 제1 절연층(172)과 제2 절연층(174)의 사이에 배치될 수 있다. 게이트 전극(197)과 반도체층(140) 사이의 제1 절연층(172)은 게이트 절연층으로 기능할 수 있다.
소스 전극(192)은 반도체층(140) 내의 제1 콘택 영역(163)과도 전기적으로 연결될 수 있으며, 이에 의해, 소스 전극(192)은 반도체층(140)과 전기적으로 연결될 수 있다. 제1 콘택 영역(163)은 고농도의 제2 도전형의 불순물을 포함하는 영역일 수 있다. 또한, 소스 전극(192)은 배선층(195)에 의해 고전압 전극(199)과 전기적으로 연결될 수 있다. 도 2에서, 소스 전극(192), 배선층(195) 및 고전압 전극(199)은 서로 연결된 일체형으로 도시되었으나, 본 발명은 이에 한정되지 않는다. 고전압 전극(199) 하부의 반도체층(140)에는 제2 콘택 영역(168)이 위치할 수 있다.
드레인 드리프트영역(150)이 드레인 영역(164)을 둘러싸며, 드레인 영역(164)으로부터 게이트 전극(197) 일부의 하부로 연장된다. 드레인 드리프트영역(150)은 저농도의 제1 도전형, 예를 들어 P-형 불순물 영역일 수 있다. 드레인 드리프트영역(150)은 반도체층(140) 표면의 전계를 감소시키기 위한 필드 형성층으로도 기능할 수 있으며, 감소된 표면 전계(RESURF) 구조를 이룰 수 있다. 본 실시예에서는 드레인 드리프트영역(150)을 깊게 형성하고, 저농도 중에서도 상대적으로 높은 농도를 가지도록 형성함으로써, 드레인 영역(164) 및 드레인 드리프트영역(150)을 포함하는 전체적인 드레인 구역의 농도를 증가시킬 수 있다. 드레인 드리프트영역(150)의 불순물의 농도는 예를 들어, 약 1×1012/cm3 내지 약 1×1013/cm3의 범위일 수 있다. 이러한 상기 드레인 구역의 농도는, 전압 차의 발생을 감소시켜 기생 PNP 동작으로 인한 전류 특성의 변화를 방지할 수 있다.
드레인 드리프트영역(150)의 하부면은 제1 최장 깊이(D1a) 및 제1 최단 깊이(D1b)가 주기적으로 반복되는 곡면의 형태일 수 있다. 이러한 구조의 형성 방법 및 이점에 대해서는 도 3c를 참조로 아래에서 상세히 설명한다. 상기 제1 최장 깊이(D1a)는 상부 웰 영역(134a)의 제2 깊이(D2)와 동일하거나 작을 수 있다.
제1 매립층(122), 제2 매립층(124), 및 제3 매립층(127)이 기판(110)과 반도체층(140)의 계면에서, 상기 계면의 상하로 연장되어 배치될 수 있다. 제1 매립층(122)은 드레인 전극(194)의 하부에는 형성되지 않으며, 드레인 전극(194)의 하부에 인접한 영역으로부터 소스 전극(192) 및 게이트 전극(197)의 하부로 연장될 수 있다. 제2 매립층(124)은 소스 전극(192)의 하부에 인접한 영역에 형성될 수 있다. 제3 매립층(127)은 고전압부(HV)에 형성될 수 있다.
제1 매립층(122) 및 제2 매립층(124)은 모두 레벨 시프트 소자(105)에 의해 형성되는 전계를 반도체층(140)의 표면으로부터 기판(110)쪽으로 효과적으로 분산시킬 수 있어, 브레이크다운 전압을 확보하는 역할을 할 수 있다. 특히, 제1 매립층(122)은 고농도의 드레인 드리프트영역(150)으로 인한 브레이크다운 전압의 감소를 방지할 수 있다.
제1 매립층(122), 제2 매립층(124), 및 제3 매립층(127)은 모두 제2 도전형 불순물을 포함할 수 있다. 다만, 제1 매립층(122)의 불순물의 농도는 제2 매립층(124)의 불순물의 농도보다 낮을 수 있다. 예를 들어, 제2 매립층(124)은 제1 매립층(122)보다 약 102 배 내지 약 103 배 높은 농도의 불순물을 포함할 수 있다. 제1 매립층(122)의 불순물의 농도는 반도체층(140)의 불순물의 농도보다 높을 수 있다. 또한, 제1 매립층(122)은 제3 두께(D3)를 가지고, 제2 매립층(124)은 상기 제3 두께(D3)보다 큰 제4 두께(D4)를 가질 수 있다.
도 2에 도시된 전력 반도체 소자(1000)의 단면의 구조는 도 1a의 전력 반도체 소자(100)뿐 아니라, 도 1b의 전력 반도체 소자(100a)에 대해서도 적용될 수 있다. 전력 반도체 소자(1000)의 단면의 구조는 예를 들어, 도 1b의 전력 반도체 소자(100a)의 절단선 A-A'를 따른 구조에 대응될 수 있다.
도 3a 내지 도 3g는 본 발명에 따른 도 2의 전력 반도체 소자의 예시적인 제조 방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 먼저, 제1 도전형의 저농도, 예를 들어 P-형 반도체 기판(110) 상에 제1 패드층(112)을 형성하는 공정이 수행될 수 있다. 제1 패드층(112)은 열산화 공정과 같은 산화 공정에 의해 형성될 수 있다.
다음으로, 제1 패드층(112) 상에 제1 마스크층(미도시)을 형성한다. 상기 제1 마스크층은 제1 예비 매립층(122P)이 형성될 부분들에 대응하는 제1 패드층(112)이 노출되도록 형성될 수 있다. 상기 제1 마스크층을 이온 주입 마스크로 이용하여 기판(110) 내에 제2 도전형의 저농도 불순물, 예를 들어 N-형 불순물을 이온 주입하여, 레벨 시프트 소자부(Shift)에 제1 예비 매립층(122P)을 형성한다. 다른 실시예에서, 상기 불순물은 제2 도전형의 고농도 불순물, 예를 들어 N+형 불순물일 수도 있다.
다음으로, 상기 제1 마스크층을 제거한 후, 제1 패드층(112) 상에 제2 마스크층(미도시)을 형성한다. 상기 제2 마스크층은 제2 예비 매립층(124P) 및 제3 예비 매립층(127P)이 형성될 부분들에 대응하는 제1 패드층(112)이 노출되도록 형성될 수 있다. 상기 제2 마스크층을 이온 주입 마스크로 이용하여 기판(110) 내에 제2 도전형의 고농도 불순물, 예를 들어 N+형 불순물을 이온 주입하여, 각각 레벨 시프트 소자부(Shift) 및 고전압부(HV)에 제2 예비 매립층(124P) 및 제3 예비 매립층(127P)을 형성한다. 제2 예비 매립층(124P) 및 제3 예비 매립층(127P)을 형성하는 불순물의 농도는 제1 예비 매립층(122P)의 경우보다 높을 수 있다. 제2 예비 매립층(124P)은 제1 예비 매립층(122P)과 일단에서 접할 수 있으나, 본 발명은 이에 한정되지 않는다.
다음으로, 상기 제2 마스크층을 제거한 후, 제1 패드층(112) 상에 제3 마스크층(미도시)을 형성한다. 상기 제3 마스크층은 예비 하부 영역들(132P) 이 형성될 부분들에 대응하는 제1 패드층(112)이 노출되도록 형성될 수 있다. 상기 제3 마스크층을 이온 주입 마스크로 이용하여 기판(110) 내에 제1 도전형의 저농도 불순물을 이온 주입하여, 레벨 시프트 소자부(Shift)와 저전압부(LV), 및 레벨 시프트 소자부(Shift)와 고전압부(HV)의 경계에 각각 예비 하부 영역들(132P)을 형성한다.
도 3b를 참조하면, 먼저, 상기 제3 마스크층 및 제1 패드층(112)을 제거하는 공정이 수행될 수 있다.
다음으로, 기판(110) 상에 제2도전형의 저농도, 예를 들어 N-형 반도체층(140)을 형성한다. 반도체층(140)은 예를 들어, 에피택셜 성장법에 의해 형성될 수 있다. 반도체층(140)의 성장 중, 고온 공정이 포함되는 경우, 도 3a의 제1 예비 매립층(122P), 제2 예비 매립층(124P), 제3 예비 매립층(127P) 및 예비 하부 영역들(132P) 내의 불순물들이 반도체층(140) 내로 일부 확산되어, 제1 매립층(122), 제2 매립층(124), 제3 매립층(127) 및 하부 영역들(132a, 132b)이 형성된다. 선택적으로, 상기 불순물들의 확산을 위한 추가적인 공정이 수행될 수도 있다.
도 3c를 참조하면, 먼저, 반도체층(140) 상에 제2 패드층(142)을 형성하는 공정이 수행될 수 있다. 제2 패드층(142)은 열산화 공정과 같은 산화 공정에 의해 형성될 수 있다.
다음으로, 제2 패드층(142) 상에 제4 마스크층(145)을 형성한다. 제4 마스크층(145)은 상부 웰 영역들(134a, 134b)(도 3d 참조) 및 드레인 드리프트영역(150)(도 3d 참조)이 형성될 부분들의 적어도 일부에 대응하는 제2 패드층(142)이 노출되도록 형성될 수 있다. 다만, 본 단계에서, 제4 마스크층(145)은 주입되는 불순물이 확산될 것을 고려하여, 상부 웰 영역들(134a, 134b) 및 드레인 드리프트영역(150)의 폭보다 축소된 영역을 노출시키도록 형성될 수 있다.
제4 마스크층(145)은 드레인 드리프트영역(150)을 형성하기 위해 슬릿 형태로 패터닝될 수 있다. 즉, 드레인 드리프트영역(150)에 대응하는 영역에서, 제4 마스크층(145)을 소정 간격으로 이격된 바(bar) 형태로 패터닝할 수 있다. 제4 마스크층(145)은, 상부 웰 영역들(134a, 134b)에 대응되는 영역에서 제1 길이(L1)의 개구부를 형성할 수 있고, 드레인 드리프트영역(150)에 대응하는 영역에서 상기 제1 길이(L1)보다 작은 제2 길이(L2)의 개구부들을 형성할 수 있다. 예를 들어, 상기 제2 길이(L2)는 상기 제1 길이(L1)의 1/3 내지 1/5에 해당하는 길이일 수 있다. 상기 제2 길이(L2)의 개구부들은 복수 개가 제3 길이(L3)의 간격으로 배치될 수 있다. 상기 제2 길이(L2) 및 상기 제3 길이(L3)의 상대적인 크기는 다양하게 변화될 수 있으며, 도면에 도시된 것에 한정되지 않는다. 드레인 드리프트영역(150)에 형성되는 개구부들의 수는 도시된 것에 한정되지 않으며, 더 많을 수 있다.
다음으로, 제4 마스크층(145)을 이온 주입 마스크로 이용하여 반도체층(140) 내에 제1 도전형의 저농도 불순물, 예를 들어 P-형 불순물을 이온 주입하는 공정이 수행된다. 도 3c의 화살표는 이온 주입을 나타낸다.
도 3d를 참조하면, 상술한 이온 주입에 의해 형성된 드레인 드리프트영역(150) 및 상부 웰 영역들(134a, 134b)이 도시된다. 드레인 드리프트영역(150)은 제1 최장 깊이(D1a') 및 제1 최단 깊이(D1b')가 주기적으로 반복되며, 따라서 하부면은 곡면 형태일 수 있다.
상기 제1 최장 깊이(D1a')는 제4 마스크층(145)에 의한 개구부가 형성된 영역에 대응될 수 있으며, 상기 제1 최단 깊이(D1b')는 바 형태의 제4 마스크층(145)가 위치한 영역에 대응될 수 있다. 상기 개구부로 주입된 불순물이 확산하여, 이와 같은 곡선 형태의 하부면을 형성할 수 있다. 상기 제1 최장 깊이(D1a')는 상부 웰 영역들(134a, 134b)의 제2 깊이(D2')와 동일하거나 작을 수 있다. 상기 개구부의 크기가 작은 경우, 불순물의 주입 양 및/또는 깊이가 변화될 수 있기 때문이다.
본 발명에서는, 드레인 드리프트영역(150)을 상부 웰 영역들(134a, 134b)과 동일한 공정을 이용하여 형성하면서도, 슬릿 형태의 패터닝을 통해, 드레인 드리프트영역(150)의 깊이를 상부 웰 영역들(134a, 134b)과 다르게 형성할 수 있다.
다음으로, 제4 마스크층(145)이 제거되고, 제2 패드층(142) 상에 질화막 패턴층(146)을 형성한다. 질화막 패턴층(146)은 후속에서 제1 절연층(172)(도 3e 참조)의 두꺼운 영역들이 형성될 부분의 제2 패드층(142)을 노출시켜 준다.
도 3e를 참조하면, LOCOS(Local Oxidation of Silicon) 공정을 수행하여 반도체층(140)상에 제1 절연층(172)을 형성한다. 제1 절연층(172)은 상기 LOCOS 공정에 의해 형성된 절연 물질, 및 질화막 패턴층(146) 아래의 제2 패드층(142)을 합하여 지칭하는 용어로 사용된다. 특히, 제1 절연층(172)의 두꺼운 부분들은 반도체층(140)을 포함하는 소자 영역을 보호하고, 상부에 형성될 층들과 전기적으로 분리하는 역할을 수행할 수 있다.
다음으로, 질화막 패턴층(146)을 제거하는 공정이 수행될 수 있다.
도 3f를 참조하면, 먼저, 제1 절연층(172) 상에 도전층을 증착하는 공정이 수행될 수 있다. 다음으로, 상기 도전층을 패터닝하여, 드레인 드리프트영역(150)의 일부와 오버랩되는 제1 절연층(197) 상에 게이트 전극(197)를 형성한다. 게이트 전극(197)은, 드레인 드리프트영역(150) 측면의 반도체층(140) 상에 일부가 위치하도록 형성된다. 게이트 전극(197)은 예를 들어, 폴리 실리콘을 포함할 수 있다.
다음으로, 제1 절연층(172) 상에 제5 마스크층(미도시)을 형성한다. 상기 제5 마스크층은 제1 콘택 영역(163) 및 제2 콘택 영역(168)이 형성될 부분들에 대응하는 제1 절연층(172)이 노출되도록 형성될 수 있다. 상기 제5 마스크층을 이온 주입 마스크로 이용하여 반도체층(140) 내에 제2 도전형의 고농도 불순물, 예를 들어 N+형 불순물을 이온 주입하여, 레벨 시프트 소자부(Shift) 및 고전압부(HV)에 각각 제1 콘택 영역(163) 및 제2 콘택 영역(168)을 형성한다.
다음으로, 상기 제5 마스크층을 제거한 후, 제1 절연층(172) 상에 제6 마스크층(미도시)을 형성한다. 상기 제6 마스크층은 소스 영역(162) 및 드레인 영역(164)이 형성될 부분들에 대응하는 제1 절연층(172)이 노출되도록 형성될 수 있다. 상기 제5 마스크층을 이온 주입 마스크로 이용하여 반도체층(140) 내에 제1 도전형의 고농도 불순물, 예를 들어 P+형 불순물을 이온 주입하여, 레벨 시프트 소자부(Shift)에 소스 영역(162) 및 드레인 영역(164)을 형성한다. 다음으로, 상기 제6 마스크층을 제거하는 공정이 수행될 수 있다.
도 3g를 참조하면, 먼저, 제1 절연층(172) 및 게이트 전극(197) 상에 제2 절연층(174)을 형성한다. 다음으로, 제1 절연층(172) 및 제2 절연층(174)의 일부를 식각하여 콘택홀들(H)을 형성한다. 콘택홀들(H)을 통해, 소스 영역(162), 드레인 영역(164), 제1 콘택 영역(163) 및 제2 콘택 영역(168)이 노출될 수 있다.
다음으로, 도 2를 함께 참조하면, 배선 공정을 수행하여, 콘택홀들(H)을 통해 소스 영역(162)에 연결되는 소스 전극(192), 드레인 영역(164)에 연결되는 드레인 전극(194)을 제2 절연층(174) 상에 형성한다. 또한, 소스 전극(192)으로부터 연장되어 고전압부(HV)의 제2 콘택 영역(168)에 전기적으로 연결되는 배선층(195)을 제2 절연층(174) 상에 형성한다. 고전압부(HV)의 제2 콘택 영역(168)에는 고전압 전극(199)을 형성한다. 이에 의해 최종적으로 도 2의 전력 반도체 소자(1000)가 형성될 수 있다.
도 4는 본 발명의 일 실시예에 따른 전력 반도체 소자의 전류 특성을 설명하기 위한 시뮬레이션 결과를 도시한다.
도 4를 참조하면, 드레인 전압(Vd)의 증가에 따른 드레인 전류(Id)의 변화가 게이트 전압(Vg)의 변화에 따라 도시된다. 게이트 전압(Vg)의 변화에 따라 선형 영역과 포화 영역을 포함하는 전형적인 트랜지스터의 전기적 특성이 나타난다.
이러한 결과는, 본 발명의 제1 매립층(122) 및 드레인 드리프트영역(150)을 사용하지 않은 비교 대상의 전력 반도체 소자의 특성과 비교될 수 있다. 상기 비교 대상의 전력 반도체 소자의 경우, 도면에 도시하지는 않았으나, 선형 영역 직후에 전압에 대한 전류의 2차 미분 계수가 양인 구간이 존재하는 특성이 나타났다. 상기 구간의 존재는 기생 PNP에 의한 영향으로 생각할 수 있다.
따라서, 본 발명에 따른 전력 반도체 소자는, 고농도 및 증가된 깊이를 가지는 드레인 드리프트영역(150)을 형성함으로써, 기생 PNP에 의한 영향을 방지할 수 있음을 알 수 있다.
도 5는 본 발명의 일 실시예에 따른 전력 반도체 소자의 브레이크다운 전압 특성을 설명하기 위한 시뮬레이션 결과를 도시한다.
도 5를 참조하면, 시뮬레이션은 드레인 전극(194), 게이트 전극(197), 및 기판(110)을 접지시키고, 소스 전극(192)을 증가시키며 수행되었다. 기판(110)에 연결되는 전극은 도면 상에 'Sub'로 표시하였다. 드레인 드리프트영역(150), 소스 영역(162), 및 드레인 영역(164)이 반도체층(140)과 이루는 경계, 및 반도체층(140) 및 제1 매립층(122)이 기판(110)과 이루는 경계는 흰 선으로 나타난다. 등전위선 및 공핍층(depletion layer)을 나타내는 점선이 함께 도시된다.
도시된 것과 같이, 드레인 드리프트영역(150)에서 전계가 균일하게 분포되며, 핀치오프(pinch-off) 발생 후, 공핍층은 전반적으로 소스 영역(162)의 하부로 치우쳐져서 형성되었다. 고전계가 반도체층(140)의 표면에 집중되는 경우, 전력 반도체 소자의 열화를 가져올 수 있으나, 본 발명에서는 하부의 기판(110) 쪽에 고전계가 집중되고 있다. 또한, 반도체층(140)이 완전히 공핍되므로, 높은 브레이크다운 전압을 얻을 수 있다. 브레이크다운 전압은 약 905 V로, 전력 반도체 소자의 목표 범위를 만족한다. 이는 본 발명의 제1 매립층(122) 및 드레인 드리프트영역(150)을 사용하지 않은 전력 반도체 소자에서 약 727V의 브레이크다운 전압을 나타낸 것과 비교하여 향상된 브레이크다운 전압을 나타낸다.
따라서, 본 발명에 따른 전력 반도체 소자는, 드레인 드리프트영역(150) 및 제1 매립층(122)을 함께 형성함으로써, 전체적인 전하 균형을 유지하며 높은 브레이크다운 전압을 얻을 수 있을 것으로 예상할 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
10, 10a: 저전압부, 20, 20a: 고전압부, 30, 30a: 레벨 시프트 소자부, 130a: 제1 소자분리 영역, 130b: 제2 소자분리 영역, 50, 50a: 배선 영역, 100, 100a, 1000: 전력 반도체 소자, 105: 레벨 시프트 소자, 110: 기판, 112: 제1 패드층, 122: 제1 매립층, 124: 제2 매립층, 127: 제3 매립층, 130a, 130b: 소자분리 영역, 132a, 132b: 하부 영역, 134a, 134b: 상부 웰 영역, 140: 반도체층, 142: 제2 패드층, 145: 제4 마스크층, 146: 질화막 패턴층, 150: 드레인 드리프트영역, 162: 소스 영역, 163: 제1 콘택 영역, 164: 드레인 영역, 168: 제2 콘택 영역, 172: 제1 절연층, 174: 제2 절연층, 192: 소스 전극, 194: 드레인 전극, 195: 배선층, 197: 게이트 전극, 199: 고전압 전극

Claims (19)

  1. 제1 도전형의 반도체 기판;
    상기 기판 상에 위치하고, 고전압부, 상기 고전압부 주위에 배치되는 저전압부, 및 상기 고전압부와 상기 저전압부의 사이에 배치되는 레벨 시프트 소자부가 정의되는 제2 도전형의 반도체층; 및
    상기 반도체층을 관통하여 상기 기판까지 확장하며, 상기 고전압부와 상기 레벨 시프트 소자부 사이, 그리고 상기 저전압부 및 상기 레벨 시프트 소자부 사이에 에 배치되는 제1 도전형의 소자분리 영역;을 포함하는 전력 반도체 소자.
  2. 제1 항에 있어서,
    상기 레벨 시프트 소자부는,
    상기 고전압부와 인접하여 배치되는 제1 도전형의 소스 영역;
    상기 저전압부와 인접하여 배치되는 제1 도전형의 드레인 영역;
    상기 소스 영역과 상기 드레인 영역 사이의 상기 기판 상에 위치하는 게이트 전극; 및
    상기 드레인 영역을 둘러싸며 상기 게이트 전극의 하부로 연장되는 제1 도전형의 드레인 드리프트영역을 포함하는 것을 특징으로 하는 전력 반도체 소자.
  3. 제2 항에 있어서,
    상기 레벨 시프트 소자부는, 상기 기판과 상기 반도체층의 경계에 위치하는 제2 도전형의 제1 매립 불순물 영역을 포함하는 것을 특징으로 하는 전력 반도체 소자.
  4. 제3 항에 있어서,
    상기 제1 매립 불순물 영역은, 상기 드레인 영역의 하부로부터 소정 거리 이격되어, 상기 게이트 전극 및 상기 소스 영역의 하부로 연장되는 것을 특징으로 하는 전력 반도체 소자.
  5. 제3 항에 있어서,
    상기 고전압부에 인접한 상기 레벨 시프트 소자부에서, 상기 제1 매립 불순물 영역과 인접하여 위치하는 제2 도전형의 제2 매립 불순물 영역을 더 포함하는 것을 특징으로 하는 전력 반도체 소자.
  6. 제5 항에 있어서,
    상기 제1 매립 불순물 영역의 불순물 농도는 상기 제2 매립 불순물 영역의 불순물 농도보다 낮은 것을 특징으로 하는 전력 반도체 소자.
  7. 제5 항에 있어서,
    상기 제2 매립 불순물 영역은, 상기 기판에 수직한 방향으로 상기 제1 매립 불순물 영역보다 큰 두께를 가지는 것을 특징으로 하는 전력 반도체 소자.
  8. 제3 항에 있어서,
    상기 소스 영역과 상기 고전압부를 전기적으로 연결하는 배선층을 더 포함하는 것을 특징으로 하는 전력 반도체 소자.
  9. 제3 항에 있어서,
    상기 제1 매립 불순물 영역의 불순물 농도는, 상기 반도체층의 불순물 농도보다 높은 것을 특징으로 하는 전력 반도체 소자.
  10. 제1 항에 있어서,
    상기 레벨 시프트 소자부는 복수 개가 서로 이격되어 배치되고, 상기 소자분리 영역은 상기 레벨 시프트 소자부들 각각을 둘러싸는 것을 특징으로 하는 전력 반도체 소자.
  11. 제1 도전형의 반도체 기판;
    상기 기판 상에 위치하고, 고전압부, 상기 고전압부 주위에 배치되는 저전압부, 및 상기 고전압부와 상기 저전압부의 사이에 배치되는 레벨 시프트 소자부가 정의되는 제2 도전형의 반도체층; 및
    상기 고전압부 및 레벨 시프트 소자부를 둘러싸는 제1 도전형의 소자분리 영역;을 포함하고,
    상기 레벨 시프트 소자부에는,
    상기 반도체층의 표면으로부터 제1 깊이 및 상기 제1 깊이보다 작은 제2 깊이가 소정 간격으로 반복되는 굴곡 형태의 하부면을 갖는 드레인 드리프트 영역이 형성되는 전력 반도체 소자.
  12. 제11 항에 있어서,
    상기 레벨 시프트 소자부는, 상기 기판과 상기 반도체층의 경계에 위치하는 제2 도전형의 제1 매립 불순물 영역을 포함하는 것을 특징으로 하는 전력 반도체 소자.
  13. 제11 항에 있어서,
    상기 레벨 시프트 소자부는
    상기 고전압부와 인접하여 배치되는 제1 도전형의 소스 영역;
    상기 저전압부와 인접하여 배치되는 제1 도전형의 드레인 영역; 및
    상기 소스 영역과 상기 드레인 영역 사이의 상기 기판 상에 위치하는 게이트 전극;을 포함하고,
    상기 드레인 드리프트 영역은 제1 도전형으로 형성되고, 상기 드레인 영역을 둘러싸며 상기 게이트 전극의 하부로 연장되는 것을 특징으로 하는 전력 반도체 소자.
  14. 제13 항에 있어서,
    상기 소자분리 영역은, 상기 기판과 상기 반도체층의 계면으로부터 상기 반도체층 내로 소정 높이로 연장되는 하부 영역; 및 상기 하부 영역의 상부로부터 상기 반도체층의 표면까지 연장되는 상부 웰 영역을 포함하고,
    상기 제1 깊이는, 상기 반도체층의 표면으로부터 상기 상부 웰 영역의 하부면까지의 거리와 동일하거나 그보다 작은 것을 특징으로 하는 전력 반도체 소자.
  15. 고전압이 출력되도록 고압 제어 신호를 제공하는 고전압부;
    저전압이 출력되도록 저압 제어 신호를 제공하며 상기 고전압부 주위에 배치되는 저전압부;
    상기 고전압부와 상기 저전압부의 사이에 배치되며, 상기 고전압부로부터의 신호를 레벨 다운 시프트시켜 상기 저전압부로 제공하는 레벨 다운 시프트 소자 및 상기 저전압부로부터의 신호를 레벨 업 시프트시켜 상기 고전압부로 제공하는 레벨 업 시프트 소자를 구비한 레벨 시프트 소자; 및
    상기 고전압부 및 상기 레벨 시프트 소자를 둘러싸도록 배치되어, 상기 고전압부와 상기 레벨 시프트 소자부를 전기적으로 분리시키는 소자분리 영역을 포함하는 전력 반도체 소자.
  16. 제15 항에 있어서,
    상기 레벨 시프트 소자는, 기판 및 상기 기판 상의 반도체층의 적층 구조 상에 배치되며,
    소스 영역, 드레인 영역, 게이트 영역, 및 상기 드레인 영역을 둘러싸며 상기 게이트 영역의 하부로 연장되는 드레인 드리프트영역을 포함하는 것을 특징으로 하는 전력 반도체 소자.
  17. 제16 항에 있어서,
    상기 레벨 시프트 소자는, 상기 소스 영역과 상기 드레인 드리프트영역 사이의 상기 반도체층 내에 채널 영역이 형성되는 수평 확산 트랜지스터인 것을 특징으로 하는 전력 반도체 소자.
  18. 제16 항에 있어서,
    상기 드레인 드리프트영역의 하부에서, 상기 기판과 상기 반도체층의 경계면에 배치되는 제1 매립 불순물 영역을 더 포함하는 것을 특징으로 하는 전력 반도체 소자.
  19. 제16 항에 있어서,
    상기 소스 영역에 접하여 위치하고, 상기 반도체층과 오믹 콘택을 이루는 콘택 영역; 및
    상기 소스 영역 및 상기 콘택 영역 모두에 연결되는 소스 전극을 더 포함하는 것을 특징으로 하는 전력 반도체 소자.
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