TWI731627B - 高壓積體電路結構 - Google Patents

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Abstract

一種高壓積體電路結構，包括：基底，具有第一導電類型；磊晶層設置於基底上，其中磊晶層具有與第一導電類型不同的第二導電類型；源極區和汲極區，設置於磊晶層中，且具有第二導電類型；第一隔離結構和第二隔離結構，設置於磊晶層上，並分別位於汲極區的相對兩側，其中第一隔離結構位在源極區與汲極區之間；第一導電類型隔離區，位於第二隔離結構下之磊晶層中，包括：空槽區，設置於第一導電類型隔離區之中心區，且由磊晶層所構成；以及第一導電類型高壓井區，設置於空槽區的相對兩側。

Description

高壓積體電路結構
本發明是關於半導體裝置，特別是關於一種高壓積體電路結構。
高壓積體電路(high voltage integrated circuit, HVIC)技術適用於高電壓與高功率的積體電路領域。傳統高壓半導體裝置，例如垂直式擴散金氧半導體(vertically diffused metal oxide semiconductor, VDMOS)電晶體及水平擴散金氧半導體(laterally diffused metal oxide semiconductor, LDMOS)電晶體，主要用於12V以上的元件應用領域。高壓裝置技術的優點在於符合成本效益，且易相容於其它製程，已廣泛應用於顯示器驅動IC元件、電源供應器、電力管理、通訊、車用電子或工業控制等領域中。
雖然現有的高壓積體電路已大致滿足它們原有的用途，但它們並非在各方面皆令人滿意。舉例來說，崩潰電壓(breakdown voltage)和側向衝穿電壓(lateral punch-through voltage)需要進一步的提高。因此，關於高壓積體電路和製造技術仍有一些問題需要克服。
一種高壓積體電路結構，包括：基底，具有第一導電類型；磊晶層設置於基底上，其中磊晶層具有與第一導電類型不同的第二導電類型；源極區和汲極區，設置於磊晶層中，且具有第二導電類型；第一隔離結構和第二隔離結構，設置於磊晶層上，並分別位於汲極區的相對兩側，其中第一隔離結構位在源極區與汲極區之間；第一導電類型隔離區，位於第二隔離結構下之磊晶層中，包括：空槽區，設置於第一導電類型隔離區之中心區，且由磊晶層所構成；以及第一導電類型高壓井區，設置於空槽區的相對兩側；第一埋層，設置於基底內且具有第一導電類型，其中第一埋層位於第一導電類型隔離區下，並鄰接空槽區；以及第二埋層，設置於基底內且具有第二導電類型，其中第二埋層位於汲極區與第一導電類型隔離區之間，且第一埋層與第二埋層彼此分隔開。
以下揭露提供了許多的實施例或範例，用於實施本發明的不同部件。組件和配置的具體範例描述如下，以簡化本發明實施例。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例來說，敘述中提及第一部件形成於第二部件之上，可包括形成第一和第二部件直接接觸的實施例，也可包括額外的部件形成於第一和第二部件之間，使得第一和第二部件不直接接觸的實施例。另外，本發明可在各種範例中重複元件符號及/或字母。除非另外指定，相似元件符號引用於相似元件上，以相同或相似材料，使用相同或相似方法來形成。
再者，此處可使用空間上相關的用語，如「在…之下」、「下方的」、「低於」、「在…上方」、「上方的」和類似用語可用於此，以便描述如圖所示一元件或部件和其他元件或部件之間的關係。這些空間用語企圖包括使用或操作中的裝置的不同方位。當裝置被轉至其他方位(旋轉90°或其他方位)，則在此所使用的空間相對描述可同樣依旋轉後的方位來解讀。
本發明提供了高壓半導體裝置的實施例，特別是水平擴散金屬氧化物半導體(laterally diffused metal oxide semiconductor, LDMOS)電晶體的實施例。在現有的技術中，通常藉由在製程中調整水平擴散金氧半導體之井區的摻雜濃度，使得水平擴散金氧半導體產生特定的崩潰電壓(breakdown voltage)，以符合不同產品應用的需求。然而，在實際的製程，例如整合式的雙載子-互補式金屬氧化物半導體-雙擴散式金屬氧化物半導體(bipolar complementary metal oxide semiconductor - double diffused metal oxide semiconductor, BCD)的製程中，調整井區的摻雜濃度將會需要在製程中添加額外的光罩，使得整體的製程成本也跟著提高。
為了提高水平擴散金屬氧化物半導體電晶體的崩潰電壓和側向衝穿電壓(lateral punch-through voltage)，本發明的實施例在水平擴散金屬氧化物半導體電晶體中，在汲極區遠離源極區的一側設置第一導電類型隔離區、第一埋層和第二埋層，其中第一導電類型隔離區、第一埋層和第二埋層相連形成L形的結構，且L形的水平部分係朝向源極區的方向延伸。藉由L形結構的設置，可同時增加垂直輔助空乏層(vertically assisted depletion layer, VADL)和水平輔助空乏層(laterally assisted depletion layer, LADL)，進而提升裝置的崩潰電壓和側向衝穿電壓。擁有高崩潰電壓和側向衝穿電壓的水平擴散金氧半導體電晶體還可被廣泛地作為電位轉換器(level shifter)應用於照明、平板顯示、音響、開關模式電源、動力控制等領域中。
第1圖是根據本發明的一些實施例繪示了高壓積體電路(high voltage integrated circuit, HVIC)結構10的剖面示意圖。高壓積體電路結構10可包括基底100。基底100可以是半導體基底，如摻雜或未摻雜的矽，或絕緣層上半導體(semiconductor-on-insulator, SOI)基底的主動層。基底100可包括其他半導體材料，如鍺(germanium)。在一些實施例中，基底100可包括化合物半導體如碳化矽(silicon carbide)、砷化鎵(gallium arsenide)、磷化鎵(gallium phosphide)、氮化鎵(gallium nitride)、磷化銦(indium phosphide)、砷化銦(indium arsenide)及/或銻化銦(indium antimonide)。在一些實施例中，基底100可包括合金半導體包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP、或其組合。也可使用其他基底，如多層式或梯度基底。
在一些實施例中，基底100可為輕摻雜之第一導電類型基底或第二導電類型基底，其中基底100的摻雜濃度介於約1×10 14原子/cm 3和1×10 16原子/cm 3之間的範圍，例如約5×10 14原子/cm 3和5×10 15原子/cm 3之間。在以下的實施例中，是以第一導電類型為P型，而第二導電類型為N型為例進行說明，在本發明所屬技術領域中具有通常知識者亦可以第一導電類型為N型，而第二導電類型為P型。在本發明的實施例中，基底100為第一導電類型(例如P型)，其內部具有P型摻質(例如硼(boron))。在本發明的實施例中，後續於基底100上形成的高壓半導體裝置10可包括第二導電類型(例如N型)的水平擴散金氧半導體電晶體。
高壓積體電路結構10可包括設置於基底100上的磊晶層102。在本發明的實施例中，磊晶層102為與基底100具有相反型態的第二導電類型(例如N型)。磊晶層102所用的材料可包括矽、矽鍺、碳化矽，其中磊晶層102的摻雜濃度介於約5×10 14原子/cm 3和5×10 16原子/cm 3之間的範圍，例如約7×10 14原子/cm 3和7×10 15原子/cm 3之間。
此外，如第1圖所示，高壓積體電路結構10包括設置在基底100內和磊晶層102內的複數個埋層(buried layer)，例如第一埋層104、第二埋層106、第三埋層108、第四埋層110和第五埋層150。由於上述具有相同導電類型的埋層皆可由同一塊遮罩和同一道製程所形成於同一層別中，因此複數的埋層配置不會影響製程成本或週期。在本發明的實施例中，第一埋層104和第三埋層108具有第一導電類型(例如P型)，而第二埋層106、第四埋層110和第五埋層150具有第二導電類型(例如N型)。根據一些實施例，在積體電路的操作中，P型部件和N型部件之間的電荷會相互補償，以達到電荷平衡的狀態。藉由交叉配置P型埋層和N型埋層於基底100內和磊晶層102之間，可進一步提高電荷平衡的狀態，而預期的空乏區(depletion region)將會被“耗盡”的更加完整。根據一些實施例，更完整的空乏區可降低漏電流，而提高積體電路的崩潰電壓和側向衝穿電壓。根據一些實施例，第一埋層104、第二埋層106、第三埋層108、第四埋層110和第五埋層150的摻雜濃度介於約1×10 16原子/cm 3和1×10 20原子/cm 3之間的範圍，例如約1×10 17原子/cm 3和1×10 19原子/cm 3之間。
在一些實施例中，第一埋層104、第二埋層106、第三埋層108、第四埋層110和第五埋層150的形成方法可包括在形成磊晶層102之前，在基底100內離子植入P型摻質(例如硼(boron))或N型摻質(例如磷(phosphorus)或砷(arsenic))，進行熱處理將植入的離子驅入(drive in)基底100內，然後才在基底100上形成磊晶層102。在一些實施例中，由於磊晶層102係在高溫的條件下形成，故植入的離子會擴散進入磊晶層102內。如第1圖所示，第一埋層104、第二埋層106、第三埋層108、第四埋層110和第五埋層150位於基底100和磊晶層102的界面附近，且具有一部分在基底100內，以及另一部分在磊晶層102內。
繼續參考第1圖，高壓積體電路結構10可包括於磊晶層102中的第一導電類型隔離區112、第一高壓井區120、第二高壓井區122和第三高壓井區152。根據本發明的實施例，第一導電類型隔離區112置於第一埋層104上。根據本發明的實施例，第一導電類型隔離區112更包括空槽區114、第一導電類型高壓井區116和第二導電類型微井(micro-well)區118。在本發明的實施例中，空槽區114設置於第一導電類型隔離區112的中心區，且空槽區(slot region)114下方鄰接第一埋層104。根據本發明的實施例，空槽區114係由磊晶層102所構成；亦即，並未針對磊晶層102中預定形成空槽區114的區域內進行額外的植入製程，因此空槽區114具有與磊晶層102相同的第二導電類型(例如N型)與摻雜濃度。在一特定實施例中，空槽區114至少具有約2μm的水平長度，例如介於約2μm和10μm之間的範圍。調整空槽區114於適當的水平長度並不會影響整體高壓積體電路的性能。然而，增長空槽區114會使整體高壓積體電路結構10的體積更加龐大。在現今的市場中，過大的積體電路結構會影響應用上的彈性，因此並不合適。上述尺寸會隨製程技術差異而有所不同，因此本發明的實施例不以此為限。
根據本發明的實施例，在空槽區114的相對兩側形成第一導電類型高壓井區116。在一特定實施例中，於空槽區114兩側的第一導電類型高壓井區116可個別具有約2μm的水平長度。因此，在一特定實施例中，第一導電類型隔離區112的整體結構具有約6μm的總水平長度。第一導電類型高壓井區116具有與第一埋層104相同的導電類型，例如P型。第一導電類型高壓井區116的形成方法包括離子植入製程和熱驅入(drive in)製程。在一些實施例中第一導電類型高壓井區116的摻雜濃度介於約5×10 15原子/cm 3和5×10 18原子/cm 3之間的範圍，例如約5×10 16原子/cm 3和1×10 18原子/cm 3之間。
藉由配置N型的空槽區114於P型的第一導電類型高壓井區116之間，可增加異質接面的數量和總面積。異質接面促使P型部件和N型部件之間的電荷相互補償，達到電荷更加平衡的狀態。等效的電荷平衡讓所形成的空乏區更完整，可避免漏電流的產生，進而提高崩潰電壓和側向衝穿電壓。因此，在本發明的實施例中，配置空槽區114於第一導電類型高壓井區116的正中間(例如第一導電類型隔離區112的中心區)，可使得第一導電類型隔離區112得到均勻的“耗盡”。舉例來說，若在第一導電類型隔離區112的空槽區114過度偏向某一側，則另一側可能被“耗盡”的不夠完整，致使其空乏區可能造成漏電流，而影響高壓積體電路的崩潰電壓和側向衝穿電壓的表現。
如上述，第一埋層104係設置於第一導電類型隔離區112下，並鄰接空槽區114。第一埋層104(P型)除了可與第二埋層106(N型)彼此電荷補償以外，也可與空槽區114(N型)產生電荷補償。另外，由於第一埋層104位於磊晶層102的底部，介於磊晶層102的底面和基底100的頂面之間，因此第一埋層104的配置可使空乏區接近磊晶層102底面的部分“耗盡”的更完整，進而改善磊晶層102底部的漏電流問題。
根據本發明的實施例，可於第一導電類型隔離區112內形成第二導電類型微井區118來完成第一導電類型隔離區112的整體結構。第二導電類型微井區118鄰接下方的空槽區114，並鄰接左右兩側的第一導電類型高壓井區116。在一特定實施例中，第二導電類型微井區118可具有約2μm的水平長度。在一特定實施例中，第二導電類型微井區118為N型，其摻雜濃度介於約1×10 16原子/cm 3和1×10 19原子/cm 3之間的範圍，例如約1×10 17原子/cm 3和5×10 18原子/cm 3之間。
根據一些實施例，由於第一導電類型高壓井區116的摻雜濃度(P型)高於空槽區114(N型)的摻雜濃度，將空槽區114上的第二導電類型微井區118設定為N型(而非P型)能夠使得空乏區位於第一導電類型隔離區112的部分得到更平衡的“耗盡”。另外，由於第二導電類型微井區118和磊晶層102的頂面實質上在同一水平面，因此第二導電類型微井區118的配置可使空乏區接近磊晶層102頂面的部分“耗盡”的更完整，進而改善磊晶層102表面的漏電流問題。
繼續參考第1圖，磊晶層102中另外可包括第一高壓井區120、第二高壓井區122和第三高壓井區152。第一高壓井區120與第二埋層106、第四埋層110和第五埋層150具有相同的導電類型，而第二高壓井區122與第一埋層104和第三埋層108具有相同的導電類型。在本發明的實施例中，第一高壓井區120和第三高壓井區152為N型，而第二高壓井區122為P型。在一些實施例中，第一高壓井區120、第二高壓井區122和第三高壓井區152的摻雜濃度可低於或等於第一導電類型高壓井區116的摻雜濃度，舉例來說，可介於約1×10 15原子/cm 3和5×10 17原子/cm 3之間的範圍，例如約1×10 16原子/cm 3和5×10 17原子/cm 3之間。
在形成第一高壓井區120之後，在第一高壓井區120內形成第一井區124。第一井區124和第一高壓井區120具有相同的導電類型。在本發明的實施例中，第一井區124為N型。第一井區124的形成方法包括離子植入製程和熱驅入製程。在一些實施例中，第一井區124的摻雜濃度高於第一導電類型高壓井區116的摻雜濃度，舉例來說，可介於約1×10 16原子/cm 3和5×10 18原子/cm 3之間的範圍，例如約1×10 17原子/cm 3和5×10 18原子/cm 3之間。
在形成第二高壓井區122之後，在第二高壓井區122內形成第二井區126和第三井區128。第二井區126和第三井區128與第二高壓井區122具有相同的導電類型。在本發明的實施例中，第二井區126和第三井區128為P型。第二井區126和第三井區128的形成方法包括離子植入製程和熱驅入製程。在一些實施例中，第二井區126和第三井區128的摻雜濃度高於第一導電類型高壓井區116的摻雜濃度，舉例來說，可介於約1×10 16原子/cm 3和5×10 18原子/cm 3之間的範圍，例如約1×10 17原子/cm 3和5×10 18原子/cm 3之間。
繼續參考第1圖，高壓積體電路結構10可包括設置於磊晶層102上的第一隔離結構130a、第二隔離結構130b、第三隔離結構130c、第四隔離結構130d和第五隔離結構130e。明確而言，第一隔離結構130a、第二隔離結構130b、第三隔離結構130c、第四隔離結構130d和第五隔離結構130e的一部分係嵌入磊晶層102內。在一些實施例中，第一隔離結構130a、第二隔離結構130b、第三隔離結構130c、第四隔離結構130d和第五隔離結構130e可由氧化矽製成，且為藉由熱氧化法所形成的矽局部氧化(local oxidation of silicon, LOCOS)隔離結構。在其他實施例中，第一隔離結構130a、第二隔離結構130b、第三隔離結構130c、第四隔離結構130d和第五隔離結構130e可藉由蝕刻、氧化和沉積製程所形成的淺溝槽隔離(shallow trench isolation, STI)結構。
在一些實施例中，在形成第一隔離結構130a、第二隔離結構130b、第三隔離結構130c、第四隔離結構130d和第五隔離結構130e之後，在磊晶層102上形成閘極結構132。如第1圖所示，閘極結構132從第二井區126延伸至第一隔離結構130a上，且閘極結構132覆蓋第二井區126、第二高壓井區122的一部分和第一高壓井區120的一部分。
閘極結構132包括閘極介電層(未繪示)以及設置於閘極介電層上的閘極電極(未繪示)。根據一些實施例，可在磊晶層102上先依序毯覆性沈積(blanket deposition)介電材料層和在介電材料層上的導電材料層，分別用來形成閘極介電層和在閘極介電層上的閘極電極。然後，藉由微影製程和蝕刻製程將介電材料層及導電材料層分別圖案化以形成包括閘極介電層及閘極電極的閘極結構132。
上述介電材料層所用的材料(即閘極介電層之材料)可包括氧化矽、氮化矽、氮氧化矽、高介電常數(high-k)的介電材料、上述之組合或其他合適的材料。在一些實施例中，介電材料層可藉由化學氣相沉積(chemical vapor deposition, CVD)或旋轉塗佈(spin-on coating)來形成。上述導電材料層之材料(即閘極電極之材料)可為非晶矽、多晶矽、一或多種金屬、金屬氮化物、金屬矽化物、導電金屬氧化物、上述之組合或其他合適的材料。
如第1圖所示，高壓積體電路結構10可包括複數個摻雜區域(doped region)，例如汲極區134、源極區136、摻雜區138和高壓摻雜區154。根據本發明的實施例，汲極區134介於第一隔離結構130a和第二隔離結構130b之間，並位於第一井區124內。汲極區134與第一井區124可具有相同的導電類型。在本發明的實施例中，汲極區134為N型。汲極區134的形成方法包括離子植入製程和熱驅入製程。在一些實施例中，汲極區134的摻雜濃度可高於第一井區124的摻雜濃度，舉例來說，可介於約1×10 19原子/cm 3和5×10 20原子/cm 3之間的範圍，例如約5×10 19原子/cm 3和5×10 20原子/cm 3之間。
根據本發明的實施例，源極區136介於閘極結構132和第三隔離結構130c之間，並位於第二井區126內。源極區136與第二井區126可具有不同的導電類型。在本發明的實施例中，源極區136為N型。源極區136的形成方法包括離子植入製程和熱驅入製程。在一些實施例中，源極區136的摻雜濃度可高於第二井區126的摻雜濃度，舉例來說，可介於約1×10 19原子/cm 3和5×10 20原子/cm 3之間的範圍，例如約5×10 19原子/cm 3和5×10 20原子/cm 3之間。
根據本發明的實施例，摻雜區138介於第三隔離結構130c和第四隔離結構130d之間，並位於第三井區128內。摻雜區138與第三井區128內可具有相同的導電類型。在本發明的實施例中，摻雜區138為P型。摻雜區138的形成方法包括離子植入製程和熱驅入製程。在一些實施例中，摻雜區138的摻雜濃度可高於第三井區128的摻雜濃度，舉例來說，可介於約1×10 19原子/cm 3和5×10 20原子/cm 3之間的範圍，例如約5×10 19原子/cm 3和5×10 20原子/cm 3之間。
根據本發明的實施例，高壓摻雜區154介於第二隔離結構130b和第五隔離結構130e之間，並位於第三高壓井區152內。高壓摻雜區154與第三高壓井區152可具有相同的導電類型。在本發明的實施例中，高壓摻雜區154為N型。高壓摻雜區154的形成方法包括離子植入製程和熱驅入製程。在一些實施例中，高壓摻雜區154的摻雜濃度可高於第三高壓井區152的摻雜濃度，舉例來說，可介於約1×10 19原子/cm 3和5×10 20原子/cm 3之間的範圍，例如約5×10 19原子/cm 3和5×10 20原子/cm 3之間。在一些實施例中，在形成閘極結構132之後，形成汲極區134、源極區136、摻雜區138和高壓摻雜區154。
繼續參考第1圖，高壓積體電路結構10可包括設置於磊晶層102上的層間介電層(interlayer dielectric, ILD)140。根據一些實施例，可以例如氧化矽、氮化矽、碳氮化矽、碳化矽、氮化鈦、四乙基正矽酸鹽氧化物(tetraethyl orthosilicate oxide, TEOS oxide)作為前驅物(precursor)、磷矽酸玻璃(phospho-silicate glass, PSG)、硼矽酸玻璃(boro-silicate glass, BSG)、硼摻雜磷矽酸玻璃(boron-doped phospho-silicate glass, BPSG)或其他類似材料來形成層間介電層140。
高壓積體電路結構10可包括設置於磊晶層102上和層間介電層140內的複數個導孔(via)，例如導孔142a、142b、142c和142d。另外，高壓積體電路結構10也可包括設置在導孔142a上的汲極電極144，在導孔142b上的源極電極146、在導孔142c上的基底電極148和在導孔142d上的高壓隔離電極156。在本發明的實施例中，汲極電極144藉由導孔142a與汲極區134電性連接，源極電極146藉由導孔142b與源極區136電性連接，基底電極148藉由導孔142c與摻雜區138電性連接，高壓隔離電極156藉由導孔142d與高壓摻雜區154電性連接。
在一些實施例中，導孔142a、142b、142c、142d、汲極電極144、源極電極146、基底電極148和高壓隔離電極156可包括鋁(Al)、銅(Cu)、鎢(W)、鈦(Ti)、鉭(Ta)、氮化鈦(TiN)、氮化鉭(TaN)、矽化鎳(NiSi)、矽化鈷(CoSi)、碳化鉭(TaC)、矽氮化鉭(TaSiN)、碳氮化鉭(TaCN)、鋁化鈦(TiAl)、鋁氮化鈦(TiAlN)、上述組合或其他合適的材料。在一些實施例中，可使用微影製程(例如塗布光阻、軟烤(soft baking)、曝光、曝光後烘烤、顯影、其他合適的技術或上述之組合)和蝕刻製程(例如濕蝕刻製程、乾蝕刻製程、其他合適的方法、或上述之組合)、其他合適的製程或其組合在層間介電層140中形成複數個開口(未繪示)。接著，在開口中填充上述材料來形成導孔142a、142b、142c和142d。
在一些實施例中，填充上述材料於導孔142a、142b、142c和142d之前，可於開口的側壁和底部形成阻障層(barrier layer) (未繪示)，以防止導孔142a、142b、142c和142d的導電材料擴散至層間介電層140中。阻障層的材料可為氮化鈦(TiN)、鈦(Ti)、鉭(Ta)、氮化鉭(TaN)、鎢(W)、氮化鎢(WN)、其他合適的材料或其組合。在一些實施例中，可使用物理氣相沉積、原子層沉積、電鍍法、其他合適的製程、或其組合來形成阻障層。
在一些實施例中，可使用微影製程(例如塗布光阻、軟烤、曝光、曝光後烘烤、顯影、其他合適的技術或上述之組合)在層間介電層140上形成圖案化的光阻(未繪示)。接著，可以與形成導孔142a、142b、142c和142d相同的材料，使用物理氣相沉積、原子層沉積、電鍍法、其他合適的製程或其組合來形成汲極電極144、源極電極146、基底電極148和高壓隔離電極156。根據一些實施例，高壓隔離電極156的形成可允許在隔離結構中施加高壓電壓。根據一些實施例，基底電極148的形成可允許高壓積體電路結構10由頂部或由底部接地。根據本發明的實施例，在形成汲極電極144、源極電極146、基底電極148和高壓隔離電極156之後，完成高壓積體電路結構10的製程。根據一些實施例，高壓積體電路結構10可分為第一區域10A以及第二區域10B。第一區域10A係從第一導電類型隔離區112往第一高壓井區120的方向延伸至第二高壓井區122。第二區域10B係從第一導電類型隔離區112往相對於第一高壓井區120的反方向延伸至第三高壓井區152。根據一些實施例，第一區域10A可作為高壓積體電路結構10的電位轉換器，而第二區域10B則可作為高壓積體電路結構10的高壓區域(high-side region)。
如第1圖所示，根據一些實施例，本發明的高壓積體電路結構10包括基底100，具有第一導電類型(例如P型)，於基底100上設置磊晶層102，其中磊晶層102具有與第一導電類型不同的第二導電類型(例如N型)，於磊晶層102中設置源極區136和汲極區134，其具有第二導電類型，於磊晶層102上設置第一隔離結構130a和第二隔離結構130b，其分別位於汲極區134的相對兩側，其中第一隔離結構130a位在源極區136與汲極區134之間，第一導電類型隔離區112位於第二隔離結構130b下之磊晶層102中，包括：於第一導電類型隔離區112之中心區設置空槽區114，且由磊晶層102所構成，以及於空槽區114的相對兩側設置第一導電類型高壓井區116，於基底100內設置第一埋層104，其具有第一導電類型，其中第一埋層104位於第一導電類型隔離區112下，並鄰接空槽區114，以及於基底100內設置第二埋層106，其具有第二導電類型，其中第二埋層106位於汲極區134與第一導電類型隔離區112之間，且第一埋層104與第二埋層106彼此分隔開。根據一些實施例，高壓積體電路結構10更包括第二導電類型微井區118，設置於空槽區114上，並鄰接第二隔離結構130b。根據一些實施例，於磊晶層102中設置第一高壓井區120，其具有第二導電類型，其中汲極區134設置於第一高壓井區120內，其中第一高壓井區120鄰接第一導電類型隔離區112和第二埋層106。
根據一些實施例，於第一高壓井區120內設置第一井區124，其具有第二導電類型，其中第一井區124位於第一隔離結構130a與第二隔離結構130b之間，且汲極區134位於第一井區124內。根據一些實施例，於基底100內設置第三埋層108，其具有第一導電類型，其中第三埋層108位於第一高壓井區120下，並位於源極區136與第二埋層106之間，且第二埋層106與第三埋層108彼此分隔開。根據一些實施例，於磊晶層102中設置第二高壓井區122，其具有第一導電類型，其中源極區136設置於第二高壓井區122內，其中第二高壓井區122鄰接第一高壓井區120。根據一些實施例，於第二高壓井區122內設置第二井區126，其具有第一導電類型，其中源極區136位於第二井區126內。根據一些實施例，於基底100內設置第四埋層110，其具有第二導電類型，其中第四埋層110位於第二高壓井區122下，其中第三埋層108與第四埋層110彼此分隔開。根據一些實施例，於磊晶層102上設置閘極結構132，其自第二井區126延伸至第一隔離結構130a上。根據一些實施例，於磊晶層102上設置第三隔離結構130c，其中源極區136位於第一隔離結構130a和第三隔離結構130c之間。根據一些實施例，於第二高壓井區122內設置第三井區128和摻雜區138，其具有第一導電類型，其中摻雜區138位於第三井區128內，第三隔離結構130c位於摻雜區138與源極區136之間，且摻雜區138與基底100電性連接。根據一些實施例，於磊晶層102中設置第三高壓井區152，其具有第二導電類型，其中第三高壓井區152鄰接第一導電類型隔離區112相對於第一高壓井區120的另一側。根據一些實施例，於基底100內設置第五埋層150，其具有第二導電類型，其中第五埋層150位於第三高壓井區152下，其中第一埋層104與第五埋層150彼此分隔開。根據一些實施例，於第三高壓井區152內設置高壓摻雜區154，其具有第二導電類型。根據一些實施例，高壓積體電路結構10為電位轉換器以及高壓區域(high-side region)。
根據一些實施例，第一導電類型隔離區112和第二導電類型微井區118的頂面可鄰接第二隔離結構130b的底面。第二隔離結構130b可完全覆蓋第一導電類型隔離區112和第二導電類型微井區118。再者，第二埋層106可設置於第一高壓井區120下，並位於第二隔離結構130b的投影範圍之下。根據本發明的實施例，第一埋層104和第二埋層106可彼此分隔開。第三埋層108可同樣設置於第一高壓井區120下，並可從第二隔離結構130b的投影範圍之下延伸至第一井區124、第一隔離結構130a和閘極結構132的投影範圍下方。在其他實施例中，第三埋層108可不位在第二隔離結構130b的投影範圍之下，或者，第三埋層108可不延伸至第一隔離結構130a及/或閘極結構132的投影範圍下方。根據本發明的實施例，第二埋層106和第三埋層108可彼此分隔開。根據本發明的實施例，第四埋層110可設置於第二高壓井區122下，並可從閘極結構132的投影範圍之下延伸至第二井區126、和第三隔離結構130c的投影範圍下方。在其他實施例中，第四埋層110可不位在第三隔離結構130c的投影範圍下方。根據本發明的實施例，第三埋層108和第四埋層110可彼此分隔開。根據本發明的實施例，第五埋層150可設置於第三高壓井區152下，其中第一埋層104和第五埋層150可彼此分隔開。
為了提高高壓積體電路結構10的崩潰電壓和側向衝穿電壓，本發明的實施例藉由在汲極區134遠離源極區136的一側設置第一導電類型隔離區112、第一埋層104和第二埋層106。將第一導電類型隔離區112、第一埋層104和第二埋層106配置成L形的結構，且L形的水平部分係朝向源極區136的方向延伸。藉由L形結構的設置，當對水平擴散金氧半導體電晶體的汲極端施加反向電壓時，可增加空乏區的大小和完整性，進而提升裝置的崩潰電壓和側向衝穿電壓。相較於未配置在第一導電類型隔離區112中的空槽區114和第二導電類型微井區118的實施例，本發明實施例的高壓積體電路結構10的崩潰電壓和側向衝穿電壓可分別增加10％至15％和2％至5％。擁有高崩潰電壓和高側向衝穿電壓的水平擴散金氧半導體電晶體可被廣泛地應用於高壓積體電路的電位轉換器。根據本發明的實施例，由於減少表面電場區(reduced surface field region, RESURF region)位在閘極結構132下的N型的第一高壓井區120內，因此高壓積體電路結構10的第一區域10A可為N型通道的電位轉換器。
第2圖繪示了高壓積體電路電壓和埋層間隔距離之間關聯性的曲線圖20。根據本發明的實施例，間隔距離G為第二埋層106和第三埋層108之間的間隔距離。當間隔距離G為0μm(亦即第二埋層106鄰接第三埋層108的情形下)所測得的崩潰電壓和側向衝穿電壓低於當間隔距離G為2μm時所測得的崩潰電壓和側向衝穿電壓。然而，若是繼續增加間隔距離G，會使整體高壓積體電路結構10的體積更加龐大。在現今的市場中，過大的積體電路結構會影響應用上的彈性，因此並不合適。因此，在一實施例中，可將預定的間隔距離G設為約2μm。
第3圖繪示了高壓積體電路電壓和埋層長度之間關聯性的曲線圖30。根據本發明的實施例，埋層長度L為第二埋層106水平長度。當埋層長度L增加時，可進一步的提高高壓積體電路結構10的崩潰電壓。然而，在崩潰電壓提高的同時，側向衝穿電壓卻同時降低。因此，埋層長度L對於崩潰電壓和側向衝穿電壓存在著相反的效應。當埋層長度L達到6μm或更長時，所測得的側向衝穿電壓甚至低於未配置第一導電類型隔離區112中的空槽區114和第二導電類型微井區118的實施例所量出來的側向衝穿電壓。因此，在一實施例中，可將預定的埋層長度L設為約4μm至6μm。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可以更加理解本發明的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。
10:高壓積體電路結構 100:基底 10A:第一區域 10B:第二區域 102:磊晶層 104:第一埋層 106:第二埋層 108:第三埋層 110:第四埋層 112:第一導電類型隔離區 114:空槽區 116:第一導電類型高壓井區 118:第二導電類型微井區 120:第一高壓井區 122:第二高壓井區 124:第一井區 126:第二井區 128:第三井區 130a:第一隔離結構 130b:第二隔離結構 130c:第三隔離結構 130d:第四隔離結構 130e:第五隔離結構 132:閘極結構 134:汲極區 136:源極區 138:摻雜區 140:層間介電層 142a,142b,142c,142d:導孔 144:汲極電極 146:源極電極 148:基底電極 150:第五埋層 152:第三高壓井區 154:高壓摻雜區 156:高壓隔離電極 20:高壓積體電路電壓-間隔距離曲線圖 30:高壓積體電路電壓-長度曲線圖 G:間隔距離 L:埋層長度
以下將配合所附圖式詳述本揭露之各面向。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製。事實上，可任意地放大或縮小元件的尺寸，以清楚地表現出本揭露的特徵。 第1圖是根據本發明的一些實施例繪示了高壓半導體積體電路結構的剖面示意圖。 第2圖是根據本發明的一些實施例繪示了高壓積體電路電壓和埋層間隔距離之間關聯性的曲線圖。 第3圖是根據本發明的一些實施例繪示了高壓積體電路電壓和埋層長度之間關聯性的曲線圖。
10:高壓積體電路結構
10A:第一區域
10B:第二區域
100:基底
102:磊晶層
104:第一埋層
106:第二埋層
108:第三埋層
110:第四埋層
112:第一導電類型隔離區
114:空槽區
116:第一導電類型高壓井區
118:第二導電類型微井區
120:第一高壓井區
122:第二高壓井區
124:第一井區
126:第二井區
128:第三井區
130a:第一隔離結構
130b:第二隔離結構
130c:第三隔離結構
130d:第四隔離結構
130e:第五隔離結構
132:閘極結構
134:汲極區
136:源極區
138:摻雜區
140:層間介電層
142a,142b,142c,142d:導孔
144:汲極電極
146:源極電極
148:基底電極
150:第五埋層
152:第三高壓井區
154:高壓摻雜區
156:高壓隔離電極
G:間隔距離
L:埋層長度

Claims (14)

  1. 一種高壓積體電路結構，包括：一基底，具有一第一導電類型；一磊晶層，設置於該基底上，其中該磊晶層具有與該第一導電類型不同的一第二導電類型；一源極區和一汲極區，設置於該磊晶層中，且具有該第二導電類型；一第一隔離結構和一第二隔離結構，設置於該磊晶層上，並分別位於該汲極區的相對兩側，其中該第一隔離結構位在該源極區與該汲極區之間；一第一導電類型隔離區，位於該第二隔離結構下之該磊晶層中，包括：一空槽區，設置於該第一導電類型隔離區之中心區，且由該磊晶層所構成；一第一導電類型高壓井區，設置於該空槽區的相對兩側；一第二導電類型微井區，設置於該空槽區上，並鄰接該第二隔離結構，其中該第二導電類型微井區的摻雜濃度大於該空槽區的摻雜濃度；以及一第一埋層，設置於該基底內且具有該第一導電類型，其中該第一埋層位於該第一導電類型隔離區下，並鄰接該空槽區；以及一第二埋層，設置於該基底內且具有該第二導電類型，其中該第二埋層位於該汲極區與該第一導電類型隔離區之間，且該第一埋層與該第二埋層彼此分隔開。
  2. 如請求項1之高壓積體電路結構，更包括一第一高壓井區，設置於該磊晶層中，且具有該第二導電類型，其中該汲極區設置於該第一高壓井區內，其中該第一高壓井區鄰接該第一導電類型隔離區和該第二埋層。
  3. 如請求項2之高壓積體電路結構，更包括一第一井區，設置於該第一高壓井區內且具有該第二導電類型，其中該第一井區位於該第一隔離結構與該第二隔離結構之間，且該汲極區位於該第一井區內。
  4. 如請求項2之高壓積體電路結構，更包括一第三埋層，設置於該基底內且具有該第一導電類型，其中該第三埋層位於該第一高壓井區下，並位於該源極區與該第二埋層之間，且該第二埋層與該第三埋層彼此分隔開。
  5. 如請求項4之高壓積體電路結構，更包括一第二高壓井區，設置於該磊晶層中，且具有該第一導電類型，其中該源極區設置於該第二高壓井區內，其中該第二高壓井區鄰接該第一高壓井區。
  6. 如請求項5之高壓積體電路結構，更包括一第二井區，設置於該第二高壓井區內且具有該第一導電類型，其中該源極區位於該第二井區內。
  7. 如請求項5之高壓積體電路結構，更包括一第四埋層，設置於該基底內且具有該第二導電類型，其中該第四埋層位於該第二高壓井區，其中該第三埋層與該第四埋層彼此分隔開。
  8. 如請求項6之高壓積體電路結構，更包括一閘極結構，設置於該磊晶層上且自該第二井區延伸至該第一隔離結構上。
  9. 如請求項5之高壓積體電路結構，更包括一第三隔離結構，設置於該磊晶層上，其中該源極區位於該第一隔離結構和該第三隔離結構之間。
  10. 如請求項9之高壓積體電路結構，更包括一第三井區和一摻雜區，設置於該第二高壓井區內且具有該第一導電類型，其中該摻雜區位於該第三井區內，該第三隔離結構位於該摻雜區與該源極區之間，且該摻雜區與該基底電性連接。
  11. 如請求項2之高壓積體電路結構，更包括一第三高壓井區，設置於該磊晶層中，且具有該第二導電類型，其中該第三高壓井區鄰接該第一導電類型隔離區相對於該第一高壓井區的另一側。
  12. 如請求項11之高壓積體電路結構，更包括一第五埋層，設置於該基底內且具有該第二導電類型，其中該第五埋層位於該第三高壓井區下，其中該第一埋層與該第五埋層彼此分隔開。
  13. 如請求項11之高壓積體電路結構，更包括一高壓摻雜區，設置於該第三高壓井區內且具有該第二導電類型。
  14. 如請求項1之高壓積體電路結構，其中該高壓積體電路結構為電位轉換器(level shifter)以及高壓區域(high-side region)。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102446955A (zh) * 2010-10-06 2012-05-09 旺宏电子股份有限公司 高电压金属氧化半导体装置与制造该装置的方法
US20130341718A1 (en) * 2012-06-26 2013-12-26 Fairchild Korea Semiconductor Ltd. Power semiconductor device
CN103745988A (zh) * 2014-01-07 2014-04-23 无锡芯朋微电子股份有限公司 一种高压驱动电路的隔离结构
US9543432B2 (en) * 2015-02-15 2017-01-10 Shanghai Huahong Grace Semiconductor Manufacturing Corporation High voltage LDMOS device with an increased voltage at source (high side) and a fabricating method thereof
TW201824368A (zh) * 2016-12-23 2018-07-01 新唐科技股份有限公司 半導體裝置及其製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6879003B1 (en) * 2004-06-18 2005-04-12 United Microelectronics Corp. Electrostatic discharge (ESD) protection MOS device and ESD circuitry thereof
TWI654756B (zh) * 2018-04-25 2019-03-21 新唐科技股份有限公司 高壓半導體裝置
TWI673869B (zh) * 2018-07-31 2019-10-01 新唐科技股份有限公司 高壓半導體裝置及其製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102446955A (zh) * 2010-10-06 2012-05-09 旺宏电子股份有限公司 高电压金属氧化半导体装置与制造该装置的方法
US20130341718A1 (en) * 2012-06-26 2013-12-26 Fairchild Korea Semiconductor Ltd. Power semiconductor device
CN103745988A (zh) * 2014-01-07 2014-04-23 无锡芯朋微电子股份有限公司 一种高压驱动电路的隔离结构
US9543432B2 (en) * 2015-02-15 2017-01-10 Shanghai Huahong Grace Semiconductor Manufacturing Corporation High voltage LDMOS device with an increased voltage at source (high side) and a fabricating method thereof
TW201824368A (zh) * 2016-12-23 2018-07-01 新唐科技股份有限公司 半導體裝置及其製造方法

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