KR20130042417A - 고전압 디바이스 - Google Patents

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KR20130042417A
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궈웨이 장
푸라크 라쥐 베르마
바오푸 주
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글로벌파운드리즈 싱가포르 피티이. 엘티디.
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Abstract

디바이스 형성 방법이 개시된다. 상기 방법은 디바이스 영역을 가지는 기판을 제공하는 것을 포함한다. 디바이스 영역은 그 영역에 정의된 소오스 영역, 게이트 영역 및 드레인 영역을 포함한다. 기판은 기판 상에 게이트 층들이 구비되어 있다. 게이트 영역에 게이트를 형성하고 드레인 영역을 둘러싸는 필드 구조를 형성하도록 게이트 층들이 패터닝된다. 소오스 및 드레인이 각각 소오스 영역 및 드레인 영역에 형성된다. 드레인은 게이트의 제2 측에서 게이트로부터 분리되고, 소오스는 게이트의 제1 측에 인접한다. 필드 구조에 대한 배선이 형성된다. 배선은 전위에 연결되고, 상기 전위는 게이트의 제2 측과 드레인 사이의 기판에 걸쳐 전기장을 분산시킨다.

Description

고전압 디바이스{HIGH VOLTAGE DEVICE}
본 발명은 개괄적으로 반도체 디바이스 또는 집적 회로(IC)에 관한 것이며, 더욱 상세하게는 고전력 디바이스들에 관한 것이다.
고전압 애플리케이션에서 측면 이중-확산(Lateral Double-Diffused: LD) 트랜지스터가 널리 이용되어 왔다. LD 트랜지스터의 성능은 드레인-소오스 온저항(on-resistance)(Rdson) 뿐만 아니라 항복 전압(breakdown voltage)에 따라 달라진다. 예를 들면, 낮은 Rdson은 스위칭 속도를 높이는 반면 높은 항복 전압은 전압 용량(voltage capabilities)을 증가시킨다.
높은 항복 전압을 달성하기 위해 종래의 기법들은 드레인과 소오스 사이의 거리를 증가시켰다. 하지만, 이것은 부수적으로 Rdson을 증가시키고, 바람직하지 못하게도 스위칭 속도를 감소시킨다.
본 개시는 높은 스위칭 속도와 높은 항복 전압을 갖는 트랜지스터를 겨냥한 것이다.
디바이스 형성 방법이 제공된다. 상기 방법은 디바이스 영역을 가지는 기판을 제공하는 것을 포함한다. 디바이스 영역은 그 영역에 정의된 소오스 영역, 게이트 영역 및 드레인 영역을 포함한다. 기판은 기판 상에 게이트 층들이 구비되어 있다. 게이트 영역에 게이트를 형성하고 드레인 영역을 둘러싸는 필드 구조를 형성하도록 게이트 층들이 패터닝된다. 소오스 및 드레인이 각각 소오스 영역 및 드레인 영역에 형성된다. 드레인은 게이트의 제2 측에서 게이트로부터 분리되고, 소오스는 게이트의 제1 측에 인접한다. 필드 구조에 대한 배선이 형성된다. 배선은 전위에 연결되고, 상기 전위는 게이트의 제2 측과 드레인 사이의 기판에 걸쳐 전기장을 분산시킨다.
디바이스 형성 방법이 개시된다. 상기 방법은 디바이스 영역을 가지는 기판을 제공하는 것을 포함한다. 디바이스 영역은 그 영역에 정의된 소오스 영역, 게이트 영역 및 드레인 영역을 포함한다. 게이트와 드레인 영역 사이의 기판에 드리프트 웰이 형성된다. 게이트 층들이 기판 상에 증착되고, 게이트 영역에 게이트를 형성하고 드레인 영역을 둘러싸는 필드 구조를 형성하도록 패터닝된다. 소오스 및 드레인이 각각 소오스 영역 및 드레인 영역에 형성된다. 드레인은 게이트의 제2 측에서 게이트로부터 분리되고, 소오스는 게이트의 제1 측에 인접한다. 필드 구조에 대한 배선이 형성된다. 배선은 전위에 연결되고, 상기 전위는 게이트의 제2 측과 드레인 사이의 기판에 걸쳐 전기장을 분산시킨다.
디바이스가 제공된다. 상기 디바이스는 디바이스 영역을 가지는 기판을 포함한다. 디바이스 영역은 그 영역에 정의된 소오스 영역, 게이트 영역 및 드레인 영역을 포함한다. 상기 디바이스는 또한 드레인 영역을 둘러싸는 필드 구조를 포함한다. 소오스 및 드레인은 각각 소오스 영역 및 드레인 영역에 있다. 드레인은 게이트의 제2 측에서 게이트로부터 분리되고, 소오스는 게이트의 제1 측에 인접한다. 상기 디바이스는 또한 필드 구조에 대한 배선을 포함한다. 배선은 전위에 연결되고, 상기 전위는 게이트의 제2 측과 드레인 사이의 기판에 걸쳐 전기장을 분산시킨다.
본 명세서에서 개시된 본 발명의 장점들 및 특징들과 함께, 이들 및 다른 목적들이 다음의 상세한 설명과 첨부된 도면들에 대한 참조를 통하여 자명하게 될 것이다. 또한, 본 명세서에서 설명되는 다양한 실시예들의 특징들은 상호 배타적인 것이 아니고 다양한 조합들과 치환들로 존재할 수 있다는 것은 이해될 것이다.
도면들에서, 유사한 참조 부호들은 일반적으로 서로 다른 도면들 전반을 통해 동일한 요소들을 가리킨다. 또한, 도면들은 반드시 스케일에 맞는 것은 아니고, 대신에 본 발명의 원리들을 예시하는데 일반적으로 중점을 둔 것이다. 다음의 설명에서, 본 발명의 다양한 실시예들이 다음의 도면들을 참조하여 서술된다.
도 1a 내지 도 1b는 디바이스의 한 실시예를 도시한 것이다.
도 1c는 디바이스의 또 다른 실시예를 도시한 것이다.
도 2a 내지 도 2b는 디바이스의 또 다른 실시예를 도시한 것이다.
도 3a 내지 도 3b는 디바이스의 다른 실시예들을 도시한 것이다.
도 4a 내지 도 4i는 디바이스를 형성하기 위한 공정의 한 실시예를 도시한 것이다.
도 5a 내지 도 5b는 디바이스들의 충격 이온화(impact ionization)를 도시한 것이다.
실시예들은 일반적으로 반도체 디바이스들 또는 집적 회로들(IC)에 관한 것이다. 더욱 상세하게는, 일부 실시예들은 고전력(high power) 디바이스들에 관한 것이다. 예를 들면, 고전력 디바이스들은 금속 산화물 트랜지스터(MOS)와 같은 측면 측면 이중-확산(lateral double-diffused: LD) 트랜지스터들을 포함한다. 고전력 디바이스들은 전력 관리 애플리케이션용 스위칭 전압 레귤레이터(switching voltage regulator)로서 이용될 수 있다. LD 트랜지스터들은 쉽게 디바이스들 또는 IC들에 집적될 수 있다. 상기 디바이스들 또는 IC들은 예를 들어 전자 제품들, 특히 휴대폰, 노트북 컴퓨터 및 PDA(Personal Digital Assistant)와 같은 휴대용 전자 제품들로 통합되거나 그들과 함께 사용될 수 있다.
도 1a는 디바이스의 한 실시예의 일부분(100)의 단면도를 도시한 것이고, 도 1b는 대응되는 평면도를 게이트 레벨에서 도시한 것이다. 예를 들면, 디바이스는 IC이다. 다른 유형의 디바이스들도 또한 유용할 수 있다. 도시된 바와 같이, 디바이스는 기판(105)을 포함한다. 예를 들면, 기판은 실리콘 기판이다. 실리콘 게르마늄(silicon germanium), 게르마늄, 갈륨 비소(gallium arsenide), 또는 SOI(silicon-on-insulator)와 같은 COI(crystal-on-insulator)와 같은 다른 유형의 기판들도 또한 유용하다. 기판은 도핑된 기판일 수 있다. 예를 들면, 기판은 p-타입 도펀트들로 저농도 도핑될 수 있다. 도펀트들이 없는 경우를 포함하여 다른 유형의 도펀트들이나 농도들로 기판을 제공하는 것도 또한 유용할 수 있다.
디바이스는 서로 다른 도펀트 농도들을 가지는 도핑된 영역들을 포함할 수 있다. 예를 들면, 디바이스는 고농도 도핑된(heavily doped)(x+) 영역, 중간농도 도핑된(intermediately doped)(x) 영역 및 저농도 도핑된(lightly doped)(x-) 영역들을 포함할 수 있으며, x는 극성 타입이며 p 또는 n일 수 있다. 저농도 도핑된 영역은 약 1E11/㎠ 내지 1E13/㎠의 도펀트 농도를 가질 수 있고, 중간농도 도핑된 영역은 약 1E13/㎠ 내지 1E14/㎠의 도펀트 농도를 가질 수 있으며, 그리고 고농도 도핑된 영역은 약 1E15/㎠ 내지 1E17/㎠의 도펀트 농도를 가질 수 있다. 서로 다른 도핑된 영역들에 대해 서로 다른 도펀트 농도들을 제공하는 것도 또한 유용할 수 있다. p-타입 도펀트들은 붕소(B), 알루미늄(Al), 인듐(In), 또는 그들의 조합을 포함할 수 있는 반면, n-타입 도펀트들은 인(P), 비소(As), 안티몬(Sb), 또는 그들의 조합을 포함할 수 있다.
기판은 디바이스 영역(device region)을 포함한다. 예를 들면, 디바이스 영역은 고전압(high voltage: HV) 트랜지스터와 같은 고전압 디바이스를 위한 고전압 디바이스 영역이다. 한 실시예에서, 디바이스 영역은 LD 트랜지스터(120)를 포함한다. 디바이스 영역에서 다른 유형의 디바이스들을 제공하는 것도 또한 유용할 수 있다. 기판은 또한 디바이스나 IC의 유형에 따라 다른 유형의 회로를 위한 영역들을 포함할 수 있다. 예를 들면, 디바이스는 또한 중간 전압(intermediate voltage: IV) 및 저전압(low voltage: LV) 디바이스들을 위한 영역들 뿐만 아니라 메모리 디바이스들을 위한 어레이 영역을 포함할 수 있다.
격리 영역(isolation region)이 기판의 서로 다른 영역들을 격리시키거나 분리하기 위해 제공될 수 있다. 한 실시예에서, 디바이스 영역은 디바이스 격리 영역(180)에 의해 다른 영역들로부터 격리된다. 예를 들면, 디바이스 격리 영역은 디바이스 영역을 둘러싼다. 예를 들면, 격리 영역은 얕은 트렌치 격리(shallow trench isolation: STI) 영역이다. 다른 유형의 격리 영역들도 또한 이용될 수 있다. 예를 들면, 격리 영역은 깊은 트렌치 격리(deep trench isolation: DTI) 영역일 수 있다. 예를 들면, STI 영역들은 약 2000 Å 내지 5000 Å의 깊이까지 확장된다. DTI 영역들의 경우, 그 깊이는 약 1 ㎛ 내지 10 ㎛일 수 있다. 다른 깊이들까지 확장되는 격리 영역들을 제공하는 것도 또한 유용할 수 있다.
트랜지스터는 기판의 표면 상에 게이트(140)를 포함한다. 예를 들면, 트랜지스터의 채널 길이 방향을 따라 게이트의 폭은 약 0.5 ㎛ 내지 10 ㎛ 이다. 예를 들면, 게이트는 게이트 유전체(142) 위에 게이트 전극(144)을 포함한다. 예를 들면, 게이트 유전체는 실리콘 산화물(silicon oxide)일 수 있는 반면 게이트 전극은 폴리실리콘(polysilcon)일 수 있다. 예를 들면, 게이트 유전체는 약 30 Å 내지 1000 Å의 두께를 가지는 고전압 게이트 유전체일 수 있는 반면 게이트 전극은 약 500 Å - 5000 Å의 두께일 수 있다. 일부 실시예들에서, 게이트 전극은 도핑된 전극일 수 있다. 예를 들면, 게이트 전극은 제1 극성 타입 도펀트들로 도핑된 폴리실리콘일 수 있다. 다른 유형의 게이트 유전체들 및 게이트 전극들 뿐만 아니라 다른 두께들도 또한 유용할 수 있다. 예를 들면, 게이트 유전체는 고유전율(high k)의 게이트 유전체일 수 있거나 및/또는 게이트 전극은 금속 게이트 전극일 수 있다. 게이트의 게이트 층들에 대해 다른 구성들도 또한 유용할 수 있다.
트랜지스터는 또한 게이트의 제1 측 및 제2 측에서 기판에 배치된 제1 도핑된 영역(132) 및 제2 도핑된 영역(134)을 포함한다. 예를 들면, 제1 도핑된 영역은 게이트의 제1 측에 배치되고 제2 도핑된 영역은 게이트의 제2 측에 배치된다. 한 실시예에서, 도핑된 영역들은 제1 타입 트랜지스터에 대하여 제1 극성 타입으로 고농도 도핑된다. 예를 들면, 도핑된 영역들은 n-타입 트랜지스터에 대하여 고농도 도핑된 n-타입(n+) 영역들이다. p-타입 트랜지스터에 대하여 고농도 도핑된 p-타입(p+) 영역들을 제공하는 것도 또한 유용할 수 있다. 예를 들면, 고농도 도핑된 영역들은 약 1E15/㎠ 내지 1E16/㎠의 도펀트 농도를 가진다. 도핑된 영역들에 대하여 다른 도펀트 농도들도 또한 유용할 수 있다. 도핑된 영역들의 깊이는 약 0.1 ㎛ 내지 0.4 ㎛일 수 있다. 다른 깊이들을 가지는 도핑된 영역들을 제공하는 것도 또한 유용할 수 있다. 게다가, 제1 및 제2 도핑된 영역들이 반드시 동일한 깊이를 가질 필요는 없다.
한 실시예에서, 제1 도핑된 영역은 트랜지스터의 소오스 영역으로서 역할한다. 소오스 영역은 제1 측에 인접하고 게이트와 언더랩(underlap)된다. 언더랩 부분은 소오스 영역이 게이트 아래에서 채널과 통신하기에 충분해야한다. 예를 들면, 언더랩 부분은 약 0.1 ㎛ 내지 0.5 ㎛일 수 있다. 다른 양만큼 게이트와 언더랩되는 언더랩 부분도 또한 유용할 수 있다. 한 실시예에서, 소오스 영역의 언더랩 부분은 저농도 도핑된 소오스(lightly doped source: LDS) 영역이다.
게이트의 측벽(sidewall)들에는 유전체 스페이서(dielectric spacer)(148)가 제공된다. 예를 들면, 유전체 스페이서들은 실리콘 산화물 스페이서들일 수 있다. 실리콘 질화물(silicon nitride) 또는 유전체 물질들이나 층들의 조합과 같은 다른 유형의 유전체 물질들도 또한 유용할 수 있다. 예를 들면, 스페이서들은 복합 스페이서들(composite spacers)일 수 있다. 스페이서들은 옵셋 스페이서(offset spacer) 및 주 스페이서(main spacer)를 포함할 수 있다. 옵셋 스페이서들은 LDS 영역을 형성하는 것을 용이하게 할 수 있는 반면 주 스페이서는 고농도 도핑된 소오스 및 드레인 영역들을 형성하는 것을 용이하게 한다. 다른 구성의 스페이서들도 또한 유용할 수 있다. 예를 들면, 스페이서는 단일 스페이서일 수 있다. LDS 영역은 스페이서들을 형성하기에 앞서 형성되는 반면 스페이서들은 고농도 도핑된 소오스 및 드레인 영역들을 형성하는 것을 용이하게 한다. 일부 경우들에서, 트랜지스터는 또한 할로(halo) 영역들을 포함할 수 있다. 할로 영역들은 게이트에 가장 근접하도록 S/D 영역들에 인접한 제2 극성 도핑된 영역들이다.
일부 실시예들에서, 유전체 에칭 정지 층(미도시됨)이 트랜지스터들 위에 형성된다. 예를 들면, 에칭 정지 층은 실리콘 질화물 에칭 정지 층이다. 다른 유형의 에칭 정지 층들도 또한 유용할 수 있다. 에칭 정지 층은 그 위의 유전체 층(190)이 선택적으로 제거될 수 있는 물질을 가져야 한다. 에칭 정지 층은 게이트 전극 및 도핑된 영역들과 같은 트랜지스터의 컨택 영역들에 대한 컨택 플러그(contact plug)들을 형성하는 데 있어서 용이하게 한다. 일부 실시예들에서 에칭 정지 층은 또한 성능을 향상시키기 위해 트랜지스터의 채널에 응력(stress)을 인가하기 위한 응력 층으로서 역할할 수 있다.
한 실시예에서, 내부 격리 영역(185)이 디바이스 영역 내에 제공된다. 내부 격리 영역은 STI 영역일 수 있다. 다른 유형의 격리 영역들도 또한 유용할 수 있다. 바람직하게는, 내부 격리 영역은 디바이스 격리 영역과 동일한 유형의 격리 영역이다. 디바이스 격리 영역과 서로 다른 내부 격리 영역을 제공하는 것도 또한 유용할 수 있다. 예를 들면, 내부 격리 영역은 게이트와 드레인 사이에 트랜지스터의 채널 폭 방향을 따라 디바이스 영역에 배치된다. 예를 들면, 내부 격리는 채널 폭 방향을 따라 디바이스 영역의 한 측에서 다른 측으로 확장된다. 다른 구성의 디바이스 영역 및 내부 격리 영역들도 또한 유용할 수 있다. 도시된 바와 같이, 내부 격리 영역은 게이트와 언더랩된다. 예를 들면, 내부 격리 영역은 약 0.1 ㎛ 내지 0.3 ㎛만큼 게이트의 제2 측 아래에서 확장된다. 다른 폭만큼 게이트의 제2 측 아래에서 확장되는 내부 격리 영역을 제공하는 것도 또한 유용할 수 있다. 게이트와 언더랩되는 내부 격리 영역을 제공하는 것은 동작 중에 높은 전기장으로부터 게이트 유전체의 가장자리를 보호한다. 예를 들면, 내부 격리 영역의 폭은 약 0.2 ㎛ 내지 5 ㎛일 수 있다. 드레인 전압에 따라 다른 폭들도 또한 유용할 수 있다. 내부 격리 영역의 폭과 깊이는 트랜지스터의 드리프트 길이(drift length)를 결정할 수 있다.
드리프트 웰(drift well)(150)이 기판에 배치된다. 한 실시예에, 드리프트 웰은 디바이스 영역에 배치된다. 예를 들면, 드리프트 웰은 게이트와 드레인 영역 사이에 배치되고, 게이트의 일부분과 언더랩된다. 도시된 바와 같이, 드리프트 웰은 드레인 및 내부 디바이스 격리 영역을 감싼다. 한 실시예에서, 드리프트 웰의 깊이 또는 하단은 드레인 영역 아래에 있다. 한 실시예에서, 드리프트 웰의 깊이 또는 하단은 디바이스 격리 영역 및 내부 디바이스 격리 영역 아래에 있다. 한 실시예에서, 드리프트 웰은 연속적이며 드레인 영역을 감싸고 적어도 게이트 아래의 활성 영역(active region)의 일부분과 오버랩된다. 내부 격리 영역 주위의 드레인으로부터 게이트 아래의 채널까지의 거리가 트랜지스터의 드리프트 거리이다.
드리프트 웰은 제1 극성 타입 도펀트들을 포함한다. 한 실시예에서, 드리프트 웰의 도펀트 농도는 드레인의 도펀트 농도보다 낮다. 한 실시예에서, 드리프트 웰은 제 1 극성 타입 도펀트들로 저농도(x-) 또는 중간농도(x) 도핑될 수 있다. 예를 들면, 드리프트 웰의 도펀트 농도는 약 1E12/㎠ 내지 1E14/㎠ 이다. 다른 도펀트 농도들도 또한 유용할 수 있다. 예를 들면, 도펀트 농도는 디바이스의 최대 또는 항복 전압 요구조건에 따라 달라질 수 있다. 드리프트 웰의 깊이는 디바이스의 설계 전압에 따라 약 0.1 ㎛ 내지 5 ㎛일 수 있다.
디바이스 웰(170)이 기판에 배치된다. 한 실시예에서, 디바이스 웰은 디바이스 격리 영역 내에 배치된다. 예를 들면, 디바이스 웰은 디바이스 격리 영역 내에서 배치되며, 소오스, 드레인, 드리프트 웰 및 내부 디바이스 격리 영역을 감싼다. 한 실시예에서, 디바이스 웰의 깊이 또는 하단은 소오스, 드레인 및 드리프트 웰 아래에 있다. 한 실시예에서, 디바이스 웰의 깊이 또는 하단은 디바이스 격리 영역 및 내부 디바이스 격리 영역 아래에 있다. 드리프트 웰과 동일한 깊이이거나 더 얕은 디바이스 웰을 제공하는 것도 또한 유용할 수 있다. 한 실시예에서, 도 1c에 도시된 바와 같이, 디바이스 웰은 드리프트 웰과 대략 동일한 깊이를 가진다. 예를 들면, 디바이스 웰은 드리프트 웰의 양 측에 있을 수 있다. 다른 구성의 디바이스 웰 및 드리프트 웰도 또한 유용할 수 있다. 예를 들면, 드리프트 웰은 디바이스의 소오스 영역 및 채널을 감싸도록 드리프트 웰의 한 측에만 있을 수 있다.
디바이스 웰은 제1 극성 타입 디바이스에 대하여 제2 극성 도펀트들을 포함한다. 예를 들면, 디바이스 웰은 n-타입 디바이스에 대하여 p-타입 도펀트들을 포함하거나 또는 p-타입 디바이스에 대하여 n-타입 도펀트들을 포함한다. 도펀트 농도는 디바이스의 전압 요구조건에 따라 달라질 수 있다. 디바이스 웰은 제 1 극성 타입 도펀트들로 저농도(x-) 또는 중간농도(x) 도핑될 수 있다. 예를 들면, 디바이스 웰에 대하여 다른 도펀트 농도, 예를 들어 저농도 도핑된 기판보다 더 높은 도펀트 농도도 또한 유용할 수 있다.
샐리사이드 컨택들(salicide contacts)(128)이 게이트의 게이트 전극과 소오스 및 드레인 영역들 상에 형성될 수 있다. 예를 들면, 샐리사이드 컨택들은 니켈(nickel) 기반의 컨택들일 수 있다. 다른 유형의 금속 샐리사이드 컨택들도 또한 유용할 수 있다. 예를 들면, 샐리사이드 컨택은 코발트 실리사이드(cobalt silicide, CoSi)일 수 있다. 샐리사이드 컨택들은 약 100 Å 내지 500 Å의 두께일 수 있다. 다른 두께의 샐리사이드 컨택들도 또한 유용할 수 있다. 샐리사이드 컨택들은 컨택 저항을 감소시키고 BEOL(back-end-of-line) 금속 배선들(metal interconnects)에 대한 컨택을 용이하게 하기 위해 이용될 수 있다.
트랜지스터의 동작 동안에, 제1 도핑된 영역은 제1 전위를 가질 것이고 제2 도핑된 영역은 제2의 반대 전위를 가질 것이다. 예를 들면, 제2 전위는 제1 전위에 관련된 것이다. 예를 들면, 제1 전위는 낮은 전위일 수 있는 반면 제2 전위는 높은 전위일 수 있다. 높은 전위의 제1 전위와 낮은 전위의 제2 전위를 제공하는 것도 또한 유용할 수 있다. 예를 들면, n-타입 트랜지스터의 경우, 동작 동안에, 소오스는 접지 또는 0 V와 같은 낮은 전위에 있는 반면 드레인은 6 V 내지 30 V와 같은 높은 전위에 있다. 높은 전위와 낮은 전위들에 대한 다른 값들도 또한 트랜지스터의 동작 파라미터들에 따라 유용할 수 있다. 드레인이 게이트보다 높은 전위를 가지기 때문에, 게이트의 드레인 측은 높은 전기장으로 인한 높은 충격 이온화를 가진다. p-타입 트랜지스터의 경우, 드레인은 접지 또는 0 V와 같은 낮은 전위에 있는 반면 소오스 및 게이트는 6 V 내지 30 V와 같은 높은 전위에 있다. 높은 전위와 낮은 전위들에 대한 다른 값들도 또한 트랜지스터의 동작 파라미터들에 따라 유용할 수 있다. 소오스 또는 드레인에서의 높은 전압은 유전체 층의 항복 현상을 유발할 수 있으며, 트랜지스터가 동작할 수 없도록 만든다.
한 실시예에서, 필드 구조(field structure)(160)가 제공된다. 한 실시예에서, 필드 구조는 기판 상에 배치된 전도성 링 구조(conductive ring structure)이며 트랜지스터의 드레인을 둘러싼다. 예를 들면, 링 구조는 드레인을 둘러싸는 내부 격리 영역 및 디바이스 격리 영역 상에 배치된다. 필드 구조는 드레인과 게이트 사이의 기판에 걸쳐 전기장을 분산시키는 역할을 한다. 이것은 게이트 가장자리에서 충격 이온화을 감소시키며, 게이트 유전체의 항복 전압을 개선한다.
동작 동안에, 필드 구조는 드레인과 반대 전위에 연결된다. 예를 들면, 만일 드레인이 소오스에 비해 높은 전위에 있다면, 필드 구조는 낮은 전위에 연결된다. 드레인이 낮은 전위에 있는 경우에, 필드 구조는 높은 전위에 연결된다. 한 실시예에서, 필드 구조는 소오스에 연결된다. 예를 들면, 필드 구조는 제1 전위에 연결된다. 또 다른 실시예에서, 필드 구조는 기판 또는 디바이스 웰에 연결된다. 다른 실시예들에서, 필드 구조는 어느 것이 더 큰 전압 격차를 만드느냐에 따라 기판 또는 소오스 중 어느 하나에 연결된다. 또 다른 실시예들에서, 소오스와 기판이 동일한 전위에 있는 경우에, 필드 구조는 소오스 및 기판 모두에 연결될 수 있다. 필드 구조를 소오스 및/또는 기판과 독립적인 반대 전위에 연결하는 것도 또한 유용할 수 있다. 필드 구조에 드레인과 반대 전위를 제공하는 다른 구성들도 또한 유용하다.
한 실시예에서, n-타입 트랜지스터의 경우에, 필드 구조는 접지 또는 0 V와 같은 낮은 전위에 연결된다. 필드 구조를 드레인 전위보다 낮은 다른 전위에 연결하는 것도 또한 유용할 수 있다. p-타입 트랜지스터의 경우에, 필드 구조는 6 V 내지 30 V와 같은 높은 전위에 연결된다. n-타입 트랜지스터 및 p-타입 트랜지스터 모두에서, 필드 구조의 전위와 드레인의 전위 사이의 차이가 클수록, 게이트 및 드레인 사이의 전기장도 더 잘 분산된다. 이것은 게이트에서 충격 이온화를 감소시키고, 유전체의 항복 전압을 개선하거나 증가시킨다.
하나의 실시예에, 필드 구조는 전도성 물질로 형성된다. 예를 들면, 전도성 물질은 폴리실리콘일 수 있다. 한 실시예에서, 전도성 물질은 도핑된 폴리실리콘이다. 금속과 같은 다른 유형의 전도성 물질들도 또한 사용될 수 있다. 바람직한 실시예에서, 필드 구조는 트랜지스터의 게이트와 동일한 구성을 가진다. 예를 들면, 필드 구조는 그 위에 게이트 전극과 함께 게이트 유전체를 포함할 수 있다. 게이트처럼, 실리사이드 컨택이 또한 필드 구조 위에 제공될 수 있다. 게이트와 동일한 구성을 가지는 필드 구조를 제공하는 것은 공정을 간소화한다. 예를 들면, 게이트 및 필드 구조는 동시에 형성될 수 있다. 다른 실시예들에서, 필드 구조는 게이트와 서로 다른 구성을 가질 수 있다.
컨택 플러그들(194, 195)을 통해 소오스 및 필드 구조를 연결하기 위해 유전체 층(190)에 배치된 전도성 라인(198)이 사용될 수 있다. 예를 들면, 유전체 층은 실리콘 산화물 층이다. 한 실시예에서, 유전체 층은 HARP(high aspect ratio process) 유전체 물질이다. 다른 유형의 유전체 물질들도 또한 유용하다. 예를 들면, 유전체 층은 불화 실리콘 산화물(fluorinated silicon oxide)과 같은 도핑된 실리콘 산화물, BPSG(boron phosphate silicate glass) 및 PSG(phosphate silicate glass)와 같은 도핑되지 않았거나 도핑된 실리케이트 유리(silicate glass), 도핑되지 않았거나 도핑된 열적 성장된(thermally grown) 실리콘 산화물, 도핑되지 않았거나 도핑된 TEOS 증착된 실리콘 산화물, 그리고 OSG(organo-silicate glass) 및 FSG(fluorine-doped silicate glass)와 같은 저유전율(low-k) 또는 초저유전율(ultra low-k)의 유전체 물질들로부터 형성될 수 있다. 유전체 층은 에칭 정지 층에 대하여 선택적으로 에칭될 수 있거나 또는 패터닝될(patterned) 수 있어야 한다.
유전체 층은 상위 부분 및 하위 부분을 포함한다. 상위 부분은 전도성 라인들이 형성되는 IMD(intra-metal dielectric) 층으로서 역할한다. 하위 부분은 컨택 플러그들이 형성되는 ILD(interlevel dielectric) 층으로서 역할한다. 한 실시예에서, ILD 층은 PMD(pre-metal dielectric) 층이며, 이 층에서는 컨택 플러그들이 소오스, 드레인 및 게이트를 포함하여 트랜지스터에 대한 컨택 영역들과 같은 기판 상의 영역들에 컨택하기 위해 형성된다.
한 실시예에서, 상위 부분과 하위 부분은 별도의 부분들이다. 예를 들면, 전도성 라인 및 플러그들은 단일의 다마신(damascene) 공정과 같은 별도의 공정들을 사용하여 형성된다. 전도성 라인 및 플러그들을 형성하기 위한 다른 기법들도 또한 유용할 수 있다. 예를 들면, 반응성 이온 에칭(RIE) 기법들이 또한 사용될 수 있으며 또는 RIE 기법 및 다마신 기법의 조합도 또한 유용할 수 있다.
컨택 플러그 및 전도성 라인들이 별도의 공정들을 사용하여 형성되는 경우, 플러그 및 라인들의 전도성 물질들은 서로 다를 수 있다. 한 실시예에서, 컨택 플러그들은 텅스텐(W) 플러그인 반면 전도성 라인들은 구리(copper) 라인들이다. 플러그 및 전도성 라인들에 대하여 다른 유형의 물질들도 또한 유용하다. 예를 들면, 전도성 라인들은 알루미늄 라인일 수 있다. 다른 실시예들에서, 전도성 플러그 및 라인들은 이중 다마신 공정(dual damascene process)을 사용하여 형성될 수 있다. 이러한 경우에, 전도성 플러그 및 라인들은 동일한 물질이다.
필드 구조의 존재는 게이트 가장자리에서 충격 이온화를 감소시키도록 드레인과 게이트 사이의 기판에 걸쳐 전기장을 분산시킨다. 이것은 게이트와 드레인 사이의 거리를 증가시켜 Rdson을 증가시킴이 없이 게이트 유전체의 항복 전압을 개선한다.
도 2a는 디바이스의 또 다른 실시예의 일부분(100)의 단면도를 도시한 것이고, 도 2b는 게이트 레벨에서 대응되는 평면도를 도시한 것이다. 디바이스는 도 1a 내지 도 1b에 도시된 것과 유사하다. 따라서, 유사한 특징들은 상세히 서술되지 않거나 설명되지 않을 수 있다. 한 실시예에서, 디바이스는 기판(105) 상에 형성된다. 예를 들면, 기판은 실리콘 기판이다. 다른 유형의 반도체 기판들도 또한 유용할 수 있다. 한 실시예에서, 기판은 p- 기판이다. 도핑되지 않은 기판을 포함하여 다른 유형의 도펀트들 또는 도펀트 농도들을 가지는 기판을 제공하는 것도 또한 유용할 수 있다.
기판은 제1 극성 타입 드리프트 웰(150) 및 제2 극성 타입 디바이스 웰(170)을 포함한다. 드리프트 웰은 드레인(134)을 감싸고 제2 측에서 게이트의 일부분과 언더랩된다. 디바이스 웰은 트랜지스터의 소오스(132) 및 채널을 감싼다. 예를 들면, 웰들은 각각의 극성 타입 도펀트들로 저농도 또는 중간농도 도핑될 수 있다. 한 실시예에서, 드리프트 웰은 디바이스 웰 내에 배치된다. 예를 들면, 디바이스 웰의 깊이는 드리프트 웰보다 더 깊다. 다른 실시예들에서, 디바이스 웰과 드리프트 웰은 대략 동일한 깊이이다. 예를 들면, 디바이스 웰은 드리프트 웰의 양 측에 있을 수 있다. 다른 구성의 디바이스 웰 및 드리프트 웰도 또한 유용할 수 있다. 예를 들면, 디바이스 웰은 디바이스의 소오스 영역 및 채널을 감싸도록 드리프트 웰의 한 측에만 있을 수 있다.
한 실시예에서, 웰 컨택(135)이 제공된다. 웰 컨택은 기판의 표면 부분에서 디바이스 웰에 배치된다. 한 실시예에서, 웰 컨택은 제2 극성 타입 도펀트들로 고농도 도핑된다. 예를 들면, 웰 컨택 영역은 n-타입 트랜지스터에 대하여 p+ 컨택이다. p-타입 트랜지스터에 대하여 n+ 컨택을 제공하는 것도 또한 유용할 수 있다. 웰 컨택에 대하여 다른 도펀트 농도들도 또한 유용할 수 있다. 예를 들면, 웰 컨택의 깊이는 소오스 또는 드레인과 대략 동일할 수 있다. 다른 깊이들을 가지는 컨택을 제공하는 것도 또한 유용할 수 있다. 예를 들면, 웰 컨택은 디바이스 웰을 바이어스(bias)하기 위한 디바이스 웰에 대한 컨택을 제공한다.
한 실시예에서, 웰 컨택은 내부 격리 영역(185)에 의해 소오스로부터 격리된다. 일부 실시예들에서, 웰 컨택 및 소오스를 분리하기 위한 내부 격리 영역이 제공되지 않는다. 다른 구성의 소오스 및 웰 컨택도 또한 유용할 수 있다.
한 실시예에서, 웰 컨택, 소오스 및 필드 구조(160)는 공통으로 연결된다. 예를 들면, 컨택 플러그들(194, 195, 196)에 의해 소오스, 필드 구조 및 웰 탭 영역을 공통으로 연결하기 위해 유전체 층(190)에 배치된 전도성 라인(198)이 사용될 수 있다. 예를 들면, 디바이스 웰, 소오스 및 필드 구조는 제2의 반대 전위에 연결될 수 있다. 다른 실시예들에서, 필드 구조는 디바이스 웰 컨택 또는 소오스 중 어느 하나에 연결될 수 있다. 다른 구성으로 웰 컨택, 소오스 및 필드 구조를 연결하는 것도 또한 유용할 수 있다.
도 3a 내지 도 3b는 디바이스들(100)의 다른 실시예들의 단면도들을 도시한 것이다. 디바이스들은 도 1a 내지 도 1b 및 도 2a 내지 도 2b에 도시된 것들과 유사하다. 따라서, 유사한 특징들은 상세히 서술되지 않거나 설명되지 않을 수 있다.
도 3a를 보면, 디바이스가 기판(105) 상에 형성되어 있다. 예를 들면, 기판은 실리콘 베이스 기판(silicon base substrate)이다. 다른 유형의 베이스 기판들을 제공하는 것도 또한 유용할 수 있다. 한 실시예에서, 베이스 기판은 p+ 베이스 기판이다. 도핑되지 않은 베이스 기판을 포함하여 다른 유형의 도펀트들 또는 도펀트 농도들을 가지는 베이스 기판을 제공하는 것도 또한 유용할 수 있다.
한 실시예에서, 표면 기판(110)이 베이스 기판 위에 제공된다. 예를 들면, 표면 기판은 실리콘 표면 기판이다. 표면 기판은 실리콘 에피택셜(epitaxial, epi) 표면 기판일 수 있다. 다른 유형의 표면 기판들도 또한 유용할 수 있다. 한 실시예에서, 표면 기판은 p- 표면 기판이다. 도핑되지 않은 베이스 기판을 포함하여 다른 유형의 도펀트들 또는 도펀트 농도들을 가지는 표면 기판을 제공하는 것도 또한 유용할 수 있다.
표면 기판은 제1 극성 타입 드리프트 웰(150) 및 제2 극성 타입 디바이스 웰(170)을 포함한다. 한 실시예에서, 표면 기판은 드리프트 웰 및 디바이스 웰을 수용하기 위해 충분히 두꺼워야 한다. 드리프트 웰은 드레인(134)을 감싸고 제2 측에서 게이트의 일부분과 언더랩된다. 디바이스 웰은 트랜지스터의 소오스(132) 및 채널을 감싼다. 예를 들면, 웰들은 각각의 극성 타입 도펀트들로 저농도 또는 중간농도 도핑될 수 있다. 한 실시예에서, 드리프트 웰은 디바이스 웰 내에 배치된다. 예를 들면, 디바이스 웰의 깊이는 드리프트 웰보다 더 깊다. 다른 실시예들에서, 디바이스 웰과 드리프트 웰은 대략 동일한 깊이이다. 예를 들면, 디바이스 웰은 드리프트 웰의 양 측에 있을 수 있다. 다른 구성의 디바이스 웰 및 드리프트 웰도 또한 유용할 수 있다. 예를 들면, 드리프트 웰은 디바이스의 소오스 영역 및 채널을 감싸도록 드리프트 웰의 한 측에만 있을 수 있다.
한 실시예에서, 웰 컨택(135)이 제공된다. 웰 컨택은 기판의 표면 부분에서 디바이스 웰에 배치된다. 한 실시예에서, 웰 컨택은 제2 극성 타입 도펀트들로 고농도 도핑된다. 예를 들면, 웰 컨택 영역은 n-타입 트랜지스터에 대하여 p+ 컨택이다. p-타입 트랜지스터에 대하여 n+ 컨택을 제공하는 것도 또한 유용할 수 있다. 웰 컨택에 대하여 다른 도펀트 농도들도 또한 유용할 수 있다. 예를 들면, 웰 컨택의 깊이는 소오스 또는 드레인과 대략 동일할 수 있다. 다른 깊이들을 가지는 컨택을 제공하는 것도 또한 유용할 수 있다. 예를 들면, 웰 컨택은 디바이스 웰을 바이어스하기 위한 디바이스 웰에 대한 컨택을 제공한다.
한 실시예에서, 웰 컨택은 내부 격리 영역(185)에 의해 소오스로부터 격리된다. 일부 실시예들에서, 웰 컨택과 소오스를 분리하기 위한 내부 격리 영역은 제공되지 않는다. 다른 구성의 소오스 및 웰 컨택도 또한 유용할 수 있다.
한 실시예에서, 웰 컨택, 소오스 및 필드 구조(160)는 공통으로 연결된다. 예를 들면, 컨택 플러그들(194, 195, 196)에 의해 소오스, 필드 구조 및 웰 탭 영역을 공통으로 연결하기 위해 유전체 층(190)에 배치된 전도성 라인(198)이 사용될 수 있다. 예를 들면, 디바이스 웰, 소오스 및 필드 구조는 제2의 반대 전위에 연결될 수 있다. 다른 실시예들에서, 필드 구조는 디바이스 웰 컨택 또는 소오스 중 어느 하나에 연결될 수 있다. 다른 구성으로 웰 컨택, 소오스 및 필드 구조를 연결하는 것도 또한 유용할 수 있다.
도 3b를 보면, 디바이스가 베이스 기판(105) 상에 형성되어 있다. 예를 들면, 기판은 실리콘 베이스 기판이다. 다른 유형의 베이스 기판들을 제공하는 것도 또한 유용할 수 있다. 한 실시예에서, 베이스 기판은 p- 베이스 기판이다. 도핑되지 않은 베이스 기판을 포함하여 다른 유형의 도펀트들 또는 도펀트 농도들을 가지는 베이스 기판을 제공하는 것도 또한 유용할 수 있다.
한 실시예에서, 표면 기판(110)이 베이스 기판 위에 제공된다. 예를 들면, 표면 기판은 실리콘 표면 기판이다. 표면 기판은 실리콘 에피택셜(epi) 표면 기판일 수 있다. 다른 유형의 표면 기판들도 또한 유용할 수 있다. 한 실시예에서, 표면 기판은 p- 표면 기판이다. 도핑되지 않은 베이스 기판을 포함하여 다른 유형의 도펀트들 또는 도펀트 농도들을 가지는 표면 기판을 제공하는 것도 또한 유용할 수 있다.
한 실시예에서, 베이스 기판 위에 베이스 기판 및 표면 기판과 반대 극성 타입의 매립 웰(buried well)(115)이 제공된다. 예를 들면, 반대 극성 타입의 매립 웰은 고농도 도핑된 반대 극성 타입의 매립 웰이다. 예를 들면, 반대 극성 타입의 매립 웰은 p-타입 표면 기판 및 베이스 기판에 대하여 n+ 매립 웰이다. 예를 들면, 표면 기판은 p- 표면 기판이고, 매립 웰은 n+ 매립 웰이고, 베이스 기판은 p- 베이스 기판이다. 매립 웰은 베이스 기판의 일부일 수 있다. 예를 들면, 매립 웰은 베이스 기판으로 도펀트들을 주입(implant)함으로써 형성될 수 있다. 다른 구성의 표면 기판, 매립 웰 및 베이스 기판도 또한 유용하다.
한 실시예에서, 표면 기판은 제1 극성 타입 드리프트 웰(150) 및 제2 극성 타입 디바이스 웰(170)을 포함한다. 한 실시예에서, 표면 기판은 드리프트 웰 및 디바이스 웰을 수용하기 위해 충분히 두꺼워야 한다. 드리프트 웰은 드레인(134)을 감싸고 제2 측에서 게이트의 일부분과 언더랩된다. 디바이스 웰은 트랜지스터의 소오스(132) 및 채널을 감싼다. 예를 들면, 웰들은 각각의 극성 타입 도펀트들로 저농도 또는 중간농도 도핑될 수 있다. 한 실시예에서, 드리프트 웰은 디바이스 웰 내에 배치된다. 예를 들면, 디바이스 웰의 깊이는 드리프트 웰보다 더 깊다. 다른 실시예들에서, 디바이스 웰과 드리프트 웰은 대략 동일한 깊이이다. 예를 들면, 디바이스 웰은 드리프트 웰의 양 측에 있을 수 있다. 다른 구성의 디바이스 웰 및 드리프트 웰도 또한 유용할 수 있다. 예를 들면, 디바이스 웰은 디바이스의 소오스 영역 및 채널을 감싸도록 드리프트 웰의 한 측에만 있을 수 있다.
한 실시예에서, 웰 컨택(135)이 제공된다. 웰 컨택은 기판의 표면 일부분에서 디바이스 웰에 배치된다. 한 실시예에서, 웰 컨택은 제2 극성 타입 도펀트들로 고농도 도핑된다. 예를 들면, 웰 컨택 영역은 n-타입 트랜지스터에 대하여 p+ 컨택이다. p-타입 트랜지스터에 대하여 n+ 컨택을 제공하는 것도 또한 유용할 수 있다. 웰 컨택에 대하여 다른 도펀트 농도들도 또한 유용할 수 있다. 예를 들면, 웰 컨택의 깊이는 소오스 또는 드레인과 대략 동일할 수 있다. 다른 깊이들을 가지는 컨택을 제공하는 것도 또한 유용할 수 있다. 예를 들면, 웰 컨택은 디바이스 웰을 바이어스하기 위한 디바이스 웰에 대한 컨택을 제공한다.
한 실시예에서, 웰 컨택은 내부 격리 영역(185)에 의해 소오스로부터 격리된다. 일부 실시예들에서, 웰 컨택 및 소오스를 분리하기 위한 내부 격리 영역이 제공되지 않는다. 다른 구성의 소오스 및 웰 컨택도 또한 유용할 수 있다.
한 실시예에서, 웰 컨택, 소오스 및 필드 구조(160)는 공통으로 연결된다. 예를 들면, 컨택 플러그들(194, 195, 196)에 의해 소오스, 필드 구조 및 웰 탭 영역을 공통으로 연결하기 위해 유전체 층(190)에 배치된 전도성 라인(198)이 사용될 수 있다. 예를 들면, 디바이스 웰, 소오스 및 필드 구조는 제2의 반대 전위에 연결될 수 있다. 다른 실시예들에서, 필드 구조는 디바이스 웰 컨택 또는 소오스 중 어느 하나에 연결될 수 있다. 다른 구성으로 웰 컨택, 소오스 및 필드 구조를 연결하는 것도 또한 유용할 수 있다.
도 3a 내지 도 3b의 여러 가지 기판 구성들은 또한 도 1a 내지 도 1c의 디바이스에도 적용될 수 있다는 것은 이해된다. 다른 실시예들에서, 기판은 SOI(silicon-on-insulator) 기판과 같은 COI(crystalline on insulator) 유형의 기판일 수 있다. COI 기판은 매립 절연 층(buried insulator layer)에 의해 분리되는 베이스 기판 및 표면 기판을 포함한다. 또한, 웰들의 다양한 구성들 뿐만 아니라 다른 특징들은 디바이스의 서로 다른 실시예들에 적용될 수 있다.
도 4a 내지 도 4h는 디바이스(200)를 형성하기 위한 공정의 한 실시예의 단면도를 도시한 것이다. 도 4a를 보면, 기판(105)이 제공되어 있다. 한 실시예에서, 기판은 실리콘 기판이다. 기판은 p- 기판과 같은 도핑된 기판일 수 있다. 게르마늄 기반, 갈륨 비소, SOI와 같은 COI, 또는 사파이어(sapphire)와 같은 다른 유형의 기판들도 또한 유용할 수 있다. 기판들은 다른 유형의 도펀트들 또는 도펀트 농도들로 도핑될 수 있다.
일부 실시예들에서, 기판은 베이스 기판 및 그 상에 배치된 표면 기판을 포함할 수 있다. 예를 들면, 베이스 기판 및 표면 기판은 실리콘일 수 있다. 한 실시예에서, 표면 기판이 에피(epi) 표면 기판이다. 베이스 기판 및 표면 기판에 대하여 다른 유형의 반도체 물질들도 또한 유용할 수 있다. 베이스 기판 및 표면 기판은 반드시 동일한 물질일 필요는 없다는 것이 이해된다.
한 실시예에서, 베이스 기판은 p+ 기판이고 표면 기판은 p- 기판이다. 도펀트들이 없는 경우를 포함하여 다른 도펀트의 농도들 또는 서로 다른 유형의 도펀트들을 갖는 기판들을 제공하는 것도 또한 유용할 수 있다. 일부 실시예들에서, 표면 기판과 반대 극성의 매립 웰이 제공될 수 있다. 예를 들면, 매립 웰은 표면 기판과 반대 극성의 고농도 도핑된 웰일 수 있다. 한 실시예에서, n+ 매립 웰은 p- 베이스 기판과 p- 표면 에피 기판을 분리한다. n+ 매립 웰은 베이스 기판의 일부일 수 있다. 다른 구성의 베이스 기판, 표면 기판 및 매립 웰도 또한 유용할 수 있다.
도시된 바와 같이, 디바이스 영역이 기판에 정의된다. 비록 하나의 디바이스 영역이 도시되어 있지만, 기판이 다양한 유형의 영역들(미도시됨)을 포함할 수 있다는 것은 이해된다. 예를 들면, 기판은 다른 유형의 디바이스들에 대하여 다른 디바이스 영역들을 포함할 수 있다. IC는 로직 디바이스들이 형성되는 로직 영역들을 포함할 수 있다. 예를 들면, 형성되는 IC의 유형에 따라, 로직 영역들은 서로 다른 전압 디바이스들을 위한 영역들을 포함할 수 있다. 예를 들면, 로직 영역들은 고전압(HV) 디바이스, 중 또는 중간 전압(IV) 디바이스 및 저전압(LV) 디바이스를 위한 영역들을 포함할 수 있다. 다른 구성의 로직 영역들도 또한 유용할 수 있다. 게다가, 다른 유형의 디바이스 영역들도 또한 제공될 수 있다.
한 실시예에서, 디바이스 영역은 HV 영역이다. 예를 들면, 디바이스 영역은 LD 트랜지스터를 위한 디바이스 영역으로서 역할한다. 다른 유형의 디바이스들을 위한 디바이스 영역을 제공하는 것도 또한 유용할 수 있다. 디바이스 영역은 디바이스 격리 영역(180)에 의해 다른 영역들과 분리된다. 디바이스 격리 영역은 디바이스 영역을 둘러싼다. 한 실시예에서, 디바이스 영역은 또한 디바이스 영역을 제1 및 제2 디바이스 부영역(sub-region)들로 분리하는 내부 디바이스 격리 영역(185)을 포함한다. 예를 들면, 내부 디바이스 격리 영역은 기판의 표면 상에서 디바이스 영역을 제1 및 제2 부영역들로 분리한다.
한 실시예에서, 내부 격리 영역(185)이 디바이스 영역 내에 제공된다. 예를 들면, 내부 격리 영역은 게이트 및 드레인 사이의 트랜지스터의 채널 폭 방향을 따라 디바이스 영역에 배치된다. 예를 들면, 내부 격리는 채널 폭 방향을 따라 디바이스 영역의 한 측에서 다른 측으로 확장된다.
예를 들면, 격리 영역들은 STI이다. STI 영역들을 형성하기 위해 다양한 공정들이 이용될 수 있다. 예를 들면, 기판은 트렌치들을 형성하기 위해 에칭 및 마스크 기법들을 사용하여 에칭될 수 있고, 그런 다음 트렌치들은 실리콘 산화물과 같은 유전체 물질들로 채워진다. 잉여 산화물을 제거하고 평탄한 기판 상단 표면을 제공하기 위해 화학적 기계적 연마(chemical mechanical polishing: CMP)가 수행될 수 있다. STI들을 형성하기 위한 다른 공정 또는 물질들도 또한 사용될 수 있다. 예를 들면, STI들의 깊이는 2000 Å 내지 6000 Å일 수 있다. 다른 깊이의 STI들도 또한 유용할 수 있다. 다른 실시예들에서, 격리는 다른 유형의 격리 영역들일 수 있다. 또한, 디바이스와 내부 격리 영역들은 서로 다른 유형의 격리 영역들일 수 있다.
도 4b에 도시된 바와 같이, 도핑된 웰(150)이 디바이스 영역에 형성된다. 도핑된 웰은 디바이스에 대하여 드리프트 웰로서 역할한다. 한 실시예에서, 드리프트 웰은 디바이스 영역의 일부분에 배치된다. 예를 들면, 드리프트 웰은 디바이스 영역의 제2 측에서 내부 격리 영역 및 디바이스 격리 영역의 일부분을 감싼다. 예를 들면, 드리프트 웰의 깊이는 약 0.1 ㎛ 내지 5 ㎛일 수 있다. 다른 깊이의 드리프트 웰을 제공하는 것도 또한 유용할 수 있다. 예를 들면, 드리프트 웰의 깊이는 디바이스 동작 전압에 따라 달라질 수 있다. 드리프트 웰은 제1 극성 타입 디바이스에 대하여 제1 극성 타입 도펀트들을 포함한다. 예를 들면, n-타입 디바이스에 대하여 n-타입 드리프트 웰이 제공된다. 예를 들면, n-타입 드리프트 웰은 인(phosphorus) 도펀트들을 포함할 수 있다. p-타입 디바이스에 대하여 p-타입 드리프트 웰을 형성하는 것도 또한 유용할 수 있다. 한 실시예에서, 드리프트 웰은 제1 극성 타입 도펀트들로 저농도 또는 중간농도 도핑될 수 있다. 제1 드리프트 웰에 대하여 다른 도펀트 농도도 또한 유용할 수 있다.
일부 실시예들에서, 도 4c에 도시된 바와 같이, 디바이스 도핑된 웰이 디바이스 영역에 형성된다. 디바이스 웰은 트랜지스터에 대하여 바디 웰(body well)로서 역할한다. 디바이스 웰은 제2 극성 타입 도펀트들을 포함한다. 한 실시예에서, 디바이스 웰은 저농도 도핑된 디바이스 웰이다. 예를 들면, 디바이스 웰의 도펀트 농도는 약 1E13/㎠ 내지 1E14/㎠이다. 한 실시예에서, 디바이스 웰은 드리프트 웰 및 내부 격리 영역을 감싼다. 한 실시예에서, 디바이스 웰은 디바이스 격리 영역의 일부분, 내부 격리 영역 및 드리프트 웰을 감싼다. 예를 들면, 디바이스 웰의 깊이는 약 0.5 ㎛ 내지 6 ㎛이다. 디바이스 웰에 대하여 다른 깊이들도 또한 유용할 수 있다. 다른 실시예들에서, 디바이스 웰과 드리프트 웰은 대략 동일한 깊이를 가질 수 있다. 예를 들면, 디바이스 웰은 드리프트 웰의 양 측에 있을 수 있다. 다른 구성의 디바이스 웰 및 드리프트 웰도 또한 유용할 수 있다. 예를 들면, 디바이스 웰은 디바이스의 소오스 영역 및 채널을 감싸도록 드리프트 웰의 한 측에만 있을 수 있다.
도핑된 웰을 형성하기 위해, 디바이스 영역을 노출시키는 주입 마스크(implant mask)가 사용된다. 예를 들면, 주입 마스크는 리소그래피 마스크(lithographic mask)에 의해 패터닝되는 포토레지스트(photoresist)를 포함한다. 도펀트들이 주입 마스크를 사용하여 기판으로 주입된다. 도펀트들은 적절한 양(dose) 및 전력(power)으로 주입된다. 서로 다른 극성 타입의 도핑된 웰들을 형성하기 위해 각각의 주입 마스크들로 별도의 주입 공정들이 사용된다. 예를 들면, 드리프트 웰 및 디바이스 웰을 형성하기 위해 별도의 공정들이 사용된다. 한 실시예에서, 디바이스 웰은 드리프트 웰을 형성하기 전에 형성된다. 일부 실시예들에서, 도핑된 웰은 예를 들어 서로 다른 에너지들로 복수의 주입을 수행함으로써 형성될 수 있다. 예를 들면, 디바이스 웰은 복수의 주입 공정들을 사용하여 형성될 수 있다. 웰들을 형성하기 위해 다른 구성의 주입 공정들도 또한 이용될 수 있다.
디바이스 웰들을 형성하는 데 사용되는 주입 공정들은 디바이스에서 다른 유사한 유형의 웰들을 형성하는 데 사용되는 공정들과 호환되거나 동일할 수 있다. 예를 들면, 공정들은 유사한 유형의 웰들을 형성하기 위한 현재의 CMOS 공정들에서 사용되는 것들과 호환될 수 있다. 예를 들면, 디바이스 웰은 저전압 디바이스 웰 또는 중간전압 디바이스 웰과 동시에 형성될 수 있다. 이는 현재의 CMOS 주입 마스크의 동일한 리소그래피 마스크가 디바이스 웰을 위한 주입 마스크를 패터닝하는 데 사용될 수 있게 한다. 예를 들면, 현재의 CMOS 주입 마스크는 디바이스 웰 개구부(opening)를 포함하도록 맞춤식으로 만들어질 수 있다. 다른 실시예들에서, 별도의 디바이스 웰 마스크가 디바이스 웰의 도핑에 구체적으로 맞추기 위해 사용될 수 있다. 이러한 경우에, 동일한 마스크는 또한 제2 디바이스 웰을 형성하는 데 사용될 수 있다.
어닐링(anneal)이 수행된다. 한 실시예에서, 어닐링은 드리프트 웰 및 디바이스 웰이 형성된 후에 수행된다. 어닐링은 도펀트을 활성화한다. 다른 실시예들에서, 드리프트 웰 및 디바이스 웰에 대하여 별도의 어닐링들이 수행될 수 있다. 예를 들면, 어닐링은 도핑된 웰을 형성한 후에 수행될 수 있다.
도 4d에 도시된 바와 같이, 게이트의 게이트 층들이 기판 상에 형성된다. 한 실시예에서, 게이트 층들은 기판 상에 게이트 유전체 층(242) 및 게이트 전극 층(244)을 포함한다. 예를 들면, 게이트 유전체 층은 실리콘 산화물이다. 게이트 유전체 층의 두께는 약 30 Å 내지 1000 Å일 수 있다. 예를 들면, 게이트 유전체 층은 고전압 게이트 유전체 층이다. 게이트 유전체 층은 열 산화(thermal oxidation)에 의해 형성될 수 있다. 예를 들면, 유전체 층은 습식 산화(wet oxidation)에 이어 산화 분위기(oxidizing ambient)에서 기판을 어닐링함으로써 형성된다. 예를 들면, 습식 산화의 온도는 약 600 ℃ 내지 1000 ℃일 수 있다. 예를 들면, 어닐링은 약 1000 ℃의 온도에서 수행될 수 있다.
게이트 전극 층은 폴리실리콘일 수 있다. 게이트 전극 층의 두께는 약 500 Å 내지 5000 Å일 수 있다. 다른 두께들도 또한 유용할 수 있다. 예를 들면, 게이트 전극 층은 CVD에 의해 형성될 수 있다. 게이트 전극 층을 형성하기 위한 다른 기법들도 또한 유용할 수 있다. 게이트 전극 층은 비정질(amorphous) 층 또는 비정질이 아닌(non-amorphous) 층으로서 형성될 수 있다. 한 실시예에서, 게이트 전극 층은 제1 타입 도펀트들로 도핑된 폴리실리콘이다. 게이트 전극 층에서 도펀트들의 농도는 약 1E14/㎠ 내지 1E15/㎠일 수 있다. 예를 들면, 게이트 전극을 도핑하기 위해 인시튜(insitu) 도핑 또는 이온 주입과 같은 다양한 기법들이 이용될 수 있다.
다른 유형의 게이트 유전체 및 게이트 전극 물질들이나 두께들도 또한 유용할 수 있다. 예를 들면, 게이트 유전체 물질은 고유전율(high k)의 유전체 물질일 수 있는 반면 게이트 전극 물질은 금속 게이트 전극 물질일 수 있다. 다른 구성의 게이트 층들도 또한 유용할 수 있다. 예를 들면, 게이트 유전체 층 및/또는 게이트 전극 층은 다중 층들을 가질 수 있다. 층들은 열 산화, CVD 및 스퍼터링(sputtering) 등과 같은 다양한 기법들에 의해 형성될 수 있다.
도 4e를 보면, 마스크 층(249)이 기판 상에 형성된다. 예를 들면, 마스크 층은 게이트 전극 층 위에 형성된다. 한 실시예에서, 마스크 층은 포토레지스트 층과 같은 소프트(soft) 마스크 층이다. 노광원(exposure source)은 원하는 패턴을 가지고 있는 레티클(reticle)을 통해 포토레지스트 층을 선택적으로 노광시킬 수 있다. 포토레지스트 층을 선택적으로 노광시킨 후에, 게이트 층들이 제거될 위치들에 해당하는 개구부들을 형성하기 위해 현상(develop)된다. 리소그래피 해상도를 개선하기 위해, 반사 방지 코팅(anti-reflective coating: ARC)이 포토레지스트 층 아래에 사용될 수 있다.
다른 실시예들에서, 마스크 층은 하드 마스크 층일 수 있다. 예를 들면, 하드 마스크 층은 TEOS 또는 실리콘 질화물을 포함할 수 있다. 다른 유형의 하드 마스크 물질들도 또한 사용될 수 있다. 하드 마스크 층은 포토레지스트와 같은 소프트 마스크를 사용하여 패터닝될 수 있다.
도 4f에 도시된 바와 같이, 패터닝된 마스크 층은 후속의 에칭 공정을 위한 에칭 마스크로서 역할한다. 예를 들면, 에칭을 통해 마스크의 패턴이 게이트 층들에 옮겨진다. 에칭은 마스크에 의해 보호되지 않는 게이트 층들을 제거하여 기판을 노출시킨다. 예를 들면, 에칭은 반응성 이온 에칭(RIE)과 같은 이방성 에칭(anisotropic etch)일 수 있다. 다른 유형의 에칭 공정들도 또한 유용할 수 있다. 한 실시예에서, RIE는 게이트(140)를 형성하기 위해 게이트 층들을 패터닝하는 데 이용된다. 한 실시예에서, 에칭은 내부 격리 영역 및 디바이스 격리 영역에 의해 정의된 기판의 드레인 영역을 둘러싸는 필드 구조(160) 및 게이트를 형성하도록 게이트 층들을 패터닝한다.
설명된 바와 같이, 게이트 및 필드 구조는 게이트 층들을 사용하여 동일한 에칭 공정에서 형성된다. 다른 실시예에서, 게이트 및 필드 구조는 서로 다른 공정들을 사용하여 형성된다. 이것은 게이트 및 필드 구조가 서로 다른 물질들을 가지게 할 수 있다. 예를 들면, 게이트가 형성된 후에, 전도 층(conductive layer)이 기판 상에 형성되고 필드 구조를 형성하도록 패터닝된다. 서로 다른 공정들을 사용하여 게이트 및 필드 구조를 형성하기 위한 다른 기법들도 또한 유용할 수 있다.
한 실시예에서, 저농도 도핑된 영역들(232, 234)이 기판에서 디바이스의 소오스 영역 및 드레인 영역에 형성된다. 저농도 도핑된 영역들은 제1 극성 타입 도펀트들을 가진다. 저농도 도핑된 영역들을 형성하기 위해, 제1 극성 타입 도펀트들이 기판으로 주입된다. 예를 들면, 주입은 디바이스 영역에 대하여 자기 정렬(self-aligned)될 수 있다. 예를 들면, 주입은 게이트, 필드 구조 및 격리 영역들에 의해 보호되지 않는 기판으로 도핑될 수 있다. 예를 들면, 저농도 도핑된 영역들의 깊이는 약 0.1 ㎛ 내지 0.4 ㎛이다. 주입량은 약 5E12/㎠ 내지 5E13/㎠일 수 있고 주입 에너지는 10 KeV 내지 100 KeV일 수 있다. 다른 주입 파라미터들도 또한 유용할 수 있다.
측벽 스페이서들(sidewall spacers)(148)이 게이트들 및 필드 구조의 측벽들 상에 형성된다. 측벽 스페이서들을 형성하기 위해, 유전체 층이 기판 상에 증착된다. 예를 들면, 유전체 층은 실리콘 산화물일 수 있다. 실리콘 질화물과 같은 다른 유형의 유전체 물질도 또한 사용될 수 있다. 유전체 층은 CVD에 의해 형성될 수 있다. 유전체 층은 또한 다른 기법들을 사용하여 형성될 수 있다. 예를 들면, 유전체 층의 두께는 300 Å 내지 1000 Å일 수 있다. 유전체 층에 대하여 다른 두께들도 또한 유용할 수 있다. 예를 들면, 두께는 원하는 스페이서들의 폭에 따라 달라질 수 있다. 유전체 층의 수평 부분들을 제거하여 게이트의 측벽들 상에 스페이서들을 남겨두도록 RIE와 같은 이방성 에칭이 수행될 수 있다. 일부 애플리케이션들에서, 스페이서는 다중 유전체 층들로부터 형성될 수 있다.
도 4g를 보면, 고농도 도핑된 영역들(132, 134)이 기판에서 소오스 및 드레인 영역들에 형성된다. 고농도 도핑된 영역들은 제1 극성 타입 도펀트들을 가진다. 고농도 도핑된 영역들을 형성하는 것은 제1 극성 타입 도펀트들을 기판으로 주입하는 것을 포함한다. 저농도 도핑된 영역들을 형성하는 것과 마찬가지로, 주입은 디바이스 영역에 대하여 자기 정렬된다. 예를 들면, 주입은 게이트, 필드 구조 및 격리 영역들에 의해 보호되지 않는 기판으로 도핑될 수 있다. 이 경우에, 측벽 스페이서들은 고농도 도핑된 소오스 영역이 옵셋되도록 하며, 저농도 도핑된 소오스 부분 및 고농도 도핑된 더 깊은 부분을 포함하는 소오스를 생성한다. 예를 들면, 저농도 도핑된 영역들의 깊이는 약 0.1 ㎛ 내지 0.4 ㎛이다. 주입량은 약 5E12/㎠ 내지 5E13/㎠일 수 있고 주입 에너지는 10 KeV 내지 100 KeV일 수 있다. 다른 주입 파라미터들도 또한 유용할 수 있다. 이는 LD 트랜지스터(120)를 형성한다.
한 실시예에서, 도 4h에 도시된 바와 같이, 샐리사이드 컨택들(128)이 트랜지스터의 컨택 영역들 상에 형성된다. 예를 들면, 샐리사이드 컨택들은 트랜지스터의 게이트와 소오스 및 드레인 상에 형성된다. 한 실시예에서, 샐리사이드 컨택은 또한 필드 구조 위에 형성된다. 샐리사이드 컨택들은 활성 기판과 BEOL 금속 라인들 사이에 낮은 저항의 컨택들을 용이하게 한다. 한 실시예에서, 두께는 약 200 Å이다. 다른 두께들을 제공하는 것도 또한 유용할 수 있다.
샐리사이드 컨택들을 형성하기 위해, 금속 층이 기판의 표면 상에 증착된다. 예를 들면, 금속 층은 니켈(nickel) 또는 그 합금일 수 있다. 니켈을 포함하여, 코발트 또는 그 합금과 같은 다른 유형의 금속 층들도 또한 사용될 수 있다. 금속 층은 물리적 기상 증착(Physical Vapor Deposition: PVD)에 의해 형성될 수 있다. 다른 유형의 금속 소자들이 형성되는 것 및/또는 다른 유형의 공정들에 의해 형성되는 것도 또한 유용할 수 있다.
제1 어닐링이 수행될 수 있다. 제1 어닐링은 금속 도펀트들을 활성 기판으로 확산(diffuse)시켜, 실리사이드 층을 형성한다. 예를 들면, 제1 어닐링은 약 300 ℃ 내지 600 ℃의 온도에서 약 10 초 내지 60 초 동안 수행된다. 예를 들면, 활성 표면의 실리사이드화에 사용되지 않는 잉여 금속은 습식 제거 공정에 의해 제거된다. 예를 들면, 반응하지 않은 금속 물질은 샐리사이드 컨택들에 선택적으로 제거된다. 예를 들면, 낮은 저항성(resistivity)과 같이 실리사이드 층의 물질 속성들을 향상시키기 위해 제2 어닐링이 수행될 수 있다. 제1 및 제2 어닐링 공정들은 급속 열 어닐링(rapid thermal anneal: RTA)일 수 있다. 다른 어닐링 파라미터들 또는 기법들도 또한 샐리사이드 컨택들을 형성하는 데 유용할 수 있다.
도 4i를 보면, 유전체 층(190)이 트랜지스터를 덮도록 기판 상에 형성된다. 유전체 층을 형성하기 전에 유전체 에칭 정지 층이 트랜지스터들 위에 형성될 수 있다. 예를 들면, 에칭 정지 층은 실리콘 질화물 에칭 정지 층이다. 다른 유형의 에칭 정지 층들도 또한 유용할 수 있다. 에칭 정지 층은 그 위의 유전체 층이 선택적으로 제거될 수 있는 물질을 가져야 한다. 에칭 정지 층은 게이트 전극 및 S/D 영역들과 같은 트랜지스터의 컨택 영역들에 대한 비아 플러그들(via plugs)을 형성하는 것을 용이하게 한다. 일부 실시예들에서, 에칭 정지 층은 또한 성능을 향상시키도록 트랜지스터의 채널에 응력을 인가하기 위한 응력 층으로서 역할할 수 있다. CVD와 같은 다양한 기법들이 에칭 정지 층을 형성하는 데 이용될 수 있다.
유전체 층은 트랜지스터의 다양한 컨택 영역들 또는 단자들에 연결하기 위해 배선들이 형성되는 배선 유전체 층(interconnect dielectric layer)으로서 역할한다. 예를 들면, 유전체 층은 실리콘 산화물 층이다. 한 실시예에서, 유전체 층은 HARP(high aspect ratio process) 유전체 물질이다. 다른 유형의 유전체 물질들도 또한 유용하다. 예를 들면, 유전체 층은 불화 실리콘 산화물(fluorinated silicon oxide)과 같은 도핑된 실리콘 산화물, BPSG(boron phosphate silicate glass) 및 PSG(phosphate silicate glass)와 같은 도핑되지 않았거나 도핑된 실리케이트 유리, 도핑되지 않았거나 도핑된 열적 성장된 실리콘 산화물, 도핑되지 않았거나 도핑된 TEOS 증착된 실리콘 산화물, 그리고 OSG(organo-silicate glass) 및 FSG(fluorine-doped silicate glass)와 같은 저유전율 또는 초저유전율의 유전체 물질들로부터 형성될 수 있다. 유전체 층은 에칭 정지 층에 대하여 선택적으로 에칭될 수 있거나 또는 패터닝될 수 있어야 한다.
유전체 층은 상위 부분 및 하위 부분을 포함한다. 상위 부분은 전도성 라인들이 형성되는 IMD(intra-metal dielectric) 층으로서 역할한다. 하위 부분은 컨택 플러그들이 형성되는 ILD(interlevel dielectric) 층으로서 역할한다. 한 실시예에서, ILD 층은 PMD(pre-metal dielectric) 층이며, 이 층에서는 컨택 플러그들이 소오스, 드레인 및 게이트를 포함하여 트랜지스터들에 대한 컨택 영역들과 같이 기판 상의 영역들에 컨택하기 위해 형성된다.
한 실시예에서, 상위 부분과 하위 부분은 별도의 부분들이다. 예를 들면, 전도성 라인 및 플러그들은 단일의 다마신 공정과 같은 별도의 공정들을 사용하여 형성된다. 예를 들면, 비아 개구부들이 예를 들어 RIE와 같은 마스크 및 에칭 공정들을 사용하여 PMD 층에 형성된다. 비아 개구부들은 전도성 물질로 채워진다. 예를 들면, 비아 개구부들에서 컨택 플러그들이 노출된 평탄한 상단 표면을 형성하도록 잉여 전도성 물질이 CMP에 의해 제거된다. 그 후에, IMD 층이 PMD 층 위에 형성된다. 트렌치들이 마스크 및 에칭 공정들을 사용하여 IMD 층에 형성된다. 트렌치들은 전도성 라인들에 해당하고 PMD 층의 컨택 플러그들과 통신한다. 트렌치들은 전도성 물질로 채워진다. 예를 들면, 배선 라인들이 노출된 평탄한 상단 표면을 제공하기 위해 잉여 전도성 물질들이 CMP에 의해 제거된다. 전도성 라인들 및 플러그들을 형성하기 위한 다른 기법들 뿐만 아니라 다른 유형의 전도성 물질들을 사용하는 것도 또한 유용할 수 있다. 예를 들면, 반응성 이온 에칭(RIE) 기법들도 또한 사용될 수 있으며, 또는 RIE와 다마신 기법들의 조합도 또한 유용할 수 있다.
컨택 플러그 및 전도성 라인들이 별도의 공정들을 사용하여 형성되는 경우, 플러그 및 라인들의 전도성 물질들은 서로 다를 수 있다. 한 실시예에서, 컨택 플러그들은 텅스텐(W) 플러그인 반면 전도성 라인들은 구리 라인들이다. 플러그 및 전도성 라인들에 대하여 다른 유형의 물질들도 또한 유용하다. 예를 들면, 전도성 라인들은 알루미늄 라인일 수 있다. 다른 실시예들에서, 전도성 라인 및 플러그들은 이중 다마신 공정을 사용하여 형성될 수 있다. 이러한 경우에, 전도성 라인 및 플러그들은 동일한 물질이다.
한 실시예에서, 컨택 플러그들(194, 195)이 유전체 층의 하위 부분에 형성된다. 컨택 플러그들은 소오스 및 필드 구조에 연결된다. 컨택 플러그들은 유전체 층의 상위 부분에 있는 전도성 라인(198)에 의해 상호 연결된다. 이는 필드 구조를 소오스에 연결한다. 다른 실시예들에서, 소오스와 필드 구조는 상호 연결되지 않는다. 이러한 경우에, 필드 구조는 드레인보다 낮은 저전위에 연결된다. 한 실시예에서, 필드 구조는 접지 또는 0 V에 연결된다. 필드 구조를 다른 낮은 전위에 연결하는 것도 또한 유용하다.
다른 실시예들에서, 웰 컨택이 제공된다. 웰 컨택은 기판의 표면 부분에서 디바이스 웰에 배치된다. 한 실시예에서, 웰 컨택은 제2 극성 타입 도펀트들로 고농도 도핑된다. 예를 들면, 웰 컨택 영역은 n-타입 트랜지스터에 대하여 p+ 컨택이다. p-타입 트랜지스터에 대하여 n+ 컨택을 제공하는 것도 또한 유용할 수 있다. 웰 컨택에 대하여 다른 도펀트 농도들도 또한 유용할 수 있다. 예를 들면, 웰 컨택의 깊이는 소오스 또는 드레인과 대략 동일할 수 있다. 다른 깊이들을 가지는 컨택을 제공하는 것도 또한 유용할 수 있다. 예를 들면, 웰 컨택은 디바이스 웰을 바이어스하기 위한 디바이스 웰에 대한 컨택을 제공한다.
한 실시예에서, 웰 컨택은 내부 격리 영역에 의해 소오스로부터 격리된다. 일부 실시예들에서, 웰 컨택 및 소오스를 분리하기 위한 내부 격리 영역이 제공되지 않는다. 다른 구성의 소오스 및 웰 컨택도 또한 유용할 수 있다.
한 실시예에서, 웰 컨택, 소오스 및 필드 구조(160)는 공통으로 연결된다. 예를 들면, 컨택 플러그들에 의해 소오스, 필드 구조 및 웰 탭 영역을 공통으로 연결하기 위해 유전체 층에 배치된 전도성 라인이 사용될 수 있다. 예를 들면, 디바이스 웰, 소오스 및 필드 구조는 제2의 반대 전위에 연결될 수 있다. 다른 실시예들에서, 필드 구조는 디바이스 웰 컨택 또는 소오스 중 어느 하나에 연결될 수 있다. 다른 구성으로 웰 컨택, 소오스 및 필드 구조를 연결하는 것도 또한 유용할 수 있다.
도 5a 내지 도 5b는 필드 구조가 있는 경우와 없는 경우에 트랜지스터들의 충격 이온화를 도시한 것이다. 도 5a를 보면, 필드 구조가 없는 경우에 트랜지스터(120)의 충격 이온화(330)는 게이트의 드레인 측에 집중된다. 반면에, 필드 구조가 있는 경우에 도 5b의 트랜지스터의 충격 이온화(340)는 드레인으로부터 게이트까지의 기판에 걸쳐 분산된다. 예를 들면, 격리 영역 아래에서 게이트의 드레인 측으로부터 드레인까지의 기판에 걸쳐 충격 이온화를 분산시킴으로써, 유전체의 항복 전압이 증가될 수 있다.
표 1은 필드 구조가 있는 경우와 없는 경우의 트랜지스터의 TCAD 시뮬레이션 결과를 보여준다. 트랜지스터의 치수들은 동일하다. 보이는 바와 같이, 필드 구조를 이용함으로써 항복 전압이 29.3 V에서 34.5 V로 증가한다.
디바이스 파라미터 필드 구조가 없는 경우 필드 구조가 있는 경우
Idlin(uA/um) 12 12
항복 전압(V) 29.3 34.5
본 발명은 본 발명의 사상과 본질적인 특징들을 벗어남이 없이 다른 특정 형태로 실시될 수 있다. 그러므로, 전술한 실시예들은 모든 점에 있어서 본 명세서에서 설명된 발명을 제한하는 것이 아니라 예시적인 것으로 고려되어야 한다. 따라서, 본 발명의 범위는 전술한 설명에 의해서가 아니라 첨부된 특허청구범위에 의해 표시되고, 특허청구범위의 발명들과 균등한 의미와 범위 내에 들어오는 모든 변경들도 본 발명의 범위에 포함되도록 의도하는 바이다.

Claims (20)

  1. 디바이스 영역을 가지는 기판을 제공하는 단계와, 상기 디바이스 영역은 상기 디바이스 영역에 정의된 소오스 영역, 게이트 영역 및 드레인 영역을 포함하고, 상기 기판은 상기 기판 상에 게이트 층들이 구비되어 있으며;
    상기 게이트 영역에 게이트를 형성하고 상기 드레인 영역을 둘러싸는 필드 구조(field structure)를 형성하기 위해 상기 게이트 층들을 패터닝(pattern)하는 단계와;
    상기 소오스 영역 및 상기 드레인 영역에 소오스 및 드레인을 형성하는 단계와, 상기 드레인은 상기 게이트의 제2 측에서 상기 게이트로부터 분리되고, 상기 소오스는 상기 게이트의 제1 측에 인접하며; 그리고
    상기 필드 구조에 대한 배선(interconnection)을 형성하는 단계를 포함하며, 상기 배선은 전위(potential)에 연결되고, 상기 전위는 상기 게이트의 상기 제2 측과 상기 드레인 사이의 상기 기판에 걸쳐 전기장을 분산시키는
    디바이스 형성 방법.
  2. 제1항에 있어서,
    상기 게이트와 상기 드레인 사이의 상기 기판에 채널 폭 방향을 따라 내부 디바이스 격리 영역(internal device isolation region)을 형성하는 단계를 더 포함하는
    디바이스 형성 방법.
  3. 제2항에 있어서,
    상기 게이트와 상기 드레인 영역 사이의 상기 기판에 상기 게이트의 일부분과 언더랩(underlap)되도록 드리프트 웰(drift well)을 형성하는 단계를 더 포함하는
    디바이스 형성 방법.
  4. 제2항에 있어서,
    상기 드리프트 웰은 상기 드레인 및 상기 내부 디바이스 격리 영역을 감싸는
    디바이스 형성 방법.
  5. 제1항에 있어서,
    격리 영역을 형성하는 단계를 더 포함하며, 상기 격리 영역은 상기 디바이스 영역을 상기 디바이스의 다른 영역들로부터 격리시키는
    디바이스 형성 방법.
  6. 제5항에 있어서,
    상기 격리 영역 내에 배치되도록 디바이스 웰(device well)을 형성하는 단계를 더 포함하는
    디바이스 형성 방법.
  7. 제6항에 있어서,
    상기 디바이스 웰은 상기 소오스, 상기 드레인, 상기 드리프트 웰 및 상기 내부 디바이스 격리 영역을 감싸는
    디바이스 형성 방법.
  8. 제1항에 있어서,
    상기 디바이스는 NMOS 트랜지스터인
    디바이스 형성 방법.
  9. 제8항에 있어서,
    상기 배선이 연결되는 상기 전위는 상기 드레인의 전위보다 낮은
    디바이스 형성 방법.
  10. 제1항에 있어서,
    상기 디바이스는 PMOS 트랜지스터인
    디바이스 형성 방법.
  11. 제10항에 있어서,
    상기 배선이 연결되는 상기 전위는 상기 드레인의 전위보다 높은
    디바이스 형성 방법.
  12. 제1항에 있어서,
    상기 필드 구조는 전도성(conductive) 물질을 포함하는
    디바이스 형성 방법.
  13. 제1항에 있어서,
    상기 필드 구조는 게이트 전극을 포함하는
    디바이스 형성 방법.
  14. 제13항에 있어서,
    상기 필드 구조는 상기 게이트 전극 위에 게이트 유전체를 포함하는
    디바이스 형성 방법.
  15. 제1항에 있어서,
    상기 소오스 영역 및 상기 드레인 영역 상에 샐리사이드 컨택(salicide contact)들을 형성하는 단계를 더 포함하는
    디바이스 형성 방법.
  16. 디바이스 영역을 가지는 기판을 제공하는 단계와, 상기 디바이스 영역은 상기 디바이스 영역에 정의된 소오스 영역, 게이트 영역 및 드레인 영역을 포함하며;
    상기 게이트와 상기 드레인 영역 사이의 상기 기판에 드리프트 웰을 형성하는 단계와;
    상기 기판 상에 게이트 층들을 증착하는 단계와;
    상기 게이트 영역에 게이트를 형성하고 상기 드레인 영역을 둘러싸는 필드 구조를 형성하기 위해 상기 게이트 층들을 패터닝하는 단계와;
    상기 소오스 영역 및 상기 드레인 영역에 소오스 및 드레인을 형성하는 단계와, 상기 드레인은 상기 게이트의 제2 측에서 상기 게이트로부터 분리되고, 상기 소오스는 상기 게이트의 제1 측에 인접하며; 그리고
    상기 필드 구조에 대한 배선을 형성하는 단계를 포함하며, 상기 배선은 전위에 연결되고, 상기 전위는 상기 게이트의 상기 제2 측과 상기 드레인 사이의 상기 기판에 걸쳐 전기장을 분산시키는
    디바이스 형성 방법.
  17. 제16항에 있어서,
    상기 드리프트 웰은 상기 게이트의 일부분과 언더랩되는
    디바이스 형성 방법.
  18. 제16항에 있어서,
    상기 디바이스는 NMOS 트랜지스터이고, 상기 배선이 연결되는 상기 전위는 상기 드레인의 전위보다 낮은
    디바이스 형성 방법.
  19. 제16항에 있어서,
    상기 디바이스는 PMOS 트랜지스터이고, 상기 배선이 연결되는 상기 전위는 상기 드레인의 전위보다 높은
    디바이스 형성 방법.
  20. 디바이스 영역을 가지는 기판과, 상기 디바이스 영역은 상기 디바이스 영역에 정의된 소오스 영역, 게이트 영역 및 드레인 영역을 포함하며;
    상기 드레인 영역을 둘러싸는 필드 구조와;
    상기 소오스 영역 및 상기 드레인 영역에 있는 소오스 및 드레인과, 상기 드레인은 상기 게이트의 제2 측에서 상기 게이트로부터 분리되고, 상기 소오스는 상기 게이트의 제1 측에 인접하며; 그리고
    상기 필드 구조에 대한 배선을 포함하며, 상기 배선은 전위에 연결되고, 상기 전위는 상기 게이트의 상기 제2 측과 상기 드레인 사이의 상기 기판에 걸쳐 전기장을 분산시키는
    디바이스.
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