DE102011088638B3 - Herstellverfahren für ein Hochvoltbauelement und Hochvoltbauelement - Google Patents

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Abstract

Verfahren zur Herstellung eines Bauelements mit: Bereitstellen eines Substrats mit einem Bauteilgebiet, das ein Sourcegebiet, ein Gategebiet und ein Draingebiet darauf ausgebildet aufweist, wobei das Substrat darauf mit Gateschichten, die auf einer oberen Oberfläche des Substrats angeordnet sind, versehen ist; Strukturieren der Gateschichten zur Erzeugung: eines Gates in dem Gategebiet, und einer Feldstruktur, die auf einer oberen Oberfläche des Substrats angeordnet ist, wobei die Feldstruktur des Drains in dem Substrat in dem Sourcegebiet und dem Draigebiet, wobei das Drain von dem Gate auf einer zweiten Seite des Gates getrennt ist und das Source benachbart zu einer ersten Seite des Gates angeordnet ist; und Bilden einer Verbindung zu der Feldstruktur, wobei die Verbindung mit einem Potential gekoppelt wird, wobei das Potential das elektrische Feld in dem Substrat zwischen der zweiten Seite des Gates und dem Drain verteilt.

Description

  • Hintergrund
  • Laterale doppelt diffundierte (LD) Transistoren werden weithin in Hochspannungsanwendungen eingesetzt. Das Leistungsverhalten der LD-Transistoren hängt von dem Drain-Source-Durchgangswiderstand (Rdson) sowie der Durchbruchsspannung ab. Beispielsweise führt ein geringer Rdson zu einer hohen Schaltgeschwindigkeit, während eine hohe Durchbruchsspannung die Spannungseigenschaften verbessert.
  • Konventionelle Techniken zum Erreichen einer hohen Durchbruchsspannung beruhen auf einem größeren Abstand zwischen dem Drain und dem Gate. Dies erhöht jedoch den Rdson, wodurch die Schaltgeschwindigkeit nachteilig verringert wird.
  • Die DE 10 2004 041 198 A1 offenbart ein Halbleiterbauelement mit einer Feldelektrode, die in einem Substrat zwischen einem Sourcegebiet und einem Draingebiet angeordnet ist.
  • Die vorliegende Erfindung richtet sich an Transistoren mit einer hohen Schaltgeschwindigkeit und einer hohen Durchbruchsspannung.
  • Überblick
  • Die Aufgabe der vorliegenden Erfindung wird durch das Verfahren nach Anspruch 1 oder das Bauelement nach Anspruch 20 gelöst.
  • Diese und weitere Aufgaben zusammen mit Vorteilen und Merkmalen der vorliegenden Erfindung, wie sie hierin offenbart ist, werden für den Fachmann unter Bezugnahme auf die folgende Beschreibung und die begleitenden Zeichnungen ersichtlich. Ferner ist zu beachten, dass die Merkmale der diversen hierin beschriebenen Ausführungsformen sich nicht gegenseitig ausschließen und in diversen Kombinationen und Variationen auftreten können.
  • Kurze Beschreibung der Zeichnungen
  • In den Zeichnungen bezeichnen durchgängig gleiche Bezugszeichen die gleichen Teile in den diversen unterschiedlichen Ansichten. Ferner sind die Zeichnungen nicht notwendiger Weise maßstabsgetreu, da vielmehr Wert darauf gelegt wird, generell die Prinzipien der Erfindung darzustellen. In der folgenden Beschreibung sind diverse Ausführungsformen der vorliegenden Erfindung mit Bezug zu den begleitenden Zeichnungen beschrieben, in denen:
  • 1a bis 1b eine Ausführungsform eines Bauelements zeigen;
  • 1c eine weitere Ausführungsform eines Bauelements zeigt;
  • 2a bis 2b eine noch weitere Ausführungsform eines Bauelements zeigen;
  • 3a bis 3b andere Ausführungsformen eines Bauelements zeigen;
  • 4a bis 4i eine Ausführungsform eines Prozesses zur Herstellung eines Bauelements zeigen; und
  • 5a bis 5b eine Stoßionisation von Bauelementen zeigen.
  • Detaillierte Beschreibung
  • Ausführungsformen betreffen generell Halbleiterbauelemente oder integrierte Schaltungen (IC's). Insbesondere betreffen einige Ausführungsformen Bauelemente mit hoher Leistung. Beispielsweise umfassen Bauelemente mit hoher Leistung lateral doppelt diffundierte (LD) Transistoren, etwa Metall-Oxid-Transistoren (MOS). Die Hochleistungsbauelemente können als Regler mit getakteter Spannung für Leistungsanwendungen eingesetzt werden. Die LD-Transistoren können effizient in Bauelemente oder IC's integriert werden. Die Bauelemente oder IC's können beispielsweise in Konsumelektronikprodukte eingebaut oder zusammen mit diesen verwendet werden, insbesondere mit tragbaren Konsumprodukten, etwa Mobiltelefonen, tragbaren Computern oder persönlichen digitalen Assistenten (PDA's).
  • 1a zeigt eine Querschnittsansicht eines Teils 100 einer Ausführungsform eines Bauelements und 1b zeigt eine entsprechende Draufsicht der Gateebene. Das Bauelement ist beispielsweise eine IC. Andere Arten von Bauelementen können ebenfalls geeignet sein. Wie gezeigt, umfasst das Bauelement ein Substrat 105. Das Substrat ist beispielsweise ein Siliziumsubstrat. Es können auch andere Arten von Substraten, etwa Silizium/Germanium, Germanium/Galliumarsenid oder Kristall-auf-Isolator (COI), etwa Silizium-auf-Isolator (SOI) eingesetzt werden. Das Substrat kann ein dotiertes Substrat sein. Beispielsweise ist das Substrat mit p-Dotiermitteln leicht dotiert. Das Bereitstellen eines Substrats mit anderen Arten an Dotiermitteln oder Konzentrationen, wozu auch das Vorsehen des Substrats ohne Dotiermittel gehört, kann ebenfalls geeignet sein.
  • Das Bauelement umfasst dotierte Gebiete mit unterschiedlichen Dotierstoffkonzentrationen. Beispielsweise weist das Bauelement stark dotierte (x+), mittelstark dotierte (x) und leicht dotierte (x–) Gebiete auf, wobei x die Leitfähigkeitsart ist, die beispielsweise p-leitfähig oder n-leitfähig ist. Ein leicht dotiertes Gebiet besitzt eine Dotierstoffkonzentration von ungefähr 1011 bis 1013/cm2, ein mittelstark dotiertes Gebiet besitzt eine Dotierstoffkonzentration von ungefähr 1013 bis 1014/cm2 und ein stark dotiertes Gebiet besitzt eine Dotierstoffkonzentration von ungefähr 1015 bis 1017/cm2. Es können auch andere Dotierstoffkonzentrationen für die unterschiedlich dotierten Gebiete vorgesehen werden. Zu p-Dotiermitteln gehören Bor (B), Aluminium (Al), Indium (In) oder eine Kombination davon, während zu n-Dotiermitteln Phosphor (P), Arsen (As), Antimon (Sb) oder eine Kombination davon gehören.
  • Das Substrat enthält ein Bauteilgebiet. Das Bauteilgebiet ist beispielsweise ein Hochvolt-(HV)Bauteilgebiet bzw. ein Hochspannungsbauteilgebiet für ein Hochspannungsbauelement, etwa einen Hochspannungstransistor bzw. Hochvolttransistor. In einer Ausführungsform umfasst das Bauteilgebiet einen LD-Transistor 120. Das Bereitstellen anderer Arten an Bauelementen in dem Bauteilgebiet kann ebenfalls geeignet sein. Das Substrat kann ferner Gebiete für andere Schaltungsarten aufweisen, wobei dies von der Art des Bauelements oder der IC abhängt. Beispielsweise kann das Bauelement ferner auch Gebiete für Bauelemente mit mittlerer Spannung (IV) und geringer Spannung (LV) sowie ein Array-Gebiet für Speicherbauelemente aufweisen.
  • Es können Isolationsgebiete zum Isolieren oder Trennen unterschiedlicher Gebiete des Substrats bereitgestellt werden. In einer Ausführungsform ist das Bauteilgebiet von anderen Gebieten durch ein Bauteilisolationsgebiet 180 getrennt. Beispielsweise umgibt das Bauteilisolationsgebiet das Bauteilgebiet. Das Isolationsgebiet ist beispielsweise ein flaches Grabenisolations-(STI)Gebiet. Es können auch andere Arten von Isolationsgebieten eingesetzt werden. Beispielsweise ist das Isolationsgebiet ein Isolationsgebiet mit tiefem Graben (DTI). Die STI-Gebiete erstrecken sich beispielsweise bis zu einer Tiefe von ungefähr 200 bis 500 nm (2000 bis 5000 Angstrom). Im Falle von DTI-Gebieten beträgt die Tiefe beispielsweise ungefähr 1 bis 10 μm. Das Vorsehen von Isolationsgebieten, die sich zu anderen Tiefen erstrecken, kann ebenfalls geeignet sein.
  • Der Transistor enthält ein Gate 140 auf der Oberfläche des Substrats. Die Breite des Gates entlang einer Kanallängsrichtung de Transistors beträgt beispielsweise ungefähr 0,5 bis 10 μm. Das Gate umfasst beispielsweise eine Gateelektrode 144 über einem Gatedielektrikum 142. Das Gatedielektrikum ist beispielsweise Siliziumoxid, während die Gateelektrode Polysilizium sein kann. Das Gatedielektrikum kann beispielsweise ein Gatedielektrikum für hohe Spannung mit einer Dicke von ungefähr 3 bis 100 nm (30 bis 1000 Angstrom) sein, während die Gateelektrode eine Dicke von ungefähr 50 bis 500 nm (500 bis 5000 Angstrom) aufweist. In einigen Ausführungsformen ist die Gateelektrode eine dotierte Elektrode. Beispielsweise kann die Gateelektrode aus Polysilizium aufgebaut sein, das mit einem Dotiermittel einer ersten Leitfähigkeitsart dotiert ist. Es können auch andere Arten von Gatedielektrika und Gateelektroden sowie auch andere Werte für die Dicke verwendet werden. Beispielsweise kann das Gatedielektrikum ein Gatedielektrikum mit großem ε sein und/oder die Gateelektrode kann eine Metallgateelektrode sein. Es können auch andere Konfigurationen von Gateschichten des Gates geeignet sein.
  • Der Transistor umfasst ferner ein erstes dotiertes Gebiet und ein zweites dotiertes Gebiet 132 und 134, die in dem Substrat auf einer ersten Seite und einer zweiten Seite des Gates entsprechend angeordnet sind. Beispielsweise ist das erste dotierte Gebiet auf der ersten Seite des Gates angeordnet und das zweite dotierte Gebiet ist auf der zweiten Seite des Gates angeordnet. Die dotierten Gebiete sind in einer Ausführungsform stark dotiert mit Dotiermitteln der ersten Leitfähigkeitsart für einen Transistor der ersten Leitfähigkeitsart. Beispielsweise sind die dotierten Gebiete stark n-dotierte Gebiete bzw. n+-Gebiet für einen n-Transistor. Das Vorsehen stark dotierter p-(p+)Gebiete Gebiete für einen p-Transistor kann ebenfalls geeignet sein. Die stark dotierten Gebiete besitzen beispielsweise eine Dotierstoffkonzentration von ungefähr 1 × 1015 bis 1 × 1016/cm2. Es können auch andere Dotierstoffkonzentrationen für die dotierten Gebiete geeignet sein. Die Tiefe der dotierten Gebiete beträgt ungefähr 0,1 bis 0,4 μm. Es können dotierte Gebiete auch mit anderen Tiefen vorgesehen werden. Des weiteren ist es nicht notwendig, dass das erste dotierte Gebiet und das zweite dotierte Gebiet die gleiche Tiefe besitzen.
  • In einer Ausführungsform dient das erste dotierte Gebiet als ein Sourcegebiet des Transistors. Das Sourcegebiet ist benachbart zu der ersten Seite angeordnet und liegt teilweise unter dem Gate. Dieser teilweise unter dem Gate angeordnete Bereich sollte ausreichend sein für das Sourcegebiet, so dass es mit dem Kanal unter dem Gate in Verbindung steht. Dieser untenliegende Überlappbereich ist beispielsweise ungefähr 0,1 bis 0,5 μm. Ein unten liegender Überlappbereich, der das Gate entsprechend einem anderen Betrag untenliegend überlappt, kann ebenfalls geeignet sein. In einer Ausführungsform ist der untenliegende Überlappbereich des Sourcegebiets ein leicht dotiertres Source-(LDS)Gebiet.
  • Seitenwände des Gates können mit dielektrischen Abstandshaltern 148 versehen sein. Die dielektrischen Abstandshalter sind beispielsweise Siliziumoxidabstandshalter. Es können auch andere Arten von dielektrischen Materialien geeignet sein, etwa Siliziumnitrid oder eine Kombination dielektrischer Materialien oder Schichten. Beispielsweise können die Abstandshalter zusammengesetzte Abstandshalter sein. Die Abstandshalter können einen Versatzabstandshalter und einen Hauptabstandshalter aufweisen. Die Versatzabstandshalter können die Herstellung des LDS-Gebiets ermöglichen, während die Hauptabstandshalter die Herstellung der stark dotierten Source- und Draingebiete ermöglichen. Es können auch andere Konfigurationen der Abstandshalter eingesetzt werden. Beispielsweise kann der Abstandshalter ein einzelner Abstandshalter sein. Das LDS-Gebiet wird vor der Herstellung der Abstandshalter erzeugt, während die Abstandshalter das Erzeugen der stark dotierten Source- und Draingebiete ermöglichen. In einigen Fällen umfasst der Transistor ferner auch Halo-Gebiete. Halo-Gebiete sind Gebiete einer zweiten Leitfähigkeitsart, die an die S/D-Gebiete in der Nähe des Gates anschließen. In einigen Ausführungsformen wird eine dielektrische Ätzstoppschicht (nicht gezeigt) über den Transistoren hergestellt. Die Ätzstoppschicht ist beispielsweise eine Siliziumnitrid-Ätzstoppschicht. Es können auch andere Arten von Ätzstoppschichten eingesetzt werden. Die Ätzstoppschicht weist ein Material auf, das selektiv von einer dielektrischen Schicht 190, die darüber angeordnet ist, entfernt wird. Die Ätzstoppschicht begünstigt die Herstellung von Kontaktpfropfen zu Kontaktgebieten des Transistors, etwa zu der Gateelektrode und den dotierten Gebieten. In einigen Ausführungsformen dient die Ätzstoppschicht auch als eine Verspannungsschicht, um eine Verspannung auf den Kanal des Transistors zur Verbesserung des Leistungsverhaltens auszuüben.
  • In einer Ausführungsform wird ein internes Isolationsgebiet 185 innerhalb des Bauteilgebiets vorgesehen. Das interne Isolationsgebiet kann ein STI-Gebiet sein. Es können auch andere Arten von Isolationsgebieten geeignet sein. Vorzugsweise ist das interne Isolationsgebiet die gleiche Art an Isolationsgebiet wie das Bauteilisolationsgebiet. Das Vorsehen eines internen Isolationsgebiets, das sich von dem Bauteilisolationsgebiet unterscheidet, kann ebenfalls geeignet sein. Das interne Isolationsgebiet ist beispielsweise in dem Bauteilgebiet entlang einer Kanalbreitenrichtung des Transistors und dem Drain angeordnet. Das interne Bauteilisolationsgebiet erstreckt sich beispielsweise von einer Seite zur anderen Seite des Bauteilgebiets entlang der Kanalbreitenrichtung. Es können auch andere Strukturen des Bauteilgebiets und des internen Isolationsgebiets geeignet sein. Wie gezeigt erstreck sich das interne Isolationsgebiet unter das Gate bzw. besitzt eine untenliegende Überlappung mit dem Gate. Beispielsweise erstreckt sich das interne Isolationsgebiet unter die zweite Seite des Gates mit ungefähr 0,1 bis 0,3 μm. Das Vorsehen eines internen Isolationsgebiets, das sich unter die zweite Seite des Gates entsprechend einer anderen Breite erstreckt, kann ebenfalls geeignet sein. Das Vorsehen des internen Isolationsgebiets, das eine Überlappung unterhalb des Gates aufweist, schützt den Rand des Gatedielektrikums vor einem hohen elektrischen Feld während des Betriebs. Die Breite des internen Isolationsgebiets beträgt beispielsweise ungefähr 0,2 bis 5 μm. Es können auch andere Breiten abhängig von der Drainspannung geeignet sein. Die Breite und die Tiefe des internen Isolationsgebiets bestimmen eine Driftlänge des Transistors. in dem Substrat ist eine Driftwanne 150 angeordnet. Die Driftwanne ist in einer Ausführungsform in dem Bauteilgebiet angeordnet. Beispielsweise ist die Driftwanne zwischen dem Gate und dem Draingebiet angeordnet, wobei ein Teil des Gates an dessen Unterseite überlappt wird. Wie gezeigt, umschließt die Driftwanne das Drain und das interne Bauteilisolationsgebiet. In einer Ausführungsform ist die Tiefe der Driftwanne größer als die Tiefe des Draingebiets bzw. die Unterseite der Driftwanne ist unterhalb des Draingebiets angeordnet. In einer Ausführungsform ist die Tiefe der Driftwanne größer als jene des Bauteilisolationsgebiets und des internen Bauteilisolationsgebiets bzw. die Unterseite der Driftwanne liegt unterhalb dieser Gebiete. In einer Ausführungsform ist die Driftwanne zusammenhängend und umgibt das Draingebiet und überlappt zumindest mit einem Bereich des aktiven Gebiets unterhalb des Gates. Die Strecke von dem Drain um das interne Isolationsgebiet zu dem Kanal unter dem Gate herum ist die Driftstrecke des Transistors.
  • Die Driftwanne enthält Dotiermittel der ersten Leitfähigkeitsart. In einer Ausführungsform ist die Dotierstoffkonzentration der Driftwanne kleiner als die Dotierstoffkonzentration des Drains. In einer Ausführungsform ist die Driftwanne leicht (x–) oder mittelstark (x) dotiert mit Dotiermitteln der ersten Leitfähigkeitsart. Beispielsweise beträgt die Dotierstoffkonzentration der Driftwanne ungefähr 1 × 1012 bis 1 × 1014/cm2. Es können auch andere Dotierstoffkonzentrationen geeignet sein. Beispielsweise hängt die Dotierstoffkonzentration von der maximalen Spannungsanforderung oder von der Durchbruchspannungsanforderung des Bauelements ab. Die Tiefe der Driftwanne beträgt beispielsweise ungefähr 0,1 bis 5 μm, wobei dies von der Sollspannung des Bauelements abhängt.
  • In dem Substrat ist eine Bauteilwanne 170 angeordnet. In einer Ausführungsform ist die Bauteilwanne in dem Bauteilisolationsgebiet angeordnet. Beispielsweise ist die Bauteilwanne in dem Bauteilisolationsgebiet angeordnet, und umgibt das Drain, die Driftwanne und das interne Bauteilisolationsgebiet. In einer Ausführungsform ist die Tiefe der Bauteilwanne größer als die Tiefe des Source, des Drain und der Driftwanne bzw. die Unterseite der Bauteilwanne liegt unterhalb der Untergrenze der entsprechenden Gebiete. In einer Ausführungsform ist die Tiefe der Bauteilwanne größer als die Tiefe des Bauteilisolationsgebiets und des internen Bauteilisolationsgebiets bzw. die Unterseite der Bauteilwanne liegt unterhalb der Unterseite dieser Gebiete. Das Vorsehen einer Bauteilwanne, die flacher ist oder die gleiche Tiefe wie die Driftwanne aufweist, kann ebenfalls geeignet sein. In einer Ausführungsform besitzt die Bauteilwanne ungefähr die gleiche Tiefe wie die Driftwanne, die in 1c gezeigt ist. Beispielsweise ist die Bauteilwanne auf beiden Seiten der Driftwanne ausgebildet. Andere Konfigurationen der Bauteilwanne und der Driftwanne können ebenfalls geeignet sein. Beispielsweise ist die Bauteilwanne lediglich auf einer Seite der Driftwanne angeordnet, so dass das Sourcegebiet und der Kanal des Bauelements umschlossen werden.
  • Die Bauteilwanne enthält Dotiermittel der zweiten Leitfähigkeitsart für ein Bauteil der ersten Leitfähigkeitsart. Beispielsweise enthält die Bauteilwanne p-Dotiermittel, wenn ein n-Bauelement betrachtet wird, oder n-Dotiermittel, wenn ein p-Bauelement betrachtet wird. Die Dotierstoffkonzentration hängt von den Spannungserfordernissen des Bauelements ab. Die Bauteilwanne kann leicht (x–) oder mittelstark (x) mit Dotiermitteln der zweiten Leitfähigkeitsart dotiert sein. Es können auch andere Dotierstoffkonzentrationen für die Bauteilwanne geeignet sein, beispielsweise eine Dotierstoffkonzentration, die größer ist als die Konzentration des leicht dotierten Substrats.
  • Salizid-Kontakte 128 können auf der Gateelektrode des Gates und auf den Source- und Draingebieten ausgebildet sein. Die Salizid-Kontakte sind beispielsweise nickelbasierte Kontakte. Es können auch andere Arten von Metall-Salzid-Kontakten geeignet sein. Beispielsweise ist der Salizid-Kontakt aus Kobaltsilizid (CoSi) hergestellt. Die Salizid-Kontakte können eine Dicke von ungefähr 10 bis 50 nm (100 bis 500 Angstrom) aufweisen. Es können auch andere Werte für die Dicke der Salizid-Kontakte eingesetzt werden. Die Salizid-Kontakte können eingesetzt werden, um den Kontaktwiderstand zu verringern und um den Kontakt zu den Metallverbindungen der Metallisierung zu verbessern.
  • Während des Betriebs des Transistors besitzt das erste dotierte Gebiet ein erstes Potential, während das zweite dotierte Gebiet ein zweites entgegengesetztes Potential aufweist. Das zweite Potential ist beispielsweise in Bezug auf das erste Potential vorgesehen. Das erste Potential ist beispielsweise ein niedriges Potential, während das zweite Potential ein hohes Potential sein kann. Das Vorsehen eines ersten Potentials, das ein hohes Potential ist, und eines zweiten Potentials, das ein niedriges Potential ist, kann ebenfalls geeignet sein. Beispielsweise liegt im Falle eines n-Transistors das Source auf einem niedrigen Potential, etwa Masse oder Null Volt, während das Drain auf hohem Potential liegt, etwa 6 bis 30 Volt, wenn der Transistor betrieben wird. Es können auch andere Werte für das hohe und das niedrige Potential eingesetzt werden, wobei dies von den Betriebsparametern des Transistors abhängt. Da das Drain ein höheres Potential als das Gate besitzt, weist die Drainseite des Gates eine hohe Stoßionisation auf Grund des hohen elektrischen Feldes auf. Für einen p-Transistor liegt das Drain auf einem niedrigen Potential, etwa Masse oder Null Volt, während das Source und das Gate auf hohem Potential, etwa 6 bis 30 Volt, liegen. Es können auch andere Werte für das hohe und das tiefe Potential verwendet werden, wobei dies von den Betriebsparametern des Transistors abhängt. Die hohe Spannung an dem Source oder dem Drain kann einen elektrischen Durchbruch der dielektrischen Schicht hervorrufen, wodurch der Transistor nicht mehr gebrauchsfähig ist.
  • In einer Ausführungsform ist eine Feldstruktur 160 vorgesehen. Die Feldstruktur ist in einer Ausführungsform eine leitende Ringstruktur, die auf dem Substrat angeordnet ist und das Drain des Transistors umgibt. Beispielsweise ist die Ringstruktur auf dem internen Isolationsgebiet und dem Bauteilisolationsgebiet, das das Drain umgibt, angeordnet. Die Feldstruktur dient dazu, das elektrische Feld in dem Substrat zwischen dem Drain und dem Gate zu verteilen. Dies verringert die Stoßionisation an der Gatekante, wodurch die Durchbruchsspannung des Gatedielektrikums verbessert wird.
  • Während des Betriebs ist die Feldstruktur mit einem im Vergleich zum Drainpotential entgegengesetzten Potential verbunden. Wenn beispielsweise das Drain auf hohem Potential im Vergleich zu dem Source liegt, dann ist die Feldstruktur mit einem niedrigen Potential verbunden. Im Falle, dass das Drain auf niedrigem Potential liegt, ist die Feldstruktur mit einem hohen Potential verbunden. In einer Ausführungsform ist die Feldstruktur mit dem Source verbunden. Beispielsweise ist die Feldstruktur mit dem ersten Potential verbunden. In einer weiteren Ausführungsform ist die Feldstruktur mit dem Substrat oder der Bauteilwanne verbunden. In anderen Ausführungsformen ist die Feldstruktur mit dem Substrat oder dem Source abhängig davon verbunden, was zu einer größeren Spannungsdifferenz führt. In noch anderen Ausführungsformen ist die Feldstruktur sowohl mit dem Source als auch mit dem Substrat verbunden, wenn das Source und das Substrat auf dem gleichen Potential liegen. Die Verbindung der Feldstruktur mit einem entgegengesetzten Potential unabhängig von dem Source und/oder dem Substrat kann ebenfalls geeignet sein. Es können auch andere Konfigurationen für das Bereitstellen der Feldstruktur mit einem entgegengesetzten Potential im Vergleich zu dem Drain geeignet sein.
  • In einer Ausführungsform ist im Falle eines n-Transistors die Feldstruktur mit einem tiefen Potential, etwa Masse oder Null Volt verbunden. Das Verbinden der Feldstruktur mit einem anderen Potential, das niedriger ist als das Drainpotential, kann ebenfalls geeignet sein. Im Falle eines p-Transistors ist die Feldstruktur mit einem hohen Potential, etwa 6 bis 30 Volt, verbunden. Es gilt sowohl für einen n-Transistor als auch einen p-Transistor, dass, je größer die Differenz zwischen den Potentialen an der Feldstruktur und dem Drain ist, desto besser ist die Verteilung des elektrischen Feldes zwischen dem Gate und dem Drain. Dies verringert die Stoßionisation an dem Gate, wodurch die dielektrische Durchbruchsspannung verbessert bzw. vergrößert wird.
  • Die Feldstruktur ist in einer Ausführungsform aus einem leitenden Material aufgebaut. Das leitende Material ist beispielsweise Polysilizium. In einer Ausführungsform ist das leitende Material dotiertes Polysilizium. Es können auch andere Arten von leitenden Materialien, etwa Metall, eingesetzt werden. In einer bevorzugten Ausführungsform besitzt die Feldstruktur die gleiche Zusammensetzung wie das Gate des Transistors. Beispielsweise enthält die Feldstruktur ein Gatedielektrikum mit einer darüber liegenden Gateelektrode. Es kann ein Silizidkontakt über der Feldstruktur wie bei dem Gate vorgesehen sein. Das Vorsehen einer Feldstruktur, die die gleiche Zusammensetzung wie das Gate aufweist, vereinfacht den Herstellungsprozess. Beispielsweise können das Gate und die Feldstruktur gleichzeitig hergestellt werden. In anderen Ausführungsformen besitzt die Feldstruktur eine im Vergleich zum Gate andere Zusammensetzung.
  • Eine Leitung 198 ist in einer dielektrischen Schicht 190 angeordnet und wird verwendet, um das Source und die Feldstruktur mittels Kontaktpfropfen bzw. Kontaktelementen 194 und 195 zu verbinden. Die dielektrische Schicht ist beispielsweise eine Siliziumoxidschicht. In einer Ausführungsform ist die dielektrische Schicht ein dielektrisches Material für einen Prozess mit hohem Aspektverhältnis (HARP). Es können auch andere Arten von dielektrischen Materialien eingesetzt werden. Beispielsweise kann die dielektrische Schicht aus dotiertem Siliziumoxid, etwa fluoriniertem Siliziumoxid (FSG), nicht dotiertem oder dotiertem Silikatglas, etwa Borphosphatsilikatglas (BPSG) und Phosphatsilikatglas (PSG), aus nicht dotiertem oder dotiertem thermisch gewachsenen Siliziumoxid, aus undotiertem oder dotiertem aus TEOS abgeschiedenen Siliziumoxid, und dielektrischen Materialien mit kleinem ε oder sehr kleinem ε, etwa Organosilikatglas (OSG) und fluordotiertes Slikatglas (FSG) aufgebaut sein. Die dielektrische Schicht sollte in der Lage sein, dass sie in Bezug auf die Ätzstoppschicht selektiv geätzt oder strukturiert werden kann.
  • Die dielektrische Schicht umfasst einen oberen und einen unteren Bereich. Der obere Bereich dient als eine dielektrische Intra-Metall-(IMD)Schicht, in der Leitungen ausgebildet sind. Der untere Bereich dient als ein dielektrisches Zwischenschicht-(ILD)Material, in welchem Kontaktpfropfen bzw. Elemente hergestellt werden. In einer Ausführungsform ist die ILD-Schicht eine dielektrische Metallvorschicht (PMD), in der Kontaktpfropfen hergestellt sind, um Gebiete aus dem Substrat, etwa Kontaktgebiete, mit Transistoren, die das Source, das Drain und das Gate aufweisen, zu verbinden.
  • In einer Ausführungsform sind der obere und der untere Bereich getrennte Bereiche. Beispielsweise werden die Leitungen und die Kontaktelemente unter Anwendung separater Prozesse, etwa in Form eines Einzel-Damaszener-Prozesses, hergestellt. Es können auch andere Techniken zur Herstellung der Leitungen und Kontaktelemente geeignet sein. Beispielsweise können reaktive Ionenätz-(RIE)Techniken oder eine Kombination aus RIE und Damaszener-Techniken eingesetzt werden.
  • Im dem Falle, dass die Kontaktelemente und die Leitungen unter Anwendung separater Prozesse hergestellt werden, können die leitenden Materialien der Kontaktelemente und der Leitungen unterschiedlich sein. In einer Ausführungsform sind die Kontaktelemente aus Wolfram (W) aufgebaut, während die Leitungen Kupferleitungen sind. Es können auch andere Arten von Materialien für die Kontakte und für die Leitungen eingesetzt werden. Beispielsweise können die Leitungen Aluminiumleitungen sein. In anderen Ausführungsformen werden die Kontaktelemente und Leitungen unter Anwendung eines dualen Damaszener-Prozesses hergestellt. In derartigen Fällen sind die leitenden Elemente und Leitungen aus dem gleichen Material aufgebaut.
  • Die Anwesenheit der Feldstruktur verteilt das elektrische Feld über das Substrat zwischen dem Drain und dem Gate, so dass die Stoßionisation an der Gatekante verringert wird. Dies verbessert die Durchbruchsspannung des Gatedielektrikums, ohne dass die Strecke zwischen dem Gate und dem Drain vergrößert wird, was ansonsten zu einer Zunahme von Rdson führen würde.
  • 2a zeigt eine Querschnittsansicht eines Teils 100 einer weiteren Ausführungsform eines Bauteils und 2g zeigt eine entsprechende Draufsicht auf die Gateebene. Das Bauteil ist ähnlich zu jenem, das in 1a bis 1b gezeigt ist. Es werden somit ähnliche Merkmale nicht mehr beschrieben oder nicht mehr detailliert beschrieben. In einer Ausführungsform ist das Bauelement auf einem Substrat 105 ausgebildet. Das Substrat ist beispielsweise ein Siliziumsubstrat. Es können auch andere Arten von Halbleitersubstraten geeignet sein. In einer Ausführungsform ist das Substrat ein p-Substrat. Das Bereitstellen eines Substrats mit anderen Arten an Dotiermitteln und Dotierstoffkonzentrationen, wozu auch nicht dotierte Substrate gehören, kann ebenfalls geeignet sein.
  • Das Substrat enthält eine Driftwanne der ersten Leitfähigkeitsart 150 und eine Bauteilwanne der zweiten Leitfähigkeitsart 170. Die Driftwanne umschließt das Drain 134 und erstreckt sich unter einen Teil des Gates von der zweiten Seite aus. Die Bauteilwanne umschließt das Source 132 und den Kanal des Transistors. Die Wannen sind beispielsweise leicht oder mittelstark dotiert mit entsprechenden Dotiermitteln der jeweiligen Leitfähigkeitsart. In einer Ausführungsform ist die Driftwanne innerhalb der Bauteilwanne angeordnet. Beispielsweise ist die Tiefe der Bauteilwanne größer als die Tiefe der Driftwanne. In anderen Ausführungsformen sind die Bauteilwanne und die Driftwanne ungefähr bis zur gleichen Tiefe ausgebildet. Beispielsweise kann die Bauteilwanne auf beiden Seiten der Driftwanne angeordnet sein. Es können auch andere Konfigurationen der Bauteilwanne und der Driftwanne geeignet sein. Die Driftwanne ist beispielsweise nur auf einer Seite der Bauteilwanne ausgebildet, die das Sourcegebiet und den Kanal des Bauelements umschließt.
  • In einer Ausführungsform ist ein Wannenkontakt 135 vorgesehen. Der Wannenkontakt ist in der Bauteilwanne ausgehend von einem Oberflächenbereich des Substrats ausgebildet. Der Wannenkontakt ist in einer Ausführungsform stark mit Dotiermitteln der zweiten Leitfähigkeitsart dotiert. Beispielsweise ist das Wannenkontaktgebiet ein p+-Kontakt, wenn ein n-Transistor betrachtet wird. Es kann auch geeignet sein, einen n+-Kontakt bereitzustellen, wenn ein p-Transistor betrachtet wird. Es können auch andere Dotierstoffkonzentrationen für den Wannenkontakt geeignet sein. Die Tiefe des Wannenkontakts ist beispielsweise ungefähr gleich der Tiefe des Sources oder des Drains. Das Vorsehen eines Kontakts mit einer anderen Tiefe kann ebenfalls geeignet sein. Der Wannenkontakt stellt einen Kontakt zu der Bauteilwanne her, um beispielsweise die Bauteilwanne vorzuspannen.
  • In einer Ausführungsform ist der Wannenkontakt von dem Source durch ein internes Isolationsgebiet 185 getrennt. In einigen Ausführungsformen ist kein internes Isolationsgebiet vorgesehen, um den Wannenkontakt und das Source voneinander zu trennen. Es können auch andere Konfigurationen für das Source und dem Wannenkontakt geeignet sein.
  • In einer Ausführungsform sind der Wannenkontakt, das Source und die Feldstruktur 160 gemeinsam angeschlossen. Beispielsweise ist eine Leitung 198 in einer dielektrischen Schicht 190 angeordnet und wird verwendet, um das Source, die Feldstruktur und das Wannenabgriffgebiet durch Kontaktpfropfen bzw. Kontaktelemente 194, 195 und 196 gemeinsam anzuschließen. Die Bauteilwanne, das Source und die Feldstruktur können beispielsweise auf das zweite entgegengesetzte Potential gebracht werden. In anderen Ausführungsformen ist die Feldstruktur entweder mit dem Bauteilwannenkontakt oder mit dem Source verbunden. Andere Konfigurationen zum Anschließen des Wannenkontakts, des Source und der Feldstruktur können ebenfalls geeignet sein.
  • 3a bis 3d sind Querschnittsansichten anderer Ausführungsausformen der Bauelemente 100. Die Bauelemente sind ähnlich zu jenen, wie sie in den 1a bis 1b und 2a bis 2b gezeigt sind. Ähnliche Merkmale werden daher nicht oder nicht detailliert beschrieben.
  • Gemäß 3a ist das Bauelement auf einem Basissubstrat 105 ausgebildet. Das Substrat ist beispielsweise ein Siliziumbasissubstrat. Es können auch andere Arten von Basissubstraten bereitgestellt werden. In einer Ausführungsform ist das Basissubstrat ein p+-Basissubstrat. Das Bereitstellen eines Basissubstrats mit anderen Arten von Dotiermitteln oder Dotierstoffkonzentrationen, wozu auch undotierte Basissubstrate gehören, kann ebenfalls geeignet sein.
  • In einer Ausführungsform ist ein Oberflächensubstrat 110 über dem Basissubstrat vorgesehen. Das Oberflächensubstrat ist beispielsweise ein Siliziumoberflächensubstrat. Das Oberflächensubstrat kann ein Siliziumepitaxie-(epi)Oberflächensubstrat sein. Es können auch andere Arten von Oberflächensubstraten geeignet sein. Das Oberflächensubstrat ist in einer Ausführungsform ein p–Oberflächensubstrat. Das Vorsehen eines Oberflächensubstrats mit anderen Arten an Dotiermitteln oder Dotierstoffkonzentrationen, wozu auch ein nicht dotiertes Oberflächensubstrat gehört, kann ebenfalls geeignet sein.
  • Das Oberflächensubstrat enthält eine Driftwanne der ersten Leitfähigkeitsart 150 und eine Bauteilwanne der zweiten Leitfähigkeitsart 170. In einer Ausführungsform ist das Oberflächensubstrat ausreichend dick, so dass darin die Driftwanne und die Bauteilwanne aufgenommen werden. Die Driftwanne umgibt das Drain 134 und erstreckt sich unter einen Bereich des Gates von der zweiten Seite aus. Die Bauteilwanne umfasst das Source 132 und den Kanal des Transistors. Die Wannen sind beispielsweise leicht dotiert oder mittelstark dotiert mit entsprechenden Dotiermitteln einer geeigneten Leitfähigkeitsart. In einer Ausführungsform ist die Driftwanne in der Bauteilwanne angeordnet. Beispielsweise ist die Tiefe der Bauteilwanne größer als die Tiefe der Driftwanne. In anderen Ausführungsformen sind die Bauteilwanne und die Driftwanne ungefähr von gleicher Tiefe. Beispielsweise kann die Bauteilwanne auf beiden Seiten der Driftwanne ausgebildet sein. Es können auch andere Konfigurationen für die Bauteilwanne und die Driftwanne geeignet sein. Die Bauteilwanne ist beispielsweise lediglich auf einer Seite der Driftwanne ausgebildet, die das Sourcegebiet und den Kanal des Bauelements umschließt.
  • In einer Ausführungsform ist ein Wannenkontakt 135 vorgesehen. Der Wannenkontakt ist in der Bauteilwanne ausgehend von einem Oberflächenbereich des Substrats angeordnet. Der Wannenkontakt ist in einer Ausführungsform stark dotiert mit einem Dotiermittel der zweiten Leitfähigkeitsart. Beispielsweise ist das Wannenkontaktgebiet ein p+-Kontakt, wenn ein n-Transistor betrachtet wird. Es kann auch geeignet sein, einen n+-Kontakt für einen p-Transistor bereitzustellen. Es können auch andere Dotierstoffkonzentrationen für den Wannenkontakt geeignet sein. Die Tiefe des Wannenkontakts ist beispielsweise ungefähr gleich der Tiefe des Source- oder des Draingebiets. Das Vorsehen eines Kontakts mit einer anderen Tiefe kann ebenfalls geeignet sein. Der Wannenkontakt stellt einen Kontakt zu der Bauteilwanne her, um. beispielsweise die Bauteilwanne vorzuspannen.
  • Der Wannenkontakt ist in einer Ausführungsform von dem Source durch ein internes Isolationsgebiet 185 getrennt. In einigen Ausführungsformen ist kein internes Isolationsgebiet vorgesehen, um den Wannenkontakt und das Source voneinander zu trennen. Es können auch andere Konfigurationen für das Source und den Wannenkontakt geeignet sein.
  • In einer Ausführungsform sind der Wannenkontakt, das Source und die Feldstruktur 160 gemeinsam angeschlossen. Beispielsweise wird eine Leitung 108, die in einer dielektrischen Schicht 100 angeordnet ist, verwendet, um gemeinsam das Source, die Feldstruktur und das Wannenabgriffgebiet durch Kontaktpfropfen bzw. Elemente 194, 195, 196 gemeinsam anzuschließen. Die Bauteilwanne, das Source und die Feldstruktur können beispielsweise mit dem zweiten entgegengesetzten Potential verbunden sein. In anderen Ausführungsformen ist die Feldstruktur entweder mit dem Bauteilwannenkontakt oder dem Source verbunden. Es können auch andere Konfigurationen zum Anschluss des Wannenkontakts, des Source und der Feldstruktur geeignet sein.
  • Gemäß 3b ist das Bauelement auf einem Basissubstrat 105 ausgebildet. Das Substrat ist beispielsweise ein Siliziumbasissubstrat. Es können auch andere Arten von Basissubstraten geeignet sein. In einer Ausführungsform ist das Basissubstrat ein p–Basissubstrat. Es können auch Basissubstrate mit anderen Arten von Dotiermitteln oder Dotierstoffkonzentrationen, wozu ein nicht dotiertes Basissubstrat gehört, verwendet werden.
  • In einer Ausführungsform ist ein Oberflächensubstrat 110 über dem Basissubstrat vorgesehen. Das Oberflächensubstrat ist beispielsweise ein Siliziumoberflächensubstrat. Das Oberflächensubstrat kann ein Siliziumepitaxie-(epi)Oberflächensubstrat sein. Es können auch andere Arten von Oberflächensubstraten geeignet sein. Das Oberflächensubstrat ist in einer Ausführungsform ein p–Oberflächensubstrat. Es kann auch ein Oberflächensubstrat mit anderen Arten von Dotiermitteln oder anderen Dotierstoffkonzentrationen, wozu auch ein nicht dotiertes Oberflächensubstrat gehört, verwendet werden.
  • Das darüber liegende Substrat ist in einer Ausführungsform mit einer vergrabenen Wanne der entgegengesetzten Leitfähigkeitsart 115 im Vergleich zu dem Basissubstrat und dem Oberflächensubstrat versehen. Die vergrabene Wanne mit der entgegengesetzten Leitfähigkeitsart ist beispielsweise eine stark dotierte vergrabene Wanne der entgegengesetzten Leitfähigkeitsart. Die vergrabene Wanne mit der entgegengesetzten Leitfähigkeitsart ist beispielsweise eine n+ vergrabene Wanne, wenn das Oberflächensubstrat und das Basissubstrat p-Substrate sind. Beispielsweise ist das Oberflächensubstrat ein p-Oberflächensubstrat, die vergrabene Wanne ist eine n+-vergrabene Wanne und das Basissubstrat ist ein p–-Basissubstrat. Die vergrabene Wanne kann ein Teil des Basissubstrats sein. Beispielsweise kann die vergrabene Wanne hergestellt werden, indem Dotiermittel in das Basissubstrat implantiert werden. Es können auch andere Konfigurationen des Oberflächensubstrats, der vergrabenen Wanne und des Basissubstrats eingesetzt werden.
  • Das Oberflächensubstrat enthält in einer Ausführungsform eine Driftwanne der ersten Leitfähigkeitsart 150 und eine Bauteilwanne der zweiten Leitfähigkeitsart 170. In einer Ausführungsform ist das Oberflächensubstrat ausreichend dick, so dass die Driftwanne und die Bauteilwanne aufgenommen werden. Die Driftwanne umfasst das Drain 134 und ist überlappend unter einem Bereich des Gates von der zweiten Seite aus angeordnet. Die Bauteilwanne umfasst das Source 132 und den Kanal des Transistors. Die Wannen können beispielsweise leicht oder mittelstark dotiert sein mit Dotiermitteln der entsprechenden Leitfähigkeitsart. In einer Ausführungsform ist die Driftwanne in der Bauteilwanne angeordnet. Beispielsweise ist die Tiefe der Bauteilwanne größer als die Tiefe der Driftwanne. In anderen Ausführungsformen besitzen die Bauteilwanne und die Driftwanne im Wesentlichen die gleiche Tiefe. Beispielsweise ist die Bauteilwanne auf beiden Seiten der Driftwanne ausgebildet. Es können auch andere Konfigurationen der Bauteilwanne und der Driftwanne geeignet sein. Die Bauteilwanne ist beispielsweise lediglich auf einer Seite der Driftwanne, die das Sourcegebiet und den Kanal des Bauteils umfasst, angeordnet.
  • In einer Ausführungsform ist ein Wannenkontakt 135 vorgesehen. Der Wannenkontakt ist in der Bauteilwanne von einem Oberflächenbereich des Substrats aus vorgesehen. Der Wannenkontakt ist in einer Ausführungsform stark dotiert mit Dotiermitteln der zweiten Leitfähigkeitsart. Beispielsweise ist das Wannenkontaktgebiet ein p+-Kontakt, wenn ein n-Transistor betrachtet wird. Das Vorsehen eines n+-Kontakts kann auch für einen p-Transistor geeignet sein. Es können auch andere Dotierstoffkonzentrationen für den Wannenkontakt geeignet sein. Die Tiefe des Wannenkontakts kann beispielsweise ungefähr gleich sein zur Tiefe vom Source oder Drain. Das Vorsehen eines Kontakts mit einer anderen Tiefe kann ebenfalls geeignet sein. Der Wannenkontakt stellt einen Kontakt zu der Bauteilwanne her, um beispielsweise die Bauteilwanne vorzuspannen.
  • In einer Ausführungsform ist der Wannenkontakt von dem Source mittels eines internen Isolationsgebiets 185 getrennt. In einigen Ausführungsformen wird kein internes Isolationsgebiet vorgesehen, um den Wannenkontakt und das Source voneinander zu trennen. Es können auch andere Konfigurationen des Source und des Wannenkontakts geeignet sein.
  • In einer Ausführungsform sind der Wannenkontakt, das Source und die Feldstruktur 160 gemeinsam angeschlossen. Beispielsweise wird eine Leitung 198, die in einer dielektrischen Schicht 190 ausgebildet ist, verwendet, um gemeinsam das Source, die Feldstruktur und das Wannenabgriffsgebiet durch Kontaktpfropfen bzw. Elemente 194, 195 und 196 anzuschließen. Die Bauteilwanne, das Source und die Feldstruktur können beispielsweise mit dem zweiten entgegengesetzten Potential verbunden sein. In anderen Ausführungsformen ist die Feldstruktur weder mit dem Bauteilwannenkontakt oder dem Source verbunden. Es können auch andere Konfigurationen zum Anschluss des Wannenkontakts, des Source und der Feldstruktur geeignet sein.
  • Es sollte beachtet werden, dass die diversen in den 3a bis 3c gezeigten Konfigurationen auch auf das Bauelement der 1a bis 1c anwendbar sind. In anderen Ausführungsformen ist das Substrat ein Kristall-auf-Isolator-(COI)Substrat, etwa ein Silizium-auf-Isolator-(SOI)Substrat. Ein COI-Substrat enthält ein Basissubstrat und ein Oberflächensubstrat, die durch eine vergrabene Isolatorschicht getrennt sind. Ferner können die diversen Konfigurationen von Wannen sowie andere Merkmale auch auf unterschiedliche Ausführungsformen des Bauelements angewendet werden.
  • 4a bis 4h zeigen Querschnittsansichten einer Ausführungsform eines Prozesses zur Herstellung eines Bauelements 200. Gemäß 4a wird ein Substrat 105 bereitgestellt. Das Substrat ist in einer Ausführungsform ein Siliziumsubstrat. Das Substrat kann ein dotiertes Substrat sein, etwa ein p Substrat. Es können auch andere Arten von Substraten, etwa germaniumbasierte Substrate, Galliumarsenid, COI, etwa SOI, oder Saphir verwendet werden. Die Substrate können mit anderen Arten von Dotiermitteln oder Dotierstoffkonzentrationen bereitgestellt werden.
  • In einigen Ausführungsformen umfasst das Substrat ein Basissubstrat mit einem darauf aufgebrachten Oberflächensubstrat. Das Basissubstrat und das Oberflächensubstrat können beispielsweise Silizium sein. In einer Ausführungsform ist das Oberflächensubstrat ein epi-Oberflächensubstrat. Es können auch andere Arten von Halbleitermaterialien für das Basissubstrat und das Oberflächensubstrat geeignet sein. Zu beachten ist, dass das Basissubstrat und das Oberflächensubstrat nicht aus dem gleichen Material hergestellt sein müssen.
  • In einer Ausführungsform ist das Basissubstrat ein p+-Substrat und das Oberflächensubstrat ist ein p–-Substrat. Das Bereitstellen von Substraten mit anderen Dotierstoffkonzentrationen oder anderen Arten von Dotiermitteln, wozu auch keine Dotiermittel gehören, kann ebenfalls geeignet sein. In einigen Ausführungsformen wird eine vergrabene isolierende Wanne der entgegengesetzten Leitfähigkeitsart als das Oberflächensubstrat bereitgestellt. Die vergrabene Wanne ist beispielsweise eine stark dotierte Wanne der entgegengesetzten Leitfähigkeitsart im Vergleich zu dem Oberflächensubstrat. In einer Ausführungsform ist eine n+ vergrabene Wanne vorgesehen, um das p-Oberflächen-epi-Substrat von einem p-Basissubstrat zu trennen. Die vergrabene n+-Wanne kann ein Teil des Basissubstrats sein. Es können auch andere Konfigurationen des Basissubstrats, Oberflächensubstrat und vergrabener Wanne geeignet sein.
  • Wie gezeigt, ist ein Bauteilgebiet auf dem Substrat ausgebildet. Obwohl ein einzelnes Bauteilgebiet gezeigt ist, sollte dennoch beachtet werden, dass das Substrat diverse Arten von Gebieten (nicht gezeigt) aufweisen kann. Beispielsweise enthält das Substrat andere Bauteilgebiete für andere Arten von Bauelementen. Die IC kann Logikgebiete aufweisen, in denen Logikbauelemente hergestellt werden. Abhängig von der Art der herzustellenden IC können die Logikgebiete beispielsweise Gebiete mit Bauelementen mit unterschiedlicher Spannung aufweisen. Beispielsweise können die Logikgebiete Gebiete für Bauelemente mit hoher Spannung (HV), mit mittlerer oder Zwischenspannung (IV) und Bauelemente mit geringer Spannung (LV) aufweisen. Es können auch andere Konfigurationen von Logikgebieten eingesetzt werden. Des weiteren können auch andere Arten von Bauteilgebieten vorgesehen sein.
  • In einer Ausführungsform ist das Bauteilgebiet ein HV-Gebiet. Das Bauteilgebiet dient beispielsweise als ein Bauteilgebiet für einen LD-Transistor. Das Vorsehen eines Bauteilgebiets für andere Arten von Bauelementen kann ebenfalls geeignet sein. Das Bauteilgebiet ist von anderen Gebieten durch ein Bauteilisolationsgebiet 180 getrennt. Das Bauteilisolationsgebiet umgibt das Bauteilgebiet. In einer Ausführungsform enthält das Bauteilgebiet ebenfalls ein internes Bauteilisolationsgebiet 185, um das Bauteilgebiet in ein erstes und ein zweites Bauteilteilgebiet zu unterteilen. Beispielsweise unterteilt das interne Bauteilisolationsgebiet das Bauteilgebiet in ein erstes und ein zweites Teilgebiet auf der Oberfläche des Substrats.
  • In einer Ausführungsform ist ein internes Isolationsgebiet 185 in dem Bauteilgebiet vorgesehen. Das interne Isolationsgebiet ist beispielsweise in dem Bauteilgebiet entlang einer Kanalbreitenrichtung des Transistors zwischen dem Gate und dem Drain vorgesehen. Das interne Isolationsgebiet erstreckt sich beispielsweise von einer Seite zur anderen Seite des Bauteilgebiets entlang der Kanalbreitenrichtung.
  • Die Isolationsgebiete sind beispielsweise STI-Gebiete. Es können diverse Prozesse eingesetzt werden, um die STI-Gebiete herzustellen. Beispielsweise kann das Substrat unter Anwendung von Ätz- und Maskierungstechniken geätzt werden, um Gräben zu erzeugen, die dann mit dielektrischen Materialien, etwa Siliziumoxid, gefüllt werden. Es kann ein chemisch mechanischer Polierprozess (CMP) ausgeführt werden, um überschüssiges Oxid zu entfernen und um eine ebene Substratoberfläche zu schaffen. Es können auch andere Prozesse oder Materialien eingesetzt werden, um die STI-Gebiete herzustellen. Die Tiefe der STI-Gebiete beträgt beispielsweise ungefähr 200 bis 600 nm (2000 bis 6000 Angstrom). Es können auch andere Werte für die Tiefe der STI-Gebiete eingesetzt werden. In anderen Ausführungsformen kann die Isolation aus anderen Arten von Isolationsgebieten hergestellt sein. Auch das Bauteilisolationsgebiet und das interne Isolationsgebiet können unterschiedliche Arten von Isolationsgebieten sein.
  • Wie in 4 gezeigt ist, wird eine dotierte Wanne 150 in dem Bauteilgebiet erzeugt. Die dotierte Wanne dient als eine Driftwanne für das Bauelement. In einer Ausführungsform ist die Driftwanne in einem Teil des Bauteilgebiets angeordnet. Die Driftwanne umgibt beispielsweise das interne Isolationsgebiet und einen Teil des Bauteilisolationsgebiets auf einer zweiten Seite des Bauteilgebiets. Die Tiefe der Driftwanne ist beispielsweise ungefähr 0,1 bis 5 μm. Das Vorsehen einer Driftwanne mit einer anderen Tiefe kann ebenfalls geeignet sein. Die Tiefe der Driftwanne hängt beispielsweise von der Bauteilbetriebsspannung ab. Die Driftwanne enthält Dotiermittel der ersten Leitfähigkeitsart für ein Bauelement der ersten Leitfähigkeitsart. Beispielsweise wird eine n-Driftwanne für ein n-Bauelement vorgesehen. Die n-Driftwanne enthält beispielsweise Phosphordotiermittel. Das Erzeugen einer p-Driftwanne für ein p-Bauelement kann ebenfalls geeignet sein. In einer Ausführungsform ist die Driftwanne leicht oder mittelstark dotiert mit Dotiermitteln der ersten Leitfähigkeitsart. Es können auch andere Dotierstoffkonzentrationen für die erste Driftwanne eingesetzt werden.
  • In einigen Ausführungsformen wird eine dotierte Bauteilwanne in dem Bauteilgebiet hergestellt, wie dies in 4c gezeigt ist. Die Bauteilwanne dient als eine Körperwanne für den Transistor. Die Bauteilwanne enthält Dotiermittel der zweiten Leitfähigkeitsart. In einer Ausführungsform ist die Bauteilwanne eine leicht dotierte Bauteilwanne. Beispielsweise beträgt die Dotierstoffkonzentration der Bauteilwanne ungefähr 1 × 1013 bis 1 × 1014/cm2. Die Bauteilwanne umschließt in einer Ausführungsform die Driftwanne und das interne Isolationsgebiet. In einer Ausführungsform umschließt die Bauteilwanne einen Teil des Bauteilisolationsgebiets, des internen Isolationsgebiets und der Driftwanne. Die Tiefe der Bauteilwanne beträgt beispielsweise ungefähr 0,5 bis 6 μm. Es kann auch eine andere Tiefe für die Bauteilwanne geeignet sein. In anderen Ausführungsformen besitzen die Bauteilwanne und die Driftwanne im Wesentlichen die gleiche Tiefe. Beispielsweise ist die Bauteilwanne auf beiden Seiten der Driftwanne ausgebildet. Es können auch andere Konfigurationen der Bauteilwanne und der Driftwanne geeignet sein. Die Bauteilwanne ist beispielsweise nur auf einer Seite der Driftwanne, die das Sourcegebiet und den Kanal des Bauelements umfasst, ausgebildet.
  • Um eine dotierte Wanne zu erzeugen, wird eine Implantationsmaske, die das Bauteilgebiet freilässt, verwendet. Die Implantationsmaske ist beispielsweise aus Photolack aufgebaut, der durch eine lithographische Maske strukturiert ist. Es werden Dotiermittel in das Substrat unter Anwendung der Implantationsmaske eingebracht. Die Dotiermittel werden mit geeigneter Dosis und Energie implantiert. Es werden separate Implantationsprozesse mit entsprechender Implantationsmaske ausgeführt, um dotierte Wannen unterschiedlicher Leitfähigkeitsart zu erzeugen. Beispielsweise werden separate Prozesse verwendet, um die Driftwanne und die Bauteilwanne herzustellen. In einer Ausführungsform wird die Bauteilwanne vor der Herstellung der Driftwanne erzeugt. In einigen Ausführungsformen wird die dotierte Wanne hergestellt, indem beispielsweise mehrere Implantationsschritte mit unterschiedlichen Energien ausgeführt werden. Beispielsweise wird die Bauteilwanne hergestellt, indem mehrere Implantationsprozesse eingesetzt werden. Es können auch andere Konfigurationen der Implantationsprozesse zur Herstellung der Wannen eingesetzt werden.
  • Die Implantationsprozesse, die zur Herstellung der Bauteilwannen eingesetzt werden, können kompatibel sein oder können die gleichen Prozesse sein, die zur Erzeugung ähnlicher Arten von Wannen in dem Bauelement eingesetzt wird. Beispielsweise können die Prozesse, kompatibel sein mit jenen, die in aktuellen CMOS-Prozessen zur Erzeugung ähnlicher Arten von Wannen eingesetzt werden. Beispielsweise wird die Bauteilwanne gleichzeitig mit der Bauteilwanne für Bauelemente mit niedriger Spannung oder Elemente mit hoher Spannung hergestellt. Dadurch wird es möglich, dass die gleiche Lithographiemaske der aktuellen CMOS-Implantationsmaske verwendet wird, um die Implantationsmaske für die Bauteilwanne zu strukturieren. Beispielsweise kann die aktuelle CMOS-Implantationsmaske speziell so angepasst werden, dass sie eine Öffnung für die Bauteilwanne umfasst. In anderen Ausführungsformen wird eine separate Bauteilwannenmaske verwendet, um in entsprechender Weise die Dotierung der Bauteilwanne anzupassen. In derartigen Fällen kann die gleiche Maske auch verwendet werden, um die zweite Bauteilwanne herzustellen.
  • Es wird ein Ausheizprozess ausgeführt. In einer Ausführungsform wird der Ausheizprozess ausgeführt, nachdem die Driftwanne und die Bauteilwanne hergestellt sind. Durch das Ausheizen werden die Dotiermittel aktiviert. In anderen Ausführungsformen werden separate Ausheizprozesse für die Driftwanne und die Bauteilwanne ausgeführt. Beispielsweise wird ein Ausheizprozess ausgeführt, nachdem eine dotierte Wanne hergestellt wird.
  • Wie in 4d gezeigt ist, werden Gateschichten eines Gates auf dem Substrat hergestellt. In einer Ausführungsform enthalten die Gateschichten eine Gatedielektrikumsschicht 242 auf dem Substrat und eine darauf ausgebildete Gateelektrodenschicht 244. Die Gatedielektrikumsschicht ist beispielsweise ein Siliziumoxidmaterial. Die Dicke der Dielektrikumsschicht beträgt ungefähr 3 bis 100 nm (30 bis 1000 Angstrom). Beispielsweise ist die Gatedielektrikumsschicht eine Hochspannungsdielektrikumsschicht. Die Gatedielektrikumsschicht kann durch thermische Oxidation hergestellt werden. Beispielsweise wird die dielektrische Schicht durch eine Nassoxidation hergestellt, woran sich ein Ausheizen des Substrats in einer oxidierenden Umgebung anschließt. Die Temperatur der Nassoxidation kann beispielsweise ungefähr 600 bis 1000 Grad C betragen. Das Ausheizen kann beispielsweise bei einer Temperatur von ungefähr 1000 Grad C ausgeführt werden.
  • Die Gateelektrodenschicht kann aus Polysilizium hergestellt sein. Die Dicke der Gateelektrodenschicht kann ungefähr 50 bis 500 nm (500 bis 5000 Angstrom) betragen. Es können auch andere Werte für die Dicke geeignet sein. Die Gateelektrodenschicht kann beispielsweise durch CVD hergestellt werden. Es können auch andere Techniken zur Herstellung der Gateelektrodenschicht geeignet sein. Die Gateelektrodenschicht kann als ein amorphe oder eine nicht-amorphe Schicht hergestellt werden. In einer Ausführungsform ist die Gateelektrodenschicht ein Polysilizium, das mit Dotiermitteln der ersten Leitfähigkeitsart dotiert ist. Die Konzentration der Dotiermittel in der Gateelektrodenschicht kann ungefähr 1 × 1014 bis 1 × 1015/cm2 sein. Es können diverse Techniken angewendet werden, um die Gateelektrode zu dotieren, beispielsweise durch in-situ-Dotierung oder durch Ionenimplantation.
  • Es können auch andere Arten von Gatedielektrikumsmaterialien und Gateelektrodenmaterialien oder es können andere Werte für die Dicke eingesetzt werden. Beispielsweise kann das Gatedielektrikumsmaterial ein dielektrisches Material mit großem ε sein, während die Gateelektrode ein Metallgateelektrodenmaterial aufweist. Es können auch andere Konfigurationen aus Gateschichten eingesetzt werden. Beispielsweise können die Gatedielektrikumsschicht und/oder die Gateelektrodenschicht mehrere Schichten aufweisen. Die Schichten können durch diverse Techniken, etwa durch thermische Oxidation, CVD und Sputter-Abscheidung hergestellt werden.
  • Gemäß 4e wird eine Maskenschicht 249 auf dem Substrat erzeugt. Die Maskenschicht wird beispielsweise über der Gateelektrodenschicht. hergestellt. In einer Ausführungsform ist die Maskenschicht eine weiche Maskenschicht, etwa eine Photolackschicht. Eine Belichtungsquelle belichtet selektiv die Photolackschicht durch ein Retikel, das das gewünschte Muster enthält. Nach dem selektiven Belichten der Photolackschicht wird diese entwickelt, um Öffnungen zu erzeugen, die den Positionen entsprechen, an denen die Gateschichten zu entfernen sind. Um die lithographische Auflösung zu verbessern, kann eine Antireflektierungsbeschichtung (ARC) unter der Photolackschicht verwendet werden.
  • In anderen Ausführungsformen ist die Maskenschicht eine Hartmaskenschicht. Die Hartmaskenschicht ist beispielsweise aus TEOS-Oxid oder Siliziumnitrid aufgebaut. Es können auch andere Arten von Hartmaskenmaterialien verwendet werden. Die Hartmaskenschicht wird unter Anwendung einer weichen Maske, etwa unter Anwendung von Photolack strukturiert. Die strukturierte Maskenschicht dient als eine Ätzmaske für einen nachfolgenden Ätzprozess, wie in 4f gezeigt ist. Beispielsweise wird durch das Ätzen das Muster der Maske auf die Gateschichten übertragen. Der Ätzvorgang entfernt die Gateschichten, die nicht durch die Masken geschützt sind, wodurch das Substrat freigelegt wird. Der Ätzvorgang ist beispielsweise ein anisotroper Ätzvorgang, etwa ein reaktiver Ionenätzprozess (RIE). Es können auch andere Arten von Ätzprozessen geeignet sein. In einer Ausführungsform wird ein RIE-Prozess angewendet, um die Gateschichten zur Erzeugung eines Gates 140 zu strukturieren. In einer Ausführungsform werden durch den Ätzvorgang die Ätzschichten strukturiert, so dass das Gate und eine Feldstruktur 160 erzeugt werden, die ein Draingebiet des Substrats umgibt, wobei dieses durch das interne Isolationsgebiet und durch das Bauteilisolationsgebiet definiert ist.
  • Wie beschrieben werden das Gate und die Feldstruktur in dem gleichen Ätzprozess unter Anwendung der Gateschichten hergestellt. In einer anderen Ausführungsform werden das Gate und die Gatestruktur hergestellt, wobei unterschiedliche Prozesse angewendet werden. Dies ermöglicht es, dass das Gate und die Gatestruktur aus unterschiedlichen Materialien aufgebaut werden. Beispielsweise wird nach der Herstellung des Gates eine leitende Schicht auf dem Substrat hergestellt und strukturiert, so dass die Feldstruktur entsteht. Es können auch andere Techniken zur Herstellung des Gates und der Feldstruktur unter Anwendung unterschiedlicher Prozesse eingesetzt werden.
  • In einer Ausführungsform werden leicht dotierte Gebiete 232 und 234 auf dem Substrat in dem Sourcegebiet und dem Draingebiet des Bauelements hergestellt. Die leicht dotierten Gebiete besitzen Dotiermittel der ersten Leitfähigkeitsart. Zur Herstellung der leicht dotierten Gebiete werden die Dotiermittel der ersten Leitfähigkeitsart in das Substrat implantiert. Die Implantation kann beispielsweise in Bezug auf das Bauteilgebiet selbstjustiert sein. Beispielsweise erfolgt die Implantation durch Dotierung des Substrats, das nicht von dem Gate, der Feldstruktur und den Isolationsgebieten abgedeckt ist. Die Tiefe der leicht dotierten Gebiete beträgt beispielsweise ungefähr 0,1 bis 0,4 μm. Die Implantationsdosis kann bei ungefähr 5 × 1012 bis 5 × 1013/cm2 liegen und die Implantationsenergie liegt bei 10 bis 100 KeV. Es können auch andere Implantationsparameter geeignet sein.
  • Es werden Seitenwandabstandshalter 148 an den Seitenwänden der Gates und der Feldstruktur hergestellt. Zur Erzeugung der Seitenwandabstandshalterstrukturen wird eine dielektrische Schicht auf dem Substrat abgeschieden. Die dielektrische Schicht ist in einem Beispiel ein Siliziumoxidmaterial. Es können auch andere Arten von dielektrischen Materialien, etwa Siliziumnitrid, ebenfalls eingesetzt werden. Die dielektrische Schicht wird etwa durch CVD hergestellt. Die dielektrische Schicht kann auch unter Anwendung anderer Techniken hergestellt werden. Die Dicke der dielektrischen Schicht beträgt beispielsweise 30 bis 100 nm (300 bis 1000 Angstrom). Es kann auch eine andere Dicke für die dielektrische Schicht geeignet sein. Die Dicke hängt beispielsweise von der gewünschten Breite der Abstandshalter ab. Es wird ein anisotroper Ätzprozess, etwa ein RIE, ausgeführt, um horizontale Bereiche der dielektrischen Schicht zu entfernen, wodurch Abstandshalter an den Seitenwänden des Gates zurückbleiben. In einigen Anwendungen wird der Abstandshalter aus mehreren dielektrischen Schichten hergestellt.
  • Gemäß 4g werden stark dotierte Gebiete 132 und 134 in dem Sourcegebiet und dem Draingebiet auf dem Substrat hergestellt. Die stark dotierten Gebiete besitzen Dotiermittel der ersten Leitfähigkeitsart. Die Herstellung der stark dotierten Gebiete umfasst das Implantieren der Dotiermittel der ersten Leitfähigkeitsart in das Substrat. Die Implantation, kann wie die Implantation zur Herstellung leicht dotierter Gebiete, selbstjustiert sein in Bezug auf das Bauteilgebiet. Beispielsweise werden Dotiermittel in das Substrat eingebracht, das nicht von dem Gate, der Gatestruktur und den Isolationsgebieten bedeckt ist. In diesem Falle bewirken die Seitenwandabstandshalter, dass das stark dotierte Sourcegebiet seitlich versetzt ist, wodurch ein Source geschaffen wird, das einen leicht dotierten Sourcebereich und einen stark dotierten tieferen Sourcebereich aufweist. Die Tiefe der leicht dotieren Gebiete beträgt beispielsweise ungefähr 0,1 bis 0,4 μm. Die Implantationsdosis liegt bei ungefähr 5 × 1012 bis 5 × 1013/cm2 und die Implantationsenergie beträgt 10 bis 100 keV. Es können auch andere Implantationsparameter geeignet sein. Dadurch wird ein LD-Transistor 120 geschaffen.
  • In einer Ausführungsform werden Salizidkontakte 128 auf Kontaktgebieten des Transistors hergestellt, wie in 4h gezeigt ist. Beispielsweise werden die Salizidkontakte auf dem Gate und dem Source und Drain des Transistors hergestellt. In einer Ausführungsform wird ein Salizidkontakt auch über der Feldstruktur erzeugt. Die Salizidkontakte dienen dazu, dass ein Kontakt mit geringem Widerstand zwischen dem aktiven Substrat und den BEOL-Metallleitungen hergestellt wird. In einer Ausführungsform beträgt die Dicke ungefähr 20 nm (200 Angstrom). Es kann eine andere Dicke geeignet sein.
  • Zur Herstellung der Salizidkontakte wird eine Metallschicht auf der Oberfläche des Substrats abgeschieden. Die Metallschicht ist beispielsweise Nickel oder eine Legierung davon. Es können auch andere Arten von metallischen Schichten, etwa Kobalt, Legierungen davon, und Nickel ebenfalls verwendet werden. Die Metallschicht kann beispielsweise durch physikalische Dampfabscheidung (PVD) erzeugt werden. Es können auch andere Arten von Metallelementen und/oder andere Herstellungsprozesse eingesetzt werden.
  • Es wird ein erster Ausheizprozess ausgeführt. Der erste Ausheizprozess führt zu einer Diffusion der Metallsorte in das aktive Substrat, wodurch eine silizidierte Schicht gebildet wird. Der erste Ausheizprozess wird beispielsweise bei einer Temperatur von ungefähr 300 bis 600 Grad C für ungefähr 10 bis 60 Sekunden ausgeführt. Überschüssiges Metall, das bei der Silizidierung der aktiven Oberfläche nicht verbraucht wird, wird entfernt, beispielsweise durch einen nasschemischen Abtragungsprozess. Beispielsweise wird nicht reagiertes Metallmaterial selektiv zu den Silizidkontakten entfernt. Es wird ein zweiter Ausheizprozess ausgeführt, um die Materialeigenschaften der silizidierten Schicht, beispielsweise in Bezug auf einen geringeren Widerstand, zu verbessern. Der erste und der zweite Ausheizprozess können ein schneller thermischer Ausheizprozess (RTA) sein. Es können auch andere Ausheizparameter oder Ausheiztechniken eingesetzt werden, um die Salizidkontakte zu erzeugen.
  • Gemäß 4i wird eine dielektrische Schicht 190 auf dem Substrat hergestellt, wodurch der Transistor abgedeckt wird. Es kann eine dielektrische Ätzstoppschicht über den Transistoren hergestellt werden, bevor die dielektrische Schicht erzeugt wird. Die Ätzstoppschicht ist beispielsweise eine Siliziumnitrid-Ätzstoppschicht. Es können auch andere Arten von Ätzstoppschichten geeignet sein. Die Ätzstoppschicht sollte Material aufweisen, das selektiv von der darüber liegenden dielektrischen Schicht entfernt werden kann. Die Ätzstoppschicht verbessert die Herstellung von Kontaktdurchführungen, die zu Kontaktgebieten des Transistors eine Verbindung herstellen, etwa zu der Gateelektrode und den S/D-Gebieten. in einigen Ausführungsformen dient die Ätzstoppschicht auch als eine Verspannungsschicht, um eine Verspannung auf einen Kanal des Transistors zur Verbesserung des Leistungsverhaltens auszuüben. Es könne diverse Techniken, etwa CVD, eingesetzt werden, um die Ätzschicht herzustellen.
  • Die dielektrische Schicht dient als eine dielektrische Zwischenschicht, in der Verbindungen hergestellt werden, um die diversen Kontaktgebiete oder Anschlüsse der Transistoren anzuschließen. Die dielektrische Schicht ist beispielsweise eine Siliziumoxidschicht. In einer Ausführungsform ist die dielektrische Schicht ein dielektrisches Material, das für einen Prozess mit hohem Aspektverhältnis (HARP) geeignet ist. Es können auch andere Arten von dielektrischen Materialien eingesetzt werden. Beispielsweise kann die dielektrische Schicht aus dotiertem Siliziumoxid, etwa fluordotiertes Siliziumoxid (FSG), undotiertem oder dotiertem Silikatglas, etwa Borphosphatsilikatglas (BPSG) und Phosphatsilikatglas (PSG), aus undotiertem oder dotiertem thermisch aufgewachsenen Siliziumoxid, aus undotiertem oder dotiertem, aus TEOS abgeschiedenen Siliziumoxid, und aus dielektrischen Materialien mit kleinem oder sehr kleinem ε, etwa Organosilikatglas (OSG) fluordotiertes Silikatglas (FSG) hergestellt sein. Die dielektrische Schicht sollte so beschaffen sein, dass sie selektiv in Bezug auf die Ätzstoppschicht geätzt oder strukturiert werden kann.
  • Die dielektrische Schicht enthält einen oberen und einen unteren Bereich. Der obere Bereich dient als eine dielektrische Intrametall-(IMD)Schicht, in der Leitungen hergestellt werden. Der untere Bereich dient als eine dielektrische Zwischenschicht (ILD), in der Kontaktpfropfen bzw. Kontaktelemente hergestellt werden. In einer Ausführungsform ist die ILD-Schicht eine dielektrische Metallvorschicht (PMD), in der Kontaktelemente hergestellt werden, so dass eine Verbindung zu Kontaktgebieten auf dem Substrat entsteht, etwa den Kontaktgebieten für die Transistoren, die das Source, das Drain und das Gate enthalten.
  • In einer Ausführungsform sind der obere und der untere Bereich getrennte Bereiche. Beispielsweise werden die Leitungen und die Kontaktelemente unter Anwendung separater Prozesse hergestellt, etwa als Einzel-Damaszener-Prozesse. Beispielsweise werden Kontaktlochöffnungen in der PMD-Schicht unter Anwendung von beispielsweise Maskierungs- und Ätzprozessen, etwa RIE, hergestellt. Die Kontaktlochöffnungen werden dann mit einem leitenden Material gefüllt. Überschüssiges leitendes Material wird dann beispielsweise durch CMP abgetragen, um eine ebene Oberfläche mit freiliegenden Kontaktpfropfen in den Kontaktlöchern zu erzeugen. Daraufhin wird die IMD-Schicht über der PMD-Schicht hergestellt. Es werden Gräben in der IMD-Schicht unter Anwendung von Maskierungs- und Ätzprozessen erzeugt. Die Gräben entsprechen den Leitungen und stehen mit den Kontaktpfropfen in der PMD-Schicht in Verbindung. Die Gräben werden mit entsprechenden leitenden Materialien gefüllt. Überschüssige leitende Materialien werden dann beispielsweise durch CMP abgetragen, um eine ebene obere Fläche mit freiliegenden Verbindungsleitungen zu erzeugen. Es können auch andere Techniken zur Herstellung der Leitungen und der Kontaktelemente sowie die Verwendung anderer Arten von leitenden Materialien geeignet sein. Beispielsweise können reaktive Ionenätztechniken (RIE) eingesetzt werden, oder es kann eine Kombination aus RIE und Damaszener-Techniken verwendet werden
  • Für den Fall, dass die Kontaktpfropfen und die Leitungen unter Anwendung separater Prozesse hergestellt werden, können das leitende Material für die Kontaktpfropfen bzw. Kontaktelemente und die Leitungen unterschiedlich sein. In einer Ausführungsform werden die Kontaktpfropfen aus Wolfram (W) hergestellt, während die Leitungen Kupferleitungen sind. Andere Arten von Materialien für die Kontaktelemente und die Leitungen können ebenfalls geeignet sein. Beispielsweise können die Leitungen Aluminiumleitungen sein. In anderen Ausführungsformen werden die Leitungen und die Kontaktelemente unter Anwendung einer dualen Damaszener-Technologie hergestellt. In derartigen Fällen sind die Leitungen und die Kontaktelemente aus dem gleichen Material aufgebaut.
  • In einer Ausführungsform werden Kontaktelemente 194 und 195 in dem unteren Bereich der dielektrischen Schicht hergestellt. Die Kontaktelemente sind mit dem Source und der Feldstruktur verbunden. Die Kontaktelemente sind durch eine Leitung 198 in dem oberen Bereich der dielektrischen Schicht angeschlossen. Dadurch wird die Feldstruktur mit dem Source verbunden. In anderen Ausführungsformen sind das Source und die Feldstruktur miteinander verbunden. In derartigen Fällen ist die Feldstruktur mit einer Quelle mit geringem Potential, das tiefer ist als das Drainpotential, verbunden. In einer Ausführungsform ist die Feldstruktur mit Masse oder 0 Volt verbunden. Es kann auch geeignet sein, die Feldstruktur mit einem anderen niedrigen Potential zu verbinden.
  • In anderen Ausführungsformen wird ein Wannenkontakt bereitgestellt. Der Wannenkontakt ist in der Bauteilwanne von einem Oberflächenbereich des Substrats vorgesehen. Der Wannenkontakt ist in einer Ausführungsform stark dotiert mit Dotiermitteln der zweiten Leitfähigkeitsart. Beispielsweise ist das Wannenkontaktgebiet ein p+-Kontakt, wenn ein n-Transistor betrachtet wird. Das Vorsehen eines n+-Kontakts kann ebenfalls geeignet sein, wenn ein p-Transistor betrachtet wird. Es können auch andere Dotierstoffkonzentrationen für den Wannenkontakt geeignet sein. Die Tiefe des Wannenkontakts ist beispielsweise ungefähr die gleiche wie für das Source oder das Drain. Das Bereitstellen eines Kontakts mit einer anderen Tiefe kann ebenfalls geeignet sein. Der Wannenkontakt stellt einen Kontakt zu der Bauteilwanne her, um beispielsweise die Bauteilwanne vorzuspannen.
  • Der Wannenkontakt ist in einer Ausführungsform von dem Source durch ein internes Isolationsgebiet getrennt. In einigen Ausführungsformen ist kein internes Isolationsgebiet vorgesehen, um den Wannenkontakt und das Source voneinander zu trennen. Es können auch andere Konfigurationen für das Source und den Wannenkontakt geeignet sein.
  • In einer Ausführungsform sind der Wannenkontakt, das Source und die Feldstruktur 160 gemeinsam angeschlossen. Beispielsweise ist eine in einer dielektrischen Schicht angeordnete Leitung verwendet, um gemeinsam das Source, die Feldstruktur und das Wannenabgriffsgebiet durch Kontaktpfropfen anzuschließen. Die Bauteilwanne, das Source und die Feldstruktur sind beispielsweise mit dem zweiten entgegengesetzten Potential verbunden. In anderen Ausführungsformen ist die Feldstruktur mit entweder dem Bauteilwannenkontakt oder dem Source verbunden. Es können auch andere Konfigurationen für das Anschließen des Wannenkontakts, des Source und der Feldstruktur eingesetzt werden.
  • 5a bis 5b zeigen die Stoßionisation von Transistoren mit und ohne Feldstruktur. Gemäß 3a ist eine Stoßionisation 330 des Transistors 120 ohne eine Feldstruktur auf einer Drainseite des Gates konzentriert. Anderseits ist die Stoßionisation 340 des Transistors aus 3b, der eine Feldstruktur aufweist, über das Substrat hinweg von Drain zu dem Gate verteilt. Durch Verteilen der Stoßionisation über das Substrat hinweg, beispielsweise von der Drainseite des Gates unter das Isolationsgebiet zu dem Drain, kann eine Erhöhung der elektrischen Durchbruchsspannung erreicht werden.
  • Tabelle 1 zeigt TCAC-Simulationsergebnisse eines Transistors mit und ohne Feldstruktur. Die Abmessungen der Transistoren sind identisch. Wie man erkennt, steigt die Durchbruchsspannung von 28,3 Volt auf 34,5 Volt an, indem eine Feldstruktur verwendet wird. Tabelle 1
    Bauteilparameter ohne Feldstruktur mit Feldstruktur
    Idlin(uA/um) 12 12
    Durchbruchsspannung (V) 29,3 34,5

Claims (20)

  1. Verfahren zur Herstellung eines Bauelements mit: Bereitstellen eines Substrats mit einem Bauteilgebiet, das ein Sourcegebiet, ein Gategebiet und ein Draingebiet darauf ausgebildet aufweist, wobei das Substrat darauf mit Gateschichten, die auf einer oberen Oberfläche des Substrats angeordnet sind, versehen ist; Strukturieren der Gateschichten zur Erzeugung: eines Gates in dem Gategebiet, und einer Feldstruktur, die auf einer oberen Oberfläche des Substrats angeordnet ist, wobei die Feldstruktur das Draingebiet umgibt; Bilden eines Source und eines Drains in dem Substrat in dem Sourcegebiet und dem Draigebiet, wobei das Drain von dem Gate auf einer zweiten Seite des Gates getrennt ist und das Source benachbart zu einer ersten Seite des Gates angeordnet ist; und Bilden einer Verbindung zu der Feldstruktur, wobei die Verbindung mit einem Potential gekoppelt wird, wobei das Potential das elektrische Feld in dem Substrat zwischen der zweiten Seite des Gates und dem Drain verteilt.
  2. Verfahren nach Anspruch 1, das ferner umfasst: Bilden eines internen Bauteilisolationsgebiets entlang einer Kanalbreitenrichtung in dem Substrat zwischen dem Gate und dem Drain.
  3. Verfahren nach Anspruch 2, das umfasst: Bilden einer Driftwanne in dem Substrat zwischen dem Gate und dem Draingebiet, wobei die Driftwanne unterhalb eines Bereichs des Gates und mit diesem überlappend ausgebildet ist.
  4. Verfahren nach Anspruch 2, wobei die Driftwanne das Drain und das interne Bauteilisolationsgebiet umschließt.
  5. Verfahren nach Anspruch 1, das umfasst: Bilden eines Isolationsgebiets, das das Bauteilgebiet von anderen Gebieten des Bauelements trennt.
  6. Verfahren nach Anspruch 5, das umfasst: Bilden einer Bauteilwanne, die in dem Isolationsgebiet angeordnet ist.
  7. Verfahren nach Anspruch 6, wobei die Bauteilwanne das Source, das Drain, die Driftwanne und das interne Bauteilisolationsgebiet umschließt.
  8. Verfahren nach Anspruch 1, wobei das Bauteil ein NMOS-Transistor ist.
  9. Verfahren nach Anspruch 8, wobei das Potential, an das die Verbindung gekoppelt ist, niedriger ist als das Drainpotential.
  10. Verfahren nach Anspruch 1, wobei das Bauelement ein PMOS-Transistor ist.
  11. Verfahren nach Anspruch 10, wobei das Potential, an das die Verbindung gekoppelt ist, höher ist als das Drainpotential.
  12. Verfahren nach Anspruch 1, wobei die Feldstruktur ein leitendes Material aufweist.
  13. Verfahren nach Anspruch 1, wobei die Feldstruktur eine Gateelektrode aufweist.
  14. Verfahren nach Anspruch 13, wobei die Feldstruktur ein Gatedielektrikum über der Gateelektrode aufweist.
  15. Verfahren nach Anspruch 1, das umfasst: Bilden von Salizidkontakten auf dem Sourcegebiet und dem Draingebiet.
  16. Verfahren nach Anspruch 3, wobei die Driftwanne Dotiermittel der ersten Leitfähigkeitsart aufweist.
  17. Verfahren nach Anspruch 6, wobei die Bauteilwanne Dotiermittel der zweiten Leitfähigkeitsart aufweist.
  18. Verfahren nach Anspruch 1, wobei das Sourcegebiet und das Draingebiet Dotiermittel der ersten Leitfähigkeitsart aufweisen.
  19. Verfahren nach Anspruch 6, wobei ein Wannenkontakt in der Bauteilwanne angeordnet ist.
  20. Bauelement mit: einem Substrat mit einem Bauteilgebiet, das darauf ausgebildet ein Sourcegebiet, ein Gategebiet und ein Draingebiet aufweist; einer Feldstruktur, die auf einer oberen Oberfläche des Substrats angeordnet ist, wobei die Feldstruktur das Draingebiet umgibt; einem Source in dem Substrat in dem Sourcegebiet und einem Drain in dem Substrat in dem Draingebiet, wobei das Drain von dem Gate auf einer zweiten Seite des Gates getrennt ist und das Source benachbart zu einer ersten Seite des Gates ausgebildet ist; und einer Verbindung zu der Feldstruktur, wobei die Verbindung mit einem Potential gekoppelt ist und wobei das Potential das elektrische Feld in dem Substrat zwischen der zweiten Seite des Gates und dem Drain verteilt.
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8822291B2 (en) * 2012-01-17 2014-09-02 Globalfoundries Singapore Pte. Ltd. High voltage device
US8853022B2 (en) 2012-01-17 2014-10-07 Globalfoundries Singapore Pte. Ltd. High voltage device
US9064868B2 (en) * 2012-10-12 2015-06-23 Globalfoundries Inc. Advanced faraday shield for a semiconductor device
US9269761B2 (en) * 2013-03-08 2016-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Metal-insulator-metal capacitor
US9608081B2 (en) 2013-06-27 2017-03-28 Globalfoundries Singapore Pte. Ltd. Simple and cost-free MTP structure
US9362374B2 (en) 2013-06-27 2016-06-07 Globalfoundries Singapore Pte. Ltd. Simple and cost-free MTP structure
US9515152B2 (en) 2013-06-27 2016-12-06 Globalfoundries Singapore Pte. Ltd. Simple and cost-free MTP structure
US9406764B2 (en) 2013-06-27 2016-08-02 Globalfoundries Singapore Pte. Ltd. Simple and cost-free MTP structure
US9818867B2 (en) * 2013-06-27 2017-11-14 Globalfoundries Singapore Pte. Ltd. Simple and cost-free MTP structure
KR102089682B1 (ko) 2013-07-15 2020-03-16 삼성전자 주식회사 반도체 장치 및 이의 제조 방법
US9859399B2 (en) * 2013-11-05 2018-01-02 Vanguard International Semiconductor Corporation Lateral diffused semiconductor device with ring field plate
US9153691B1 (en) 2014-07-22 2015-10-06 Qualcomm Incorporated High voltage MOS transistor
US10727122B2 (en) 2014-12-08 2020-07-28 International Business Machines Corporation Self-aligned via interconnect structures
CN105405891A (zh) * 2015-12-31 2016-03-16 上海华虹宏力半导体制造有限公司 高压ldmos器件
US9698260B1 (en) * 2015-12-31 2017-07-04 Globalfoundries Singapore Pte. Ltd. High voltage device with low Rdson
US10269783B2 (en) * 2016-01-22 2019-04-23 Arm Limited Implant structure for area reduction
US11011463B2 (en) * 2016-07-01 2021-05-18 Intel Corporation Dielectric helmet-based approaches for back end of line (BEOL) interconnect fabrication and structures resulting therefrom
CN108389906B (zh) * 2017-02-03 2023-01-10 联华电子股份有限公司 高压金属氧化物半导体晶体管元件
KR102292645B1 (ko) 2017-03-09 2021-08-24 삼성전자주식회사 집적회로 소자
US10090311B1 (en) * 2017-03-21 2018-10-02 Globalfoundries Singapore Pte. Ltd. Cost-free MTP memory structure with reduced terminal voltages
US10037988B1 (en) * 2017-08-24 2018-07-31 Globalfoundries Singapore Pte. Ltd. High voltage PNP using isolation for ESD and method for producing the same
US10930745B1 (en) * 2019-11-27 2021-02-23 Vanguard International Semiconductor Corporation Semiconductor structure
US20210193805A1 (en) * 2019-12-18 2021-06-24 Monolithic Power Systems, Inc. Lateral transistor with lateral conductive field plate over a field plate positioning layer
US11411086B2 (en) * 2020-03-17 2022-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Field plate and isolation structure for high voltage device
US11456364B2 (en) 2020-09-23 2022-09-27 Globalfoundries U.S. Inc. Structure and method to provide conductive field plate over gate structure
US20220166426A1 (en) * 2020-11-25 2022-05-26 Nuvolta Technologies (Hefei) Co., Ltd. Load Switch Including Back-to-Back Connected Transistors
US11532742B2 (en) 2021-03-19 2022-12-20 Globalfoundries U.S. Inc. Integrated circuit structure with metal gate and metal field plate having coplanar upper surfaces
US11942325B2 (en) 2022-01-06 2024-03-26 Globalfoundries U.S. Inc. Transistor structure with gate over well boundary and related methods to form same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004041198A1 (de) * 2004-08-25 2006-03-02 Infineon Technologies Austria Ag Entladestruktur und Eckstruktur für ein laterales Halbleiterbauelement mit einer Feldelektrode

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10506503A (ja) * 1995-07-19 1998-06-23 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ Ｈｖ−ｌｄｍｏｓｔ型の半導体装置
US6207994B1 (en) * 1996-11-05 2001-03-27 Power Integrations, Inc. High-voltage transistor with multi-layer conduction region
KR100302611B1 (ko) * 1999-06-07 2001-10-29 김영환 고전압 반도체 소자 및 그 제조방법
JP2004335990A (ja) * 2003-03-10 2004-11-25 Fuji Electric Device Technology Co Ltd Ｍｉｓ型半導体装置
KR100628250B1 (ko) 2005-09-28 2006-09-27 동부일렉트로닉스 주식회사 전력용 반도체 소자 및 그의 제조방법
KR100731054B1 (ko) * 2005-10-28 2007-06-22 동부일렉트로닉스 주식회사 전력용 반도체 소자 및 그의 제조방법
US7847351B2 (en) * 2008-04-11 2010-12-07 Texas Instruments Incorporated Lateral metal oxide semiconductor drain extension design
US8350327B2 (en) * 2008-08-29 2013-01-08 Taiwan Semiconductor Manufacturing Company, Ltd. High voltage device with reduced leakage
JP5844956B2 (ja) * 2009-03-05 2016-01-20 ルネサスエレクトロニクス株式会社 半導体装置
US8513712B2 (en) * 2009-09-28 2013-08-20 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for forming a semiconductor gate

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004041198A1 (de) * 2004-08-25 2006-03-02 Infineon Technologies Austria Ag Entladestruktur und Eckstruktur für ein laterales Halbleiterbauelement mit einer Feldelektrode

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