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Gebiet der vorliegenden Offenbarung
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Die vorliegende Erfindung betrifft allgemein die Herstellung integrierter Schaltungen und entsprechend hergestellte integierte Schaltungen und betrifft insbesondere die Herstellung modernster Feldeffekttransistoren, etwa MOS-Transistorstrukturen entsprechend einer SOI-(Silizium-auf-Isolator-)Technik.
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Beschreibung des Stands der Technik
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Der Herstellungsprozess für integrierte Schaltungen wird ständig auf diverse Arten verbessert, wobei das Bestreben zu Grunde liegt, die Strukturgrößen der einzelnen Schaltungselemente zu verringern. Gegenwärtig und in der absehbaren Zukunft wird die Mehrzahl der integrierten Schaltungen auf Basis von Siliziumbauelementen hergestellt auf Grund der guten Verfügbarkeit von Siliziumsubstraten und auf Grund der gut verstandenen Prozesstechnologie, die über die vergangenen Jahrzehnte entwickelt wurde. Ein wesentlicher Punkt bei der Entwicklung integrierter Schaltungen mit erhöhter Packungsdichte und besserem Leistungsverhalten ist die Verkleinerung der Transistorelemente, etwa der MOS-Transistorelemente, um eine größere Anzahl an Transistorelementen vorzusehen, wie dies für das Herstellen moderner CPU's und Speicherbauelemente erforderlich ist. Ein wichtiger Aspekt bei der Herstellung von Feldeffekttransistoren mit kleineren Abmessungen ist die Verringerung der Länge der Gateelektrode, die die Ausbildung eines leitenden Kanals steuert, der das Sourcegebiet und das Draingebiet des Transistors verbindet. Die Source- und Draingebiete des Transistorelements sind leitende Halbleitergebiete mit Dotiermitteln mit einer umgekehrten Leitfähigkeitsart im Vergleich zu den Dotiermitteln in den umgebenden kristallinen aktiven Gebiet, beispielsweise einem Substratgebiet oder einem Wannengebiet.
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Obwohl die Verringerung der Gatelänge erforderlich ist, um kleinere und schnellere Transistorelemente zu erhalten, zeigt es sich, dass eine Reihe von Problemen zusätzlich auftreten, um die korrekte Transistorfunktion bei einer geringeren Gatelänge beizubehalten. Eine herausfordernde Aufgabe in dieser Hinsicht ist das Vorsehen flacher Übergangsgebiete zumindest im Bereich in der Nähe des Kanalgebiets, d. h. das Bereitstellen von Source- und Drain-Erweiterungsgebieten, die dennoch eine hohe Leitfähigkeit besitzen, um damit den Widerstand für das Leiten von Ladungsträgern von dem Kanal zu einem jeweiligen Kontaktbereich der Drain- und Sourcegebiete zu verringern. Das Erfordernis für flache Übergänge mit einer hohen Leitfähigkeit wird üblicherweise mittels einer Ionenimplantationssequenz erreicht, so dass eine hohe Dotierstoffkonzentration mit einem Profil erreicht wird, das lateral und in der Tiefe variiert. Das Einführen einer hohen Dosis an Dotiermitteln in einem kristallinen Substratbereich erzeugt jedoch schwere Schäden in der Kristallstruktur und daher sind ein oder mehrere Ausheizprozesse typischerweise erforderlich, um die Dotierstoffe zu aktivieren, d. h. die Dotierstoffe an Kristallplätzen anzuordnen, und um die schweren Kristallschäden auszuheilen. Jedoch ist die elektrische Dotierstoffkonzentration durch die Eigenschaft der Ausheizzyklen begrenzt, diese auch elektrisch zu aktivieren. Diese Fähigkeit ist wiederum durch die Festkörperlöslichkeit der Dotiermittel in dem Siliziumkristall und durch die Temperatur und Dauer des Ausheizprozesses begrenzt, wie sie mit den Prozesserfordernissen verträglich sind. Neben der Dotierstoffaktivierung und dem Ausheilen des Kristalls tritt jedoch auch eine Dotierstoffdiffusion während des Ausheizens auf, die zu einem „Verschmieren” des Dotierstoffprofils führen kann. Ein definiertes Maß an Verschmierung kann vorteilhaft sein, um kritische Transistoreigenschaften einzustellen, etwa die Überlappung zwischen den Erweiterungsgebieten und der Gateelektrode. In anderen Bereichen der Drain- und Sourcegebiete, d. h. in tieferliegenden Bereichen, kann die Diffusion zu einer Verringerung der Dotierstoffkonzentration an den jeweiligen pn-Übergangsbereichen führen, wodurch die Leitfähigkeit in der Nähe tiefer Bereiche verringert wird. Somit ist einerseits eine hohe Ausheiztemperatur im Hinblick auf einen hohen Grad an Dotierstoffaktivierung, Rekristallisierung der durch Implantation hervorgerufenen Gitterschäden und eine gewünschte Diffusion in flachen Bereichen der Erweiterungsgebiete wünschenswert, während andererseits die Dauer des Ausheizprozesses kurz sein sollte, um den Grad der Dotierstoffdiffusion in den tieferen Drain- und Sourcegebieten zu beschränken, die ansonsten den Dotierstoffgradienten an den jeweiligen pn-Übergängen verringert und auch die Gesamtleitfähigkeit auf Grund der Verringerung der mittleren Dotierstoffkonzentration kleiner macht. Daher sind für modernste Transistoren die Positionierung, Formgebung und das Beibehalten eines gewünschten Dotierstoffprofils wichtige Eigenschaften, um das endgültige Leistungsverhalten des Bauelements einzustellen, da der gesamte Reihenwiderstand des leitenden Wegs zwischen dem Drainkontakt und dem Sourcekontakt einen wichtigen Teil repräsentiert, um das Transistorleistungsverhalten festzulegen.
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Ein weiteres Problem, das mit dem lateralen und dem vertikalen Dotierstoffprofil der Drain- und Sourcegebiete und somit mit den pn-Übergängen verknüpft ist, ist die Gesamtkapazität der pn-Übergänge, die näherungsweise mit der wirksamen Grenzfläche in Beziehung steht, die durch die pn-Übergänge und das verbleibende aktive Gebiet des Halbleiterbauelements gebildet ist. Um das Leistungsverhalten von SOI-Transistoren weiter zu verbessern, wird die parasitäre Kapazität der pn-Übergänge wirksam verringert, indem das vertikale Dotierstoffprofil so gestaltet wird, dass eine hohe Dotierstoffkonzentration erreicht wird, die sich hinab bis zu der vergrabenen isolierenden Schicht erstreckt. Auf diese Weise tragen die lateral orientierten Grenzflächen der pn-Übergänge der Drain- und Sourcegebiete zur gesamten Übergangskapazität bei, während zusätzlich die hohe Dotierstoffkonzentration, die sich bis hinab zu der vergrabenen isolierenden Schicht erstreckt, die gewünschten pn-Übergangseigenschaften liefert und auch für einen geringen gesamten Reihenwiderstand in den Drain- und Sourcegebieten sorgt. Das Vorsehen tiefer Drain- und Sourcegebiete mit einer hohen Dotierstoffkonzentration bis hinab zu der vergrabenen isolierenden Schicht erfordert jedoch aufwendige Implantationstechniken, wodurch zu einer insgesamt hohen Prozesskomplexität beigetragen wird. In anderen Fällen wird eine moderat hohe Dotierstoffkonzentration an der vergrabenen isolierenden Schicht erreicht, indem die Prozessparameter der jeweiligen Ausheizprozesse so eingestellt werden, dass die Diffusion der Dotiermittel während des Ausheizprozesses zu dem gewünschten vertikalen Dotierstoffprofil führt. Die jeweiligen Ausheizparameter sind jedoch unter Umständen nicht mit dem Erfordernis einer geringeren Transistorlänge kompatibel, da auch eine laterale Diffusion, beispielsweise in den Erweiterungsgebieten, stattfindet und zu einer modifizierten Kanallänge führt, wodurch somit größere Abstandshalterbreiten erforderlich sind, um die erhöhte Diffusionsaktivität während eines entsprechenden Ausheizprozesses zu kompensieren. Somit sind Hochtemperaturausheizprozesse mit längeren Prozesszeiten zum Hervorrufen einer hohen Diffusionsaktivität und somit zum Erzeugen eines hohen thermischen Budgets eine wenig attraktive Lösung im Hinblick auf die Vergrößerung der Packungsdichte modernster Halbleiterbauelemente. Somit ist das endgültige Leistungsverhalten von Transistoren in modernen SOI-Bauelementen eine sehr komplexe Kombination einer Vielzahl von Faktoren, wobei der Einfluss dieser Faktoren schwer zu bestimmen ist und wobei einige dieser Faktoren eine unterschiedliche Wirkung auf p-Kanaltransistoren und n-Kanaltransistoren ausüben.
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Ferner wurden in der jüngeren Vergangenheit Techniken entwickelt, in denen das Transistorleistungsverhalten, beispielsweise das Verhalten von p-Kanaltransistoren deutlich verbessert werden kann, indem ein verformtes Halbleitermaterial, etwa eine Silizium/Germanium-Verbindung bereitgestellt wird, die in den Drain- und Sourcegebieten von aktiven Transistorgebieten auf Siliziumbasis hergestellt wird. Die verformte Silizium/Germanium-Verbindung, die auch als eine Silizium/Germanium-Legierung bezeichnet werden kann, wird in einem verformten Zustand auf Grund einer Fehlanpassung des Gitterabstands des natürlichen Siliziums und des natürlichen Silizium/Germanium-Legierungsmaterials bereitgestellt. D. h., das Silizium/Germanium-Material wird auf der Grundlage des Gitterabstands des Siliziums hergestellt, woraus sich ein verformter Silizium/Germanium-Kristall ergibt, der dann mit dem benachbarten Halbleitermaterial in Wechselwirkung tritt, um somit eine Verspannung auszuüben und damit eine gewisse Verformung hervorzurufen. Wenn das verformte Silizium/Germaniu-Legierungsmaterial in den Drain- und Sourcegebieten bereitgestellt wird, wirkt die entsprechende Verspannung, die durch das verformte Material hervorgerufen wird, auf das Kanalgebiet des Transistors ein, wodurch eine entsprechende kompressive Verformung darin hervorgerufen wird, die die Ladungsträgerbeweglichkeit verbessert. In kleinsten Transistorbauelementen, die auf der SOI-Architektur beruhen, können wesentliche Vorteile im Hinblick auf das Leistungsverhalten erreicht werden, indem eine stark verformte Halbleiterlegierung in der Nähe des Kanalgebiets vorgesehen wird, die sich entlang eines wesentlichen Bereichs in der Tiefenrichtung der Halbleiterschicht erstreckt. Folglich führt ein effizienter verformungsinduzierender Mechanismus in SOI-Bauelementen in Verbindung mit einer geringeren parasitären Übergangskapazität zu insgesamt einem Zuwachs im Leistungsvermögen, während zusätzlich ein stark reduziertes thermisches Budget der jeweiligen Ausheizprozesse wünschenswert ist, um die Möglichkeit zum Verringern der lateralen Abmessungen der Transistorbauelemente zu erreichen wie dies zuvor erläutert ist.
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Beim weiteren Verringern der Größe der Bauelemente, beispielsweise gemäß den 45 nm-MOSFET-Technologieansatz, ist die Implantationsenergie zur Herstellung der tiefen Drain- und Sourcegebiete von SOI-Bauelementen im Wesentlichen durch die Ionenblockierwirkung der Gateelektrode begrenzt, da die Dicke der Halbleiterschicht und damit der tiefen Drain- und Sourcegebiete vergleichbar ist mit der Höhe der Gateelektroden. Wenn folglich eine gewünschte hohe Dotierstoffkonzentration an einer gewünschten Tiefe einzubauen ist, beispielsweise an der Grenzfläche zwischen der aktiven Halbleiterschicht und der vergrabenen isolierenden Schicht in dem SOI-Bauelement, ohne dass eine ausgeprägte Dotierstoffdiffusion anzuwenden ist, die zu einer geringeren Dotierstoffkonzentration führt, wie dies auch zuvor erläutert ist, wird die Dotierstoffsorte auch in das Kanalgebiet eingebaut, die unter der Gateelektrode angeordnet ist, wodurch das Transistorleistungsverhalten deutlich beeinträchtigt wird. Anders ausgedrückt, wenn die Implantationsenergie moderat hoch gewählt wird, um die Dotierstoffsorte so anzuordnen, dass diese sich bis zu der vergrabenen isolierenden Schicht mit hoher Konzentration erstreckt, um die Übergangskapazität zu verringern, kann die Polysiliziumgateelektrode nicht in effizienter Weise die Implantationssorte abblocken, woraus sich ein unerwünschter Grad an Dotierung des Kanalgebiets ergibt. Folglich wird das resultierende Transistorverhalten wesentlich durch eine Vielzahl von miteinander in Beziehung stehender Faktoren beeinflusst, etwa durch die Dicke der aktiven Halbleiterschicht, die Höhe der Gateelektroden, das laterale und vertikale Dotierstoffprofil in den jeweiligen aktiven Gebieten der Transistorelemente, die resultierenden Dotierstoffgradienten am pn-Übergang, die wirksame Gesamtgröße und Form des pn-Übergangs, und dergleichen. Da die Änderung eines oder mehrerer dieser Faktoren eine Reihe von miteinander in Beziehung stehender Modifizierungen von Prozessen und Komponenten der einzelnen Halbleiterbauelemente nach sich ziehen kann, ist es sehr schwierig, leistungssteigernde Techniken einzuführen, die zu einem wesentlichen gesamten Leistungszuwachs führen. Beispielsweise können eine Vielzahl von leistungssteigernden Mechanismen vorgesehen werden, die darauf abzielen, das Leistungsverhalten einer Art an Schaltungselementen, etwa von n-Kanaltransistoren oder p-Kanaltransistoren, zu verbessern, ohne dass die andere Art an Schaltungselementen negativ beeinflusst wird, wodurch insgesamt zu einer Zunahme der Leistungsfähigkeit eines komplexen SOI-Bauelements mit komplementären Transistoren beigetragen wird. Z. B. ist eine wirksame Technik zur Verbesserung des Leistungsverhaltens von p-Kanaltransistoren ohne wesentliche Beeinflussung des Verhaltens von n-Kanaltransistoren das Vorsehen einer kompressiven verformungsinduzierenden Halbleiterlegierung, wie dies zuvor beschrieben ist. Andererseits üben eine Vielzahl von Mechanismen, beispielsweise in Bezug auf die gesamte Bauteilgeometrie von p-Kanaltransistoren und n-Kanaltransistoren, einen wesentlichen Einfluss auf das gesamte Leistungsverhalten eines SOI-Bauelements insbesondere für modernste Technologiestandards aus.
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Die
US 7 282 402 B2 bezieht sich auf eine SOI-Anordnung, die aus einem n-Kanal- und einem p-Kanal-Transistor besteht. Auf einer Isolationsschicht sind mehrere Halbleiterschichten vorgesehen, die das aktive Gebiet eines jeweiligen Transistors bilden. Durch eine zusätzliche Schicht in dem p-Kanal-Transistor ist das aktive Gebiet des p-Kanal-Transistors dicker im Vergleich zu dem des n-Kanal-Transistors. Weiterhin sind die Gate-Elektroden-Strukturen des n-Kanal- und des p-Kanal-Transistors mit der gleiche Dicke vorgesehen.
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DE 10 2007 052 167 A1 bezieht sich auf die Anpassung der Dicke einer Gate-Elektroden-Struktur um einen Ionen-Implantationsprozess zu verbessern. Dabei haben dickere Gate-Elektroden den Vorteil, dass sie den Kanal-Bereich unterhalb der Gate-Elektrode besser gegen die Ionenstrahlung abschirmen. Daher läßt sich bei der besseren Abschirmung eine höhere Dotierstoffdichte im Source- und Drain-Gebiet des Transistors erreichen. Nach einem Ionen-Implantationsprozess wird die zusätzliche Höhe der Gate-Elektrode in einem Einebnungsprozess abgetragen.
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US 5 940 691 A bezieht sich auf die Fertigung einer SOI Struktur mit einer Halbleiterschicht, die in verschiedenen Gebieten auf unterschiedliche Dicken heruntergeätzt wird. Über ein extern angelegtes elektrisches Feld lässt sich ein elektrostatischer Ätzprozess und damit auch die resultierende Dicke der Halbleiterschicht beeinflussen. Dabei ermöglicht ein für jede Region einzeln angepasstes elektrisches Feld die Fertigung unterschiedlich dicker Regionen einer Halbleiterschicht. Auf einer unterschiedlich dicken Halbleiterschicht können ein n-Kanal- und ein p-Kanal-Transistor so vorgesehen sein, dass der p-Kanal-Transistor in einem Bereich realisiert ist, der dicker im Vergleich zu einem anderen Bereich ist, in dem ein n-Kanal-Transistor realisiert ist.
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US 6 936 506 B1 und
US 2006/0086987 A1 beziehen sich auf SOI -Transistor-Anordnungen mit unterschiedlich dicken aktiven Gebieten, wobei die Dicke der Gate-Elektrode immer gleich dick vorgesehen ist.
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US 2005/0093035 A1 betrifft ein Herstellungsverfahren für Halbleiterbauelemente. Dafür sind Dummy-Gate-Muster auf einer aktiven Siliziumschicht des SOI-Substrats gebildet. Um Gate-Nuten zu bilden, werden diese Dummy-Gate-Strukturen entfernt. Eine Schwellenspannung jedes Transistors kann durch Ätzen einer aktiven Siliziumschicht in jedem dieser Gate-Nuten, nämlich durch Reduzieren einer Dicke eines Abschnitts, der einen Kanalbereich jedes Transistors bildet, eingestellt werden. Dies ermöglicht die Verbesserung der Freiheitsgrade bei dem Herstellungsverfahren. Im Hinblick auf die zuvor beschriebene Situation betrifft die vorliegende Offenbarung SOI-Halbleiterbauelemente und Verfahren, in denen das gesamte Bauteilleistungsverhalten verbessert wird, indem das Verhalten einer Art an Schaltungselementen verbessert wird, ohne dass andere Schaltungselemente wesentlich negativ beeinflusst werden.
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Überblick über die Offenbarung
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Im Allgemeinen betrifft die vorliegende Offenbarung Halbleiterbauelemente und Verfahren, in denen das Leistungsverhalten von n-Kanaltransistoren verbessert wird, ohne dass im Wesentlichen das Leistungsverhalten von p-Kanaltransistoren beeinträchtigt wird, um somit eine deutliche Leistungssteigerung im Gesamtverhalten von modernen SOI-Bauelementen zu erhalten. Gemäß den hierin offenbarten Prinzipien wurde erkannt, dass in modernen SOI-Halbleiterbauelementen die Dicke der aktiven Halbleiterschicht zu einer deutlich unterschiedlichen Änderung im Leistungsverhalten von n-Kanaltransistoren und p-Kanaltransistoren führen. In diesem Zusammenhang wurde erkannt, dass eine Verringerung der Dicke des Halbleitermaterials für eine ansonsten im Wesentlichen unveränderte Bauteilgeometrie eine Zunahme des Leistungsverhaltens von n-Kanaltransistoren nach sich zieht, während die p-Kanaltransistoren ein beeinträchtigtes Verhalten aufweisen. Eine Verringerung der Dicke einer aktiven Halbleiterschicht für Transistoren, die allgemein einem Technologiestandard mit einer Gatelänge von 50 nm und weniger entsprechen, führt zu einer Steigerung des Leistungsverhaltens von ungefähr 2 bis 3%, beispielsweise im Hinblick auf das statische Verhalten, wie es durch die universale Transistorkurve repräsentiert ist, während andererseits das Verhalten der entsprechenden p-Kanaltransistoren um ungefähr 5% beeinträchtigt wird. In ähnlicher Weise zeigt das dynamische Verhalten, wie es beispielsweise durch Ringoszilatorenmessungen dargestellt wird, eine deutliche Verbesserung für n-Kanaltransistoren, während eine entsprechende Beeinträchtigung von p-Kanaltransistoren beobachtet wird. Z. B. werden Änderungen im Transistorverhalten in dem oben genannten Bereich bei einer Verringerung der Dicke von ungefähr 10 nm für eine anfängliche Dicke von ungefähr 70 bis 80 nm erhalten. Gemäß den hierin offenbarten Prinzipien wird folglich die Dicke der aktiven Gebiete von n-Kanaltransistoren selektiv auf einen geringeren Wert im Vergleich zur Dicke des aktiven Gebiets der pn-Kanaltransistoren bei einer vorgegebenen Gesamtbauteilgeometrie eingestellt, so dass insgesamt eine Steigerung des Leistungsverhaltens erreicht wird, da eine Beeinträchtigung von p-Kanaltransistoren im Wesentlichen vermieden wird.
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Ein erfindungsgemäßes Verfahren umfasst das Einstellen einer ersten Dicke eines Teils einer Halbleiterschicht, die auf einer vergrabenen isolierenden Schicht hergestellt ist, wobei der erste Bereich ein aktives Gebiet eines n-Kanaltransistors repräsentiert. Das Verfahren umfasst ferner das Einstellen einer zweiten Dicke eines zweiten Bereichs der Halbleiterschicht, wobei der zweite Bereich ein aktives Gebiets eines p-Kanaltransistors repräsentiert und wobei die erste Dicke kleiner ist als die zweite Dicke. Ferner umfasst das Verfahren das Bilden einer ersten Gateelektrodenstruktur über dem aktiven Gebiet des n-Kanaltransistors und das Bilden einer zweiten Gateelektrodenstruktur über dem aktiven Gebiet des p-Kanaltransistors, wobei eine Dicke eines Elektrodenmaterials der ersten Gateelektrodenstruktur größer ist als eine Dicke eines Elektrodenmaterials der zweiten Gateelektrodenstruktur. Schließlich umfasst das Verfahren das Bilden von Drain- und Sourcegebieten in den aktiven Gebieten des n-Kanaltransistors und des p-Kanaltransistors, wobei das Bilden von den Drain- und Sourcegebieten nach dem Bilden von der ersten und dem Bilden von der zweiten Gateelektrodenstruktur erfolgt.
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Ein noch weiteres erfindungsgemäßes Verfahren betrifft das Herstellen eins SOI-Bauelements. Das Verfahren umfasst das Verringern einer Dicke eines ersten Bereichs einer Halbleiterschicht, die über einer vergrabenen isolierenden Schicht gebildet ist, während eine Anfangsdicke eines zweiten Bereichs der Halbleiterschicht beibehalten wird, wobei der erste Bereich ein aktives Gebiet eines n-Kanaltransistors und der zweite Bereich ein aktives Gebiet eines p-Kanaltransistors repräsentiert. Des weiteren umfasst das Verfahren das Bilden einer ersten Gateelektrodenstruktur auf dem ersten Bereich mit der geringeren Dicke und das Bilden einer zweiten Gateelektrodenstruktur auf dem zweiten Bereich, der die anfängliche Dicke besitzt, wobei eine Dicke eines Elektrodenmaterials der ersten Gateelektrodenstruktur größer ist als eine Dicke eines Elektrodenmaterials der zweiten Gateelektrodenstruktur. Ferner umfasst das Verfahren das Bilden von Drain- und Sourcegebieten des n-Kanaltransistors in dem ersten Bereich durch Implantieren einer n-Dotierstoffsorte, so dass diese sich bis zur vergrabenen isolierenden Schicht erstreckt, wobei das Bilden von den Drain- und Sourcegebieten nach dem Bilden von der ersten und dem Bilden von der zweiten Gateelektrodenstruktur erfolgt
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Ein erfindungsgemäßes Halbleiterbauelement umfasst einen n-Kanaltransistor, der in und auf einem ersten aktiven Gebiet hergestellt ist, das eine erste Dicke besitzt, wobei der n-Kanaltransistor eine erste Gateelektrodenstruktur aufweist, die auf dem ersten aktiven Gebiet gebildet ist. Das Halbleiterbauelement umfasst ferner einen p-Kanaltransistor, der in und auf einem zweiten aktiven Gebiet hergestellt ist, das eine zweite Dicke besitzt, die größer als die erste Dicke ist, wobei der p-Kanaltransistor eine zweite Gateelektrodenstruktur aufweist, die auf dem zweiten aktiven Gebiet ausgebildet ist, und wobei das erste und das zweite aktive Gebiet auf einem vergrabenen isolierenden Material hergestellt sind, wobei eine Dicke eines Elektrodenmaterials der ersten Gateelektrodenstruktur größer ist als eine Dicke eines Elektrodenmaterials der zweiten Gateelektrodenstruktur. Ferner umfasst das Halbleiterbauelement Drain- und Sourcegebiete, die in dem ersten und zweiten aktiven Gebiet mittels eines Implantationsprozesses hergestellt sind, wobei das Elektrodenmaterial von der ersten Gateelektrodenstruktur und das Elektrodenmaterial von der zweiten Gateelektrodenstruktur beim Implantationsprozess zur Ionenblockierung eingesetzt worden ist.
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Kurze Beschreibung der Zeichnungen
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Weitere Ausführungsformen der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
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1a und 1b schematisch Querschnittsansichten eines SOI-Bauelements während einer Fertigungssequenz zeigen, in der die Dicke des aktiven Gebiets eines n-Kanaltransistors selektiv in Bezug auf die Dicke eines p-Kanaltransistors auf der Grundlage einer Ätzmaske verringert wird, die auch als eine Implantationsmaske gemäß anschaulicher Ausführungsformen verwendet wird;
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1c bis 1f schematisch Querschnittsansichten des SOI-Bauelements während diverser Fertigungsphasen zeigen, wobei eine Gateelektrodenstruktur strukturiert und die Transistorkonfiguration vervollständigt wird, um damit eine größere Gatehöhe im n-Kanaltransistor gemäß anschaulicher Ausführungsformen zu erhalten;
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2a und 2b schematisch Querschnittsansichten des SOI-Bauelements zeigen, in denen Gateelektrodenstrukturen des n-Kanaltransistors und des p-Kanaltransistors auf der Grundlage einer separaten Strukturierungssequenz gemäß noch weiterer anschaulicher Ausführungsformen strukturiert werden;
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3 schematisch eine Querschnittsansicht des SOI-Bauelements während einer nicht erfindungsgemäßen Strukturierungssequenz zeigt, die auf der Grundlage eines im Wesentlichen gleich dicken Elektrodenmaterials über den aktiven Gebieten des p-Kanaltransistors und des n-Kanaltransistors gemäß anschaulicher Ausführungsformen ausgeführt wird;
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4a bis 4c schematisch Querschnittsansichten des Halbleiterbauelements während diverser Fertigungsphasen zeigen, um ein komplexe Implantationsprofil von Drain- und Sourcegebieten des p-Kanaltransistors herzustellen, indem eine Aussparung gebildet wird und nachfolgend eine p-Dotierstoffsorte eingeführt wird, so dass diese sich bis zu der vergrabenen isolierenden Schicht gemäß anschaulicher Ausführungsformen erstreckt; und
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5a und 5b schematisch Querschnittsansichten während diverser Fertigungsphasen zum Einstellen der Dicke der aktiven Gebiete des n-Kanaltransistors und des p-Kanaltransistors auf der Grundlage eines selektiven epitaktischen Aufwachsprozesses gemäß noch weiterer anschaulicher Ausführungsformen zeigen.
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Detaillierte Beschreibung
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Im Allgemeinen betrifft die vorliegende Offenbarung SOI-Halbleiterbauelemente und Fertigungstechniken, in denen die Dicke des aktiven Gebiets von n-Kanaltransistoren selektiv so eingestellt wird, dass diese kleiner ist als die Dicke der p-Kanaltransistoren bei einer vorgegebenen Gesamtbauteilgeometrie, um das Leistungsverhalten des n-Kanaltransistors deutlich zu verbessern, ohne dass das Verhalten des p-Kanaltransistors beeinträchtigt wird. Zu diesem Zweck wird in einigen anschaulichen Ausführungsformen die anfängliche Dicke einer Halbleiterschicht so gewählt, dass diese den Erfordernissen des p-Kanaltransistors entspricht und diese Anfangsdicke wird selektiv für n-Kanaltransistoren unter Anwendung eines geeigneten Maskierungsschemas und eines Ätzprozesses reduziert. In anderen anschaulichen hierin offenbarten Ausführungsformen wird die Halbleiterschicht mit einer Anfangsdicke bereitgestellt, die den Erfordernissen für das höhere Leistungsvermögen des n-Kanaltransistors entspricht und die anfängliche Dicke wird vergrößert, indem ein selektiver epitaktischer Aufwachsprozess in dem aktiven Gebiet des p-Kanaltransistors ausgeführt wird. Ferner beruht in einigen anschaulichen Ausführungsformen die weitere Bearbeitung für die Fertigstellung der Transistorstruktur auf einem Gateelektrodenmaterial mit einer eingeebneten Oberfläche, die somit das gleiche Höhenniveau für den n-Kanaltransistor und den p-Kanaltransistor ergibt, so dass die wirksame Gatehöhe des n-Kanaltransistor im Hinblick auf die wirksame Gatehöhe des p-Kanaltransistors vergrößert ist. Auf Grund der geringeren Dicke der aktiven Halbleiterschicht des n-Kanaltransistors in Verbindung mit einer resultierenden größeren effektiven Gatehöhe wird somit die Ionenblockierwirkung der Gateelektrodenstruktur erhöht, wodurch die Anwendung von Prozessparametern zum Implantieren der n-Dotierstoffsorte ermöglicht wird, so dass diese sich bis zu dem vergrabenen isolierenden Material erstreckt, ohne dass der Dotierstoff in das Kanalgebiet eingebaut wird. Andererseits führt die relativ reduzierte Höhe der Gateelektrode des p-Kanaltransistors zu einer geringeren Abschirmkapazität in Bezug auf Kontaktelemente, wodurch ebenfalls ein besseres Verhalten des p-Kanals erreich wird.
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In noch anderen anschaulichen Ausführungsformen wird die Fertigungssequenz zum Einstellen der unterschiedlichen Dickenwerte für die aktiven Gebiete des n-Kanaltransistors und des p-Kanaltransistors auf der Grundlage einer geeigneten Maske unter Anwendung einer Ätzmaske in Form einer Lackmaske oder einer Aufwachsmaske in Form eines Hartmaskenmaterials ausgeführt, wobei die Maske auch verwendet wird, um ein Wannendotiermittel in das freiliegende aktive Gebiet einzuführen, wodurch zusätzliche Lithographieprozesse vermieden werden. Folglich kann eine deutliche Verbesserung des SOI-Halbleiterbauelements mit einem hohen Grad an Kompatibilität zu konventionellen Prozessen ermöglicht werden, ohne dass eine ausgeprägte zusätzliche Prozesskomplexität durch diese Fertigungsstrategien hervorgerufen wird. Ferner wird in einigen anschaulichen hierin offenbarten Ausführungsformen eine Verbesserung der p-Kanaltransistoren auf der Grundlage der anfänglich dickeren aktiven Halbleiterschicht erreicht, indem geeignete Vertiefungen hergestellt werden und indem eine p-Dotierstoffsorte durch die Aussparungen eingeführt wird, so dass diese sich bis zu dem vergrabenen isolierenden Material erstreckt. Nachfolgend wird ein geeignetes Halbleitermaterial aufgewachsen, um die Vertiefungen wieder aufzufüllen und um eine gewünschte Dicke der aktiven Halbleiterschicht wieder herzustellen. Beispielsweise wird in einigen anschaulichen Ausführungsformen der Einbau einer Dotierstoffsorte vor dem Füllen der Aussparungen mit einer verformungsinduzierenden Halbleiterlegierung, etwa einer Silizium/Germanium-Legierung ausgeführt, die somit eine kompressive Verformung in dem Kanalgebiet des p-Kanaltransistors hervorruft, wodurch das Leistungsverhalten des SOI-Bauelements weiter verbessert wird.
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Mit Bezug zu den begleitenden Zeichnungen werden nunmehr weitere anschauliche Ausführungsformen detaillierter beschrieben.
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1a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 100 mit einem Substrat 101, über welchem eine Halbleiterschicht 103, etwa ein siliziumbasiertes Halbleitermaterial, d. h. ein Halbleitermaterial mit einem mittleren Siliziumanteil von ungefähr 50 Atomprozent oder mehr, gebildet ist. In anderen Fällen ist die Halbleiterschicht 103 aus einem beliebigen anderen Material aufgebaut, etwa Germanium, Silizium/Germanium mit einem Siliziumanteil von weniger als 50 Atomprozent und dergleichen. Des weiteren wird das Halbleiterbauelement 100 als ein SOI-(Slizium-auf-Isolator-)Bauelement betrachtet, das zumindest in dem in 1a gezeigten Bauteilgebiet ein vergrabenes isolierendes Material 102 aufweist, das zwischen dem Substrat 101 und der Halbleiterschicht 103 gebildet ist. Die vergrabene isolierende Schicht 103 ist aus einem beliebigen geeigneten elektrischen Material oder Materialien aufgebaut, etwa Siliziumdioxid, Siliziumnitrid, Siliziumoxinitrid, dielektrische Materialien mit großem ε, dielektrische Materialien mit kleinem ε oder Kombinationen dieser Materialien. In dieser Hinsicht ist ein dielektrisches Material mit kleinem ε als ein dielektrisches Material zu verstehen, das eine Dielektrizitätskonstante von 3,0 oder weniger besitzt. Andererseits ist ein dielektrisches Material mit großem ε als ein dielektrisches Material zu verstehen, das eine Dielektrizitätskonstant von 10,0 oder größer aufweist. Wie zuvor erläutert ist, wird in aufwendigen SOI-Architekturen die Halbleiterschicht 103 mit einer geeigneten Materialzusammensetzung für einen betrachteten Technologiestandard so vorgesehen, dass sie den gesamten Entwurfsregeln genügt, beispielsweise um darin und darüber Transistoren mit einer Gatelänge von ungefähr 50 nm und weniger herzustellen. Beispielsweise wird eine Anfangsdicke, wie sie durch 103j dargestellt ist, der Halbleiterschicht 103 im Bereich von 50 bis 100 nm eingestellt, wobei in dem gezeigten Beispiel die Anfangsdicke 103j so gewählt ist, dass diese den Erfordernissen eines p-Kanaltransistors 105p entspricht, der in und über einem aktiven Gebiet 103p zu bilden ist, das in der Halbleiterschicht 103 auf der Grundlage von Isolationsstrukturen 103s hergestellt ist. Die Isolationsstrukturen 103s werden in Form von flachen Grabenisolationsstrukturen bereitgestellt, die lateral das aktive Gebiet 103p von einem aktiven Gebiet 103n trennen, in und über welchem ein n-Kanaltransistor 150n hergestellt wird, jedoch auf der Grundlage einer geringeren Dicke 103r des aktiven Gebiets 103n. Beispielsweise beträgt in einigen anschaulichen Ausführungsformen die geringere Dicke 103r ungefähr 90% bis 0% der Anfangsdicke 103j. Wie zuvor erläutert ist, kann für eine entsprechende Differenz in der Dicke zwischen dem aktiven Gebiet 103n und dem aktiven Gebiet 103p für ansonsten eine vorgegebene Gesamttransistorkonfiguration eine deutliche Verbesserung des Leistungsverhaltens des Transistors 150n erreicht werden.
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Das in 1a gezeigte Halbleiterbauelement 100 kann auf der Grundlage einer beliebigen geeigneten Prozessstrategie hergestellt werden, um die Halbleiterschicht 103 mit der erforderlichen Dicke 103j bereitzustellen, beispielsweise auf der Grundlage des oben spezifizierten Dickenbereichs. Zu diesem Zweck können gut etablierte Scheibenverbindungstechniken, aufwendige Implantations- und Oxidationsprozesse und dergleichen eingesetzt werden, um das Substrat 101 mit der vergrabenen isolierenden Materialschicht 102 und der Halbeiterschicht 103 bereitzustellen, deren Anfangsdicke 103j weiter angepasst wird, beispielsweise durch epitaktisches Aufwachsen, Einebnungstechniken und dergleichen. Daraufhin werden die Isolationsstrukturen 103s auf der Grundlage gut etablierter Fertigungstechniken hergestellt, wozu Lithographieprozesse, Ätzprozesse, Abscheideprozesse und Einebnungsprozesse gehören, um entsprechende Isolationsgräben mit einem geeigneten dielektrischen Material, etwa Siliziumdioxid, Siliziumnitrid und dergleichen aufzufüllen. Daraufhin wird eine Maske 104 über der Halbleiterschicht 103 gebildet, so dass das aktive Gebiet 103n freigelegt ist, während das aktive Gebiet 103p abgedeckt ist. In einer anschaulichen Ausführungsform wird die Maske 104 als ein Lackmaterial mit einer geeigneten Dicke vorgesehen, so dass das erforderliche Ätzverhalten ermöglicht wird und so dass diese auch als eine Implantationsmaske zum Einbau einer gewünschten Wannendotierstoffsorte in das aktive Gebiet 103n dient, um damit die grundlegende Leitfähigkeitsart des Transistors 105n einzurichten. Zu diesem Zweck können gut etablierte Lithographietechniken eingesetzt werden. Es sollte beachtet werden, dass eine Sequenz zum Einbau eines n-Dotiermittels in das aktive Gebiet 103p auf der Grundlage einer geeigneten Maske vor dem Herstellen der Maske 104 ausgeführt werden kann, während in anderen Fällen die Wannendotierstoffsorte für das aktive Gebiet 103p nach der Verringerung der Dicke des aktiven Gebiets 103n eingeführt wird. In einer anschaulichen Ausführungsform wird das Halbleiterbauelement der Einwirkung einer Ätzumgebung 105 unterworfen, die in geeigneter Weise eingerichtet wird, um Siliziummaterial selektiv in Bezug auf die Ätzmaske 104 und die Isolationsstruktur 103s zu entfernen. Zu diesem Zweck sind eine Vielzahl selektiver Ätzrezepte im Stand der Technik für siliziumbasierte Materialien verfügbar und können während des Ätzprozesses 105 eingesetzt werden. Beispielsweise können plasmagestützte Prozesse auf der Grundlage von Wasserstoffbromid, Fluor, Chlor und dergleichen angewendet werden. In anderen Fällen können nasschemische Ätzrezepte unter Anwendung geeigneter Basen, etwa Kaliumhydroxid und dergleichen, verwendet werden, um das Material des aktiven Gebiets 103n abzutragen, wodurch die gewünschte geringere Dicke 103r erreicht wird. Es sollte beachtet werden, dass in einigen anschaulichen Ausführungsformen, wenn ein entsprechender Materialabtrag der Maske 104 zu einer deutlichen Verringerung der Dicke führt, ein entsprechender Implantationsprozess zum Einbau der Wannendotierstoffsorte in das aktive Gebiet 103n vor dem Ätzprozess 105 ausgeführt werden kann. In diesem Falle besitzt die Maske 104 ihre anfängliche Ionenblockierwirkung, um damit das Eindringen der p-Dotierstoffsorte in das aktive Gebiet 103p zu unterdrücken.
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1b zeigt schematisch das Halbleiterbauelement 100 in einer weiter fortgeschrittenen Fertigungsphase gemäß einer anschaulichen Ausführungsform. Wie gezeigt, weist das aktive Gebiet 103n die geringere Dicke 103r auf und wird einem Ionenimplantationsprozess 106 unterzogen, um eine Wannendotierstoffsorte bzw. eine Potentialtopfdotierstoffsorte 106n einzuführen, wobei geeignete ausgewählte Implantationsparameter in Bezug auf Energie und/oder Dosis für die geringere Dicke 103r angewendet werden. Beispielsweise wird typischerweise eine geringere Implantationsenergie angewendet, so dass die Maske 104 weiterhin für eine ausreichende Ionenblockierwirkung sorgt, selbst wenn ein gewisser Grad an Materialerosion während des vorhergehenden Ätzprozesses 105, der in 1a beschrieben ist, aufgetreten ist. Durch Verwenden der Maske 104 für das selektive Reduzieren der Dicke der Halbleiterschicht 103 und für das Einbauen der Wannendotierstoffsorte 106n für den Transistor 150 wird somit ein zusätzlicher Lithographieschritt vermieden, wodurch ein hoher Grad an Kompatibilität zu konventionellen Fertigungstechniken erreicht wird, ohne dass eine zusätzliche Prozesskomplexität entsteht.
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Wie zuvor beschrieben ist, wird vor dem Ätzprozess 105 (siehe 1a) oder nach dem Einbau der Wannendotierstoffsorte 106n eine n-Dotierstoffsorte in das aktive Gebiet 103p eingeführt, um damit darin die grundlegende Dotierstoffkonzentration einzurichten.
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1c zeigt schematisch das Halbleiterbauelement 100 in einer weiter fortgeschrittenen Fertigungsphase, in der ein Gatedielektrikumsmaterial 151a auf den aktiven Gebieten 103n, 103p und möglicherweise auf der Isolationsstruktur 103s (nicht gezeigt) hergestellt wird, wobei dies von der Art des verwendeten Materials und der entsprechenden Prozessstrategie abhängt. Beispielsweise enthält das Gatedielektrikumsmaterial 151a ein „konventionelles” dielektrisches Material, etwa Siliziumdioxid, Siliziumnitrid, Siliziumoxinitrid und dergleichen. In anderen Fällen kann zusätzlich oder alternativ das Gatedielektrikumsmaterial komplexe dielektrische Materialien aufweisen, die auch als dielektrische Materialien mit großem ε bezeichnet werden, um damit eine hohe kapazitive Kopplung bei einer vorgegebenen physikalischen Dicke des dielektrischen Materials 151a zu erreichen. Ferner ist eine Schicht 151b auf dem Gatedielektrikumsmaterial 151a gebildet und enthält ein oder mehrere Materialien, die als Elektrodenmaterialien dienen können. Beispielsweise weist die Schicht 151b ein Siliziummaterial auf, etwa in Form eines Polysiliziummaterials, eines amorphen Siliziummaterials und dergleichen, das als ein Elektrodenmaterial nach dem Strukturieren der Schicht 151b dient. In anderen Fällen werden andere geeignete Materialzusammensetzungen verwendet, wie dies im Hinblick auf das Erhalten der gewünschten Gesamttransistorkonfiguration erforderlich ist. Die Materialschicht 151b kann bei Bedarf zusätzliche Materialien aufweisen, etwa eine Deckschicht, etwa in Form von Siliziumnitridmaterial, einem Siliziumdioxidmaterial und dergleichen, wobei dieses Material für das geeignete Strukturieren der Schicht 151b und zum Schützen der Integrität eines eigentlichen Elektrodenmaterials während der weiteren Bearbeitung dienen kann, wie dies auch noch nachfolgend detaillierter erläutert ist. In noch anderen anschaulichen Ausführungsformen weist die Schicht 151b ein metallenthaltendes Elektrodenmaterial auf, typischerweise in Verbindung mit einem Siliziummaterial oder einem Silizium/Germanium-Material und dergleichen. Das dielektrische Material 151a und das Elektrodenmaterial 151b können auf der Grundlage einer beliebigen geeigneten Prozesstechnik hergestellt werden. Beispielsweise werden aufwendige Oxidations- und/oder Abscheidetechniken zur Herstellung des Gatedielektrikums 151a eingesetzt, woran sich das Abscheiden des einen oder der mehreren Materialien der Schicht 151b anschließt, wobei auf Grund der durch die geringere Dicke 103r hervorgerufenen Oberflächentopographie eine entsprechende Oberflächentopographie auch in der Schicht 151b hervorgerufen wird. Folglich ist eine anfängliche Dicke 151t des Materials 151b über dem aktiven Gebiet 103n und dem aktiven Gebiet 103p im Wesentlichen gleich.
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1d zeigt schematisch das Halbleiterbauelement 100 gemäß anschaulicher Ausführungsformen, in denen das Bauelement 100 einem Einebnungsprozess 107 unterzogen wird, um eine eingeebnete Oberfläche 151s der Materialschicht 151b zu erhalten. Beispielsweise umfasst der Einebnungsprozess 107 einen chemischmechanischen Polierprozess, während welchem der Unterschied des Höhenniveaus der Schicht 151b im Wesentlichen abgebaut wird. In anderen Fällen wird eine andere geeignete Einebnungstechnik eingesetzt, beispielsweise werden geeignete Ätztechniken ausgeführt, möglicherweise in Verbindung mit einem Einebnungsmaterial, das auf der Materialschicht 151b in einer sehr nicht konformen Weise aufgebracht wird. Nach dem Einebnungsprozess 107 ist somit eine Dicke oder Höhe 151n des elektrodenenthaltenden Materials 151b über dem aktiven Gebiet 103n größer im Vergleich zur resultierenden Höhe 151p der Schicht 151b über dem aktiven Gebiet 103p. Beispielsweise wird die Höhe 151n so gewählt, dass diese im Wesentlichen den Entwurfsregeln für die betrachtete Technologie entspricht, wodurch eine geringere Gatehöhe, d. h. die Höhe 151p, für den p-Kanaltransistor 150p erreicht wird, was vorteilhaft ist im Hinblick auf eine geringere Abschirmkapazität, wie dies zuvor erläutert ist. Auf der Grundlage der eingeebneten Oberfläche 151s wird nunmehr die weitere Bearbeitung fortgesetzt, indem die Schicht 151b beispielsweise durch Anwendung gut etablierter Lithographie- und Ätztechniken strukturiert wird.
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1e zeigt schematisch das Halbleiterbauelement 100 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, ist eine erste Gateelektrodenstruktur 151n über dem aktiven Gebiet 103n und eine zweite Gateelektrodenstruktur 151p über dem aktiven Gebiet 103p gebildet. Die Gateelektrodenstrukturen 15m, 151p weisen ein Elektrodenmaterial auf, d. h. zumindest einen Teil des zuvor bereitgestellten Materials 151b, wobei der Einfachheit halber das Gateelektrodenmaterial als Material 151b bezeichnet ist. Es sollte jedoch beachtet werden, dass ein Teil der zuvor bereitgestellten Schicht 151b (siehe 1b, 1d) entfernt worden ist, beispielsweise, wenn ein Teil des Materials 151c anfänglich als ein Deckmaterial bereitgestellt wird, wie dies auch nachfolgend detaillierter erläutert ist. Auf Grund eines Unterschieds in Höhe besitzt auch die Gateelektrodenstruktur 151n eine größere Höhe im Vergleich zu der Gateelektrodenstruktur 151p, wobei zu beachten ist, dass der Begriff „Höhe” so zu verstehen ist, dass dieser die entsprechende Oberfläche 103a der aktiven Gebiete 103n, 103p als Bezugspunkt besitzt. Andererseits die „Gesamthöhe” der Transistoren 150n, 150p, d. h. die vertikale Erstreckung der aktiven Gebiet und der jeweiligen Gateelektrodenstruktur, im Wesentlichen identisch für beide Transistoren. Des weiteren umfassen die Gateelektrodenstrukturen 151n, 151p das Gatedielektrikumsmaterial 151a mit einer geeigneten Zusammensetzung und Dicke, wie dies zuvor erläutert ist. Ferner besitzen die Gateelektrodenstrukturen 151n, 151p eine Länge, d. h. in 1e die horizontale Erstreckung des Gateelektrodenmaterials, 151b, die ungefähr 50 nm und weniger in aufwendigen Anwendungen beträgt. Es sollte beachtet werden, dass in einigen anschaulichen Ausführungsformen die Gatelänge für die Transistoren 150n, 150p unterschiedlich gewählt werden kann, wie dies nachfolgend detaillierter erläutert ist.
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Ferner ist in der gezeigten Fertigungsphase eine Seitenwandabstandshalterstruktur 151c an Seitenwänden des Gateelektrodenmaterials 151b vorgesehen. Des weiteren sind Drain- und Sourcegebiete 152 in den aktiven Gebieten 103n, 103p auf der Grundlage einer geeigneten n-Dotierstoffsorte bzw. p-Dotierstoffsorte hergestellt.
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Das in 1e hergestellte Halbleiterbauelement 100 kann auf der Grundlage der folgenden Prozesse hergestellt werden. Nach dem Strukturieren der Materialschicht 151b wird ein Teil der Abstandshalterstruktur 151c hergestellt, beispielsweise um einen gewünschten lateralen Abstand eines Teils der Drain- und Sourcegebiete 152 auf der Grundlage eines geeigneten Maskierungsschemas vorzugeben, wobei entsprechende Dotierstoffsorten eingebaut werden, woran sich das Herstellen eines oder mehrerer weiterer Abstandshalterelemente der Struktur 151c anschließt, um einen gewünschten lateralen Abstand zu dem Elektrodenmaterial 151b einzustellen. In der in 1e gezeigten Ausführungsform wird angenommen, dass ein geeignetes Dotierstoffprofil für die Drain- und Sourcegebiete 152 des Transistors 150p auf der Grundlage der Abstandshalterstruktur 151c erreicht wird, und daraufhin wird eine Implantationsmaske 108 vorgesehen, um den Transistor 150p abzudecken und den Transistor 150n freizulassen. Als nächstes wird ein Implantationsprozess 109 ausgeführt, um die Drain- und Sourcegebiete 152 fertig zu stellen, indem eine gewünschte hohe Dotierstoffkonzentration eingebracht wird, die sich bis hinab zu einer gewünschten Tiefe erstreckt. Wie zuvor erläutert ist, wird ein besseres Leistungsverhalten erreicht, indem die Drain- und Sourcegebiete 152 „nach unten ausgedehnt” werden, d. h. in dem eine hohe Dotierstoffkonzentration bereitgestellt wird, die sich bis zu dem vergrabenen isolierenden Material 102 erstreckt. In konventionellen Strategien wird die Implantationsenergie typischerweise durch die Ionenblockierwirkung der Gateelektrode beschränkt, d. h. die Dicke des Elektrodenmaterials 151b, was zu einem deutlichen Abfall der Konzentration in Richtung des vergrabenen isolierenden Materials 102 führen kann, wobei das nach unten Ausdehnen der Dotierstoffsorte dann durch einen höheren Grad an Dotierstoffdiffusion während der nachfolgenden Ausheizprozesse erreich wird, wie dies auch zuvor erläutert ist. In den in 1e gezeigten Ausführungsformen ist das Verhältnis zwischen der Gatehöhe und der Dicke des aktiven Gebiets 103n bei einer vorgegebenen Gatehöhe größer und somit können für ähnliche Implantationsenergie im Vergleich zu konventionellen Bauelementen größere Eindringtiefen und somit eine größere Konzentration an der vergrabenen isolierenden Schicht 102 erreicht werden. Folglich wird relativ zu dem aktiven Gebiet 103n eine „höhere” Implantationsenergie verwendet, wodurch eine gewünschte hohe Dotierstoffkonzentration an dem Material 102 erreicht wird, wodurch somit ein geringerer Grad an Dotierstoffdiffusion während nachfolgender Ausheizprozesse zulässig ist.
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1f zeigt schematisch das Halbleiterbauelement 100 in einer weiter fortgeschrittenen Fertigungsphase, in der Metallsilizidgebiete in den Drain- und Sourcegebieten 152 und möglicherweise in den Gateelektrodenstrukturen 15m, 151p gebildet sind. Des weiteren ist ein dielektrisches Zwischenschichtmaterial 120, das zwei oder mehr Materialschichten 121, 122 aufweisen kann, so gebildet, dass es die Transistoren 150n, 150p einschließt. Beispielsweise repräsentiert die Schicht 121 eine Ätzstoppschicht, etwa ein Siliziumnitridmaterial, während die Schicht 122 in Form eines Siliziumdioxidmaterials und dergleichen vorgesehen ist, wobei dies von der gesamten Prozessstrategie abhängt. Die Metallsilizidgebiete 153 können auf der Grundlage gut etablierter Prozesstechniken nach dem Aktivieren der Dotiermittel in den Drain- und Sourcegebieten 152 und nach dem Reduzieren der durch Implantation hervorgerufenen Schäden gebildet werden, wobei, wie zuvor erläutert ist, eine beliebige geeignete Ausheiztechnik eingesetzt werden kann. Daraufhin wird die Ätzstoppschicht 121 abgeschieden, möglicherweise als ein stark verspanntes dielektrisches Material, um damit das Leistungsverhalten eines oder beider der Transistoren 150n, 150p zu verbessern. Daraufhin wird das Material 122 abgeschieden und bei Bedarf eingeebnet, um eine bessere Oberflächentopographie zur Herstellung entsprechender Öffnungen 123n, 123p für Kontaktelemente zu schaffen, die eine Verbindung zu den Transistoren 150n, 150p herstellen. Auf Grund der geringeren Höhe der Gateelektrodenstruktur 151p führt das Kontaktelement 123p zu einer geringeren Abschirmkapazität, wodurch das Leistungsverhalten des p-Kanaltransistors 150p verbessert wird. Andererseits besitzt der n-Kanaltransistor 150n ein besseres Leistungsverhalten auf Grund seines statischen und dynamischen Verhaltens mit der geringeren Dicke des aktiven Gebiets 103n, wie dies zuvor erläutert ist.
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Mit Bezug zu den 2a und 2b werden nunmehr weitere anschauliche Ausführungsformen beschrieben, in denen die Gateelektrodenstrukturen für die Transistoren 150n, 150p in einer separaten Sequenz hergestellt werden, wenn ein Unterschied in der effektiven Dicke des Elektrodenmaterials 151b als ungeeignet erachtet wird.
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2a zeigt schematisch das Halbleiterbauelement 100 in einem Zustand, in welchem das Elektrodenmaterial oder das elektrodenenthaltende Material 151d die eingeebnete Oberfläche 151s aufweist, wie dies zuvor erläutert ist. Des weiteren ist eine Gatemaske 110 über dem elektrodenenthaltenden Material 151b ausgebildet, so dass der Transistor 150p abgedeckt wird, während ein Gatemaskenstrukturelement 110n über dem aktiven Gebiet 103n vorgesehen ist. Zu diesem Zweck können moderne Lithographieverfahren eingesetzt werden, in denen die Breite 110w des Maskenstrukturelements 110n gemäß den gesamten Entwurfsregeln eingestellt wird. Da die Gateelektrodenstrukturen für die Transistoren 150n, 150p während separater Strukturierungssequenzen hergestellt werden, ist auch eine individuelle Einstellung der Gatelänge der Transistoren 152n, 150p bei Bedarf möglich. Anschließend wird die Maske 110 als eine Ätzmaske zum Strukturieren der Materialschicht 151b eingesetzt, wobei die Ätzparameter speziell an die größere effektive Dicke 151u angepasst sind. Beispielsweise wird eine unerwünschte Einwirkung der entsprechenden Ätzumgebung auf das Gatedielektrikumsmaterial 151a vermieden und es können gut etablierte Rezepte eingesetzt werden.
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2b zeigt schematisch das Halbleiterbauelement 100 in einer weiter fortgeschrittenen Fertigungsphase, in der die Gateelektrodenstruktur 151n über dem aktiven Gebiet 151 gebildet ist und durch eine Maske 111 abgedeckt ist, die das Material 151b über dem aktiven Gebiet 103p freilässt. Des weiteren ist ein Gatemaskenstrukturelement 111p über dem Material 151b vorgesehen und besitzt eine geeignete Breite, um damit eine gewünschte Gatelänge für den Transistor 150p einzustellen. Im Hinblick auf die Herstellung der Maske 111 gelten die gleichen Kriterien, wie sie zuvor mit Bezug zur Maske 110 angegeben sind, die in 2a gezeigt ist. Daraufhin wird ein weiterer Ätzprozess mit ausgewählten Prozessparametern ausgeführt, um beispielsweise im Hinblick auf die Ätzzeit, um damit ebenfalls eine unerwünschte Einwirkung auf das Gatedielektrikumsmaterial 151a zu vermeiden. Folglich kann ein unerwünschter Materialabtrag in den aktiven Gebieten 103n, 103p während der Strukturierungssequenzen für die Herstellung der Gateelektrodenstrukturen vermieden werden, obwohl eine unterschiedliche Dicke des Materials 151b über den aktiven Gebieten 103n, 103p vorgesehen ist. Danach wird die weitere Bearbeitung fortgesetzt, wie dies auch zuvor beschrieben ist.
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3 zeigt schematisch das Halbleiterbauelement 100 in einer Variante, in der das elektrodenenthaltende Material 151b auf der Grundlage der Gatemaskenstrukturelemente 110n, 110p strukturiert wird, die auf der Grundlage einer gemeinsamen Belichtungs- und Strukturierungsprozess gebildet sind. In diesem Falle wird ein hoher Grad an Flexibilität bei der Einstellung der individuellen Gatelänge erreicht. Des weiteren besitzt das Material 151b über den aktiven Gebieten 103n, 103p in dieser nicht erfindungsgemäßen Variante im Wesentlichen die gleiche Dicke, so dass bei einem Strukturierungsprozess 112 die jeweiligen Gateelektrodenstrukturen mit der gleichen Höhe oder Dicke des elektrodenenthaltenden Materials 151b geschaffen werden. Somit kann die weitere Bearbeitung dann in ähnlicher Weise fortgesetzt werden, wie dies zuvor beschrieben ist, wodurch für ein hohes Maß an Kompatibilität zu konventionellen Prozessstrategien gesorgt wird.
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4a zeigt schematisch eine Querschnittsansicht des Halbleiterbauelements 100 gemäß noch weiterer anschaulicher Ausführungsformen, in denen zusätzliche leistungssteigernde Mechanismen in den Transistor 150p integriert sind. In der gezeigten Fertigungsphase besitzt das aktive Gebiet 103n die geringere Dicke 103r, wie dies auch zuvor erläutert ist, während das aktive Gebiet 103p die Anfangsdicke 103j aufweist. Des weiteren enthalten die Gateelektrodenstrukturen 151n, 151p eine Deckschicht 151e, etwa in Form eines Siliziumnitridmaterials und dergleichen, so dass die Integrität des Elektrodenmaterials 151b der Gateelektrodenstruktur 151p durch die Deckschicht 151d in Verbindung mit einem Abstandshalterelement 151f bewahrt wird. Andererseits sind die Gateelektrodenstruktur 151n und das aktive Gebiet 103n durch eine Maskenschicht 115 abgedeckt.
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Das in 4a gezeigte Halbleiterbauelement 100 kann auf der Grundlage der folgenden Prozesse hergestellt werden. Nach dem Strukturieren der Gateelektrodenstrukturen 151n, 151p, die die Deckmaterialien 151d enthalten, wird die Maskenschicht 115 mit einer gewünschten Dicke abgeschieden. Daraufhin wird eine Maske 113, etwa eine Lackmaske, so hergestellt, dass diese den Transistor 150n abdeckt, während der Transistor 150p der Einwirkung einer Sequenz aus Ätzprozessen 114 unterliegt, um zunächst das Abstandshalterelement 115s zu bilden und nachfolgend in das aktive Gebiet 103p zu ätzen, wodurch Aussparungen 103c geschaffen werden, die von der Gateelektrodenstruktur 151p durch die Abstandshalterelemente 115s lateral beabstandet sind. Es sollte beachtet werden, dass bei Bedarf die Maske 113 nach dem Herstellen des Abstandshalterelements 115s und vor dem Herstellen der Aussparungen 103c entfernt werden kann. Die Ätzsequenz 114 kann auf der Grundlage gut etablierter Ätzrezepte ausgeführt werden.
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4b zeigt schematisch das Halbleiterbauelement 100, wenn es einem Ionenbeschuss 116 unterzogen wird, um eine p-Dotierstoffsorte 116p durch die Aussparungen 103c in den freiliegenden Bereich des aktiven Gebiets 103p einzubringen, so dass die Dotierstoffsorte 116p sich bis zu dem vergrabenen isolierenden Material 102 erstreckt. Somit wird eine gewünschte hohe Dotierstoffkonzentration an der Unterseite der Aussparungen 103c geschaffen. Während des Implantationsprozesses 116 dient eine Maskenschicht 115, möglicherweise in Verbindung mit der Maske 113, als eine Implantationsmaske, um damit das Einbringen der p-Dotierstoffsorte in das aktive Gebiet 103n zu vermeiden.
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4c zeigt schematisch das Halbleiterbauelement 100 in einer weiter fortgeschrittenen Fertigungsphase, in der ein selektiver epitaktischer Aufwachsprozess 117 ausgeführt wird, um die Aussparungen 103c mit einem Halbleitermaterial 117a aufzufüllen, wodurch eine gewünschte Dicke des aktiven Gebiets 103p wieder hergestellt wird. Bei Bedarf wird das Halbleitermaterial 117a in Form eines in-situ-dotierten Materials bereitgestellt, wodurch zu einem besseren gesamten Dotierstoffprofil für den Transistor 150p beigetragen wird. In einigen anschaulichen Ausführungsformen wird das Halbleitermaterial 117a in Form einer verformungsinduzierenden Halbleiterlegierung bereitgestellt, etwa als eine Silizium/Germanium-Legierung, eine Silizium/Germanium/Zinn-Legierung, eine Silizium/Zinn-Legierung und dergleichen, um damit eine kompressive Verformungskomponente 154s in einem Kanalgebiet 154 des Transistors 150p hervorzurufen. Auf diese Weise kann das Leistungsverhalten des Transistors 150p verbessert werden auf Grund einer besseren Ladungsträgerbeweglichkeit in dem Kanalgebiet 154. Daraufhin werden das Abstandshalterelement 115s, die Maskenschicht 115 und die Deckmaterialien 151d entfernt und die weitere Bearbeitung wird in ähnlicher Weise fortgesetzt, wie dies zuvor beschrieben ist. Wenn die Gateelektrodenstrukturen mit einer unterschiedlichen Höhe oder Dicke bereitgestellt werden, indem etwa eine eingeebnete Oberfläche nach dem Abscheiden des elektrodenenthaltenden Materials verwendet wird, wie dies zuvor erläutert ist, kann folglich eine effiziente Ausdehnung nach unten für den Transistor 150n während der Herstellung von Drain- und Sourcegebieten erreicht werden, wie dies zuvor beschrieben ist, wobei auch eine höhere Dotierstoffkonzentration an dem vergrabenen isolierenden Material 102 auf Grund des Einbaus des p-Dotierstoffmittels 116p erreich wird.
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5a zeigt schematisch das Halbleiterbauelement 100 gemäß weiterer anschaulicher Ausführungsformen. Wie gezeigt, umfasst das Bauelement 100 die aktiven Gebiete 103n, 103p mit der geringeren Dicke 103r, die einer Solldicke für den Transistor 150n entspricht. Ferner ist die Maske 118 über dem aktiven Gebiet 103n vorgesehen, um als eine Aufwachsmaske während eines Abscheideprozesses zum Vergrößern der reduzierten Dicke 103r in dem aktiven Gebiet 103p zu dienen. Die Maske 118 ist aus einem beliebigen geeigneten Material aufgebaut, etwa aus Siliziumnitrid und dergleichen. In einigen anschaulichen Ausführungsformen wird eine Dicke 118t so gewählt, dass eine ausreichende Ionenblockierwirkung in einer späteren Fertigungsphase erreicht wird, um eine Wannendotierstoffsorte in das aktive Gebiet 103p einzuführen.
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Die Maske 118 kann auf der Grundlage gut etablierter Abscheideprozesse hergestellt werden, etwa durch plasmaunterstützte CVD, thermisch aktivierte CVD und dergleichen.
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5b zeigt schematisch das Halbleiterbauelement 100, wenn es der Wirkung einer Abscheideumgebung unterliegt, die auf der Grundlage von Prozessparametern eingerichtet wird, die für ein selektives Abscheiden eines Halbleitermaterials auf freiliegenden kristallinen Oberflächenbereichen sorgen, d. h. auf dem aktiven Gebiet 103p, während eine Materialabscheidung auf dielektrischen Oberflächenbereichen im Wesentlichen unterdrückt wird. Das Halbleitermaterial, das aus einer beliebigen gewünschten Materialzusammensetzung aufgebaut ist, etwa Silizium, Silizium/Germanium und dergleichen, wird mit einer geeigneten Dicke gebildet, so dass eine Solldicke 103j erreicht wird, die für den Transistor 150p geeignet ist. Beispielsweise wird das Material mit einer Dicke von ungefähr 5 bis 50 nm vorgesehen, um damit eine gewünschte Solldicke für den p-Kanaltransistor 150p zu schaffen. In einer anschaulichen Ausführungsform ist zumindest eine Oberfläche 119s des zusätzlichen Halbleitermaterials aus dem gleichen Material wie das aktiver Gebiet 103p aufgebaut, wodurch für ähnliche Bedingungen während der weiteren Bearbeitung gesorgt wird, d. h. während der Herstellung eines Gatedielektrikumsmaterials auf dem aktiven Gebiet 103n, 103p. Folglich kann die weitere Bearbeitung auf der Grundlage der unterschiedlichen Dickenwerte 103r, fortgesetzt werden, um damit eine deutliche Verbesserung des Leistungsverhaltens des Transistors 150n zu erreichen, wie dies auch zuvor erläutert ist. In einigen anschaulichen Ausführungsformen wird die weitere Bearbeitung fortgesetzt, indem eine Wannendotierstoffsorte in das aktive Gebiet 103p unter Anwendung der Maske 118 als eine Implantationsmaske eingebaut wird. Folglich kann in diesem Falle ein zusätzlicher Lithographieschritt zum Bereitstellen der unterschiedlichen Dickenwerte für die aktiven Gebiete 103n, 103p im Hinblick auf die konventionelle Prozessstrategie vermieden werden.
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Es gilt also: Die vorliegende Offenbarung stellt Halbleiterbauelemente und Fertigungstechniken bereit, in denen die Dicke eines aktiven Gebiets eines n-Kanaltransistors in einem SOI-Bauelement in Bezug auf eine Solldicke eines p-Kanaltransistors reduziert ist, wodurch das dynamische und statische Verhalten des n-Kanaltransistors deutlich verbessert wird. Ferner werden in einigen anschaulichen Ausführungsformen zusätzliche Lithographieschritte vermieden, indem eine Ätzmaske oder eine Aufwachsmaske als eine Implantationsmaske zum Einrichten der grundlegenden Dotierstoffkonzentration in einem jeweiligen aktiven Gebiet verwendet wird.
