JP2008294148A - 半導体装置の製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 28
- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 239000012535 impurity Substances 0.000 claims abstract description 109
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 40
- 238000000034 method Methods 0.000 claims abstract description 26
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 11
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 11
- 239000001301 oxygen Substances 0.000 claims abstract description 11
- 238000010438 heat treatment Methods 0.000 claims abstract description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 17
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 17
- 238000004380 ashing Methods 0.000 claims description 7
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- 229920001721 polyimide Polymers 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 2
- 229910052799 carbon Inorganic materials 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 37
- 230000008569 process Effects 0.000 abstract description 16
- 239000010408 film Substances 0.000 description 62
- 229920002120 photoresistant polymer Polymers 0.000 description 12
- 238000000926 separation method Methods 0.000 description 10
- 238000002955 isolation Methods 0.000 description 8
- 238000005468 ion implantation Methods 0.000 description 6
- 229910052796 boron Inorganic materials 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000010409 thin film Substances 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 230000001133 acceleration Effects 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 239000000470 constituent Substances 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000012937 correction Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 1
- 238000010306 acid treatment Methods 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 229910052736 halogen Inorganic materials 0.000 description 1
- 150000002367 halogens Chemical class 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
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- Power Engineering (AREA)
- High Energy & Nuclear Physics (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
【解決手段】 nMOS形成領域の多結晶シリコン膜にn型不純物を導入し、加熱処理によりn型不純物領域を形成し、pMOS形成領域の多結晶シリコン膜にp型不純物を導入し、加熱処理によりp型不純物領域を形成することを含む半導体装置の製造方法であって、pMOS形成領域の多結晶シリコン膜をマスクで覆って、nMOS形成領域の多結晶シリコン膜の表面にn型不純物を導入する工程と、酸素を用いた処理により前記マスクを除去するとともに、nMOS形成領域の多結晶シリコン膜の表面に酸化膜10を形成する工程と、酸化膜10をマスクに用いてpMOS形成領域の多結晶シリコン膜1の表面にp型不純物12を導入する工程とを含むことを特徴とする。
【選択図】 図7
Description
nMOS形成領域およびpMOS形成領域上に、ゲート電極となるアンドープの多結晶シリコン膜91が形成される。多結晶シリコン膜91の厚さは100nm以上である。pMOS形成領域の多結晶シリコン膜91が第1のフォトレジストマスク92により覆われる。第1のフォトレジストマスク92の厚さは、300nm以上である。第1のフォトレジストマスク92をマスクに用いて、イオン注入プロセスにより、n型不純物(ここではリン)93がnMOS形成領域の多結晶シリコン膜91中に注入される。その結果、多結晶シリコン膜91の表面にn型不純物導入領域94が形成される。上記イオン注入プロセスは、加速エネルギー:5keV−10keV、ドーズ量:3−8×1015cm-2の条件で行われる。
酸素プラズマアッシングと硫酸/過酸化水素水の混合液を用いて、第1のフォトレジストマスク92が除去される。nMOS形成領域の多結晶シリコン膜91が第2のフォトレジストマスク95により覆われる。このとき、リソグラフィ工程でマスクの合わせずれが生じ、第2のフォトレジストマスク95とn型不純物導入領域94との間に位置ずれが生じる。図17には、第2のフォトレジストマスク95が右方向にずれた様子が示されている。その結果、n型不純物導入領域94の左端部96の表面が露出する。
第2のフォトレジストマスク95をマスクに用いて、イオン注入プロセスにより、p型不純物(ここではボロン)97がpMOS形成領域の多結晶シリコン膜91中に注入される。その結果、多結晶シリコン膜91の表面にp型不純物導入領域98が形成される。上記イオン注入プロセスは、加速エネルギー:2keV、ドーズ量:5×1015cm-2の条件で行われる。このとき、第2のフォトレジストマスク95が右方向にずれて形成されているため、n型不純物導入領域94とp型不純物導入領域98との間には、リンよびボロンを含む、高不純物濃度(>1×1019cm-3)のn型・p型不純物導入領域99が形成される。通常、n型・p型不純物導入領域99の幅は50nm以上になる。
第2のフォトレジストマスク95が除去される。1000℃以上の熱処理により、多結晶シリコン膜91中のリンおよびボロンを拡散させるとともに、リンおよびボロンを活性化させる。その結果、多結晶シリコン膜91には、n型不純物領域94’、p型不純物領域98’およびn型・p型不純物領域99’の三つの不純物領域が形成され、アンドープ領域は無くなる。
シリコン基板1の表面にpウェル2およびnウェル3が形成される。pウェル2はnMOS形成領域に形成され、nウェル3はpMOS形成領域に形成される。STIプロセスにより、素子分離領域4が形成される。素子分離領域4は、nおよびpMOS形成領域に形成されるnおよびpチャネルMOSトランジスタのアクティブエリアの周囲に形成される。シリコン基板1の表面にゲート絶縁膜5が形成される。ここでは、素子分離領域4上にもゲート絶縁膜5が形成されている。ゲート絶縁膜5上にアンドープの多結晶シリコン膜6(半導体領域)が形成される。多結晶シリコン膜6は、nおよびpチャネルMOSトランジスタのゲート電極となる。多結晶シリコン膜6の厚さは、例えば、70nm以下である。
pMOS形成領域の多結晶シリコン膜6を覆うマスク7が形成される。nMOS形成領域の多結晶シリコン膜6はマスク7で覆われず、その表面は露出したままとなる。マスク7は、フォトレジスト膜以外の膜で構成されている。この種の膜としては、例えば、C(炭素)膜、ポリイミド膜、窒化シリコン膜またはシリコン酸化膜がある。これらの膜は酸素プラズマアッシングにより除去できるが、特に、C膜またはポリイミド膜は酸素プラズマアッシングにより容易に除去できる。ここでは、上記膜としてC膜が用いられ、厚さ200nm以下のマスク7が形成される。マスク7(C膜)は、例えば、SOG膜とその上に形成されたフォトレジストマスクとを用いた多層レジストプロセスにより形成される。
プラズマドーピングまたは低加速イオン注入により、n型不純物8がnMOS形成領域およびpMOS形成領域に照射される。このとき、pMOS形成領域の多結晶シリコン膜6はマスク7で覆われているため、n型不純物8はnMOS形成領域の多結晶シリコン膜6(半導体領域の第1の領域)の表面に選択的に導入される。その結果、nMOS形成領域の多結晶シリコン膜6の表面には、n型不純物導入領域9が形成される。ここで、n型不純物8は、例えば、P、AsまたはSbである。また、n型不純物8のエネルギーは例えば1kev以下、n型不純物8のドーズ量は例えば1−3×1016cm2 程度である。
酸素プラズアッシングにより、マスク7が除去される。ここでは、マスク7としてC膜を用いているので、マスク7は容易に除去される。
600℃以上の加熱処理により、nMOS形成領域の多結晶シリコン膜6中のn型不純物を拡散させるとともに、上記n型不純物を活性化させる。その結果、nMOS形成領域の多結晶シリコン膜6の全体にわたりn型不純物領域11が形成される。なお、シリコン酸化薄膜(厚さ:1nm以下)の除去は図5の工程ではなく、この図6の工程で行っても構わない。
プラズマドーピングまたは低加速イオン注入により、p型不純物12がnMOS形成領域およびpMOS形成領域に照射される。このとき、nMOS形成領域はシリコン酸化膜10で覆われているので、p型不純物12はpMOS形成領域の多結晶シリコン膜6(半導体領域の第2の領域)の表面に選択的に導入される。その結果、pMOS形成領域の多結晶シリコン膜6の表面には、p型不純物導入領域13が形成される。ここで、p型不純物12は例えばBまたはGaである。p型不純物12のエネルギーは例えば1kev以下、p型不純物1のドーズ量は例えば1−3×1016cm2 程度である。このような条件であれば、nMOS形成領域を覆うシリコン酸化膜10はマスクとして機能する。
シリコン酸化膜10が除去される。ハロゲンランプ、フラッシュランプまたはレーザーを用いて、1000℃以上で1秒未満の加熱処理を行うことにより、多結晶シリコン膜6中のp型不純物を拡散させるとともに、上記p型不純物を活性化させる。その結果、pMOS形成領域の多結晶シリコン膜6の全体にわたりp型不純物領域14が形成される。このとき、n型・p型不純物領域15も形成されるが、その幅は10nm以下であった。
Claims (5)
- 半導体領域の第1の領域に第1導電型不純物を導入し、加熱処理により前記第1の領域を第1導電型不純物領域に変え、前記半導体領域の第2の領域に第2導電型不純物を導入し、加熱処理により前記第2の領域を第2導電型不純物領域に変えることを含む半導体装置の製造方法であって、
前記第2の領域をマスクで覆って、前記第1の領域の表面に前記第1導電型不純物を導入する工程と、
酸素を用いた処理により前記マスクを除去するとともに、前記第1の領域の表面に酸化膜を形成する工程と、
前記酸化膜をマスクに用いて前記第2の領域の表面に前記第2導電型不純物を導入する工程と
を含むことを特徴とする半導体装置の製造方法。 - 前記マスクは、炭素膜、ポリイミド膜、シリコン窒化膜またはシリコン酸化膜であることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記酸化膜の厚さは5nm以下であり、前記第2導電型不純物を1keV以下のエネルギーで前記第2の領域の表面に導入することを特徴とする請求項1または2に記載の半導体装置の製造方法。
- 前記酸素を用いた処理は、酸素プラズマアッシングであることを特徴とする請求項1ないし3のいずれか1項に記載の半導体装置の製造方法。
- 前記第1および第2の領域は、CMOSFETのnおよびpMOS形成領域であることを特徴とする請求項1ないし4のいずれか1項に記載の半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007136885A JP2008294148A (ja) | 2007-05-23 | 2007-05-23 | 半導体装置の製造方法 |
US12/125,497 US7709363B2 (en) | 2007-05-23 | 2008-05-22 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007136885A JP2008294148A (ja) | 2007-05-23 | 2007-05-23 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008294148A true JP2008294148A (ja) | 2008-12-04 |
Family
ID=40072811
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007136885A Pending JP2008294148A (ja) | 2007-05-23 | 2007-05-23 | 半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7709363B2 (ja) |
JP (1) | JP2008294148A (ja) |
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2007
- 2007-05-23 JP JP2007136885A patent/JP2008294148A/ja active Pending
-
2008
- 2008-05-22 US US12/125,497 patent/US7709363B2/en not_active Expired - Fee Related
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Publication number | Publication date |
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US7709363B2 (en) | 2010-05-04 |
US20080293225A1 (en) | 2008-11-27 |
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