JPH07169850A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH07169850A JPH07169850A JP5342853A JP34285393A JPH07169850A JP H07169850 A JPH07169850 A JP H07169850A JP 5342853 A JP5342853 A JP 5342853A JP 34285393 A JP34285393 A JP 34285393A JP H07169850 A JPH07169850 A JP H07169850A
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 ＭＯＳトランジスタの微細化を実現する一方
で、製造工程の簡略化を可能にした半導体装置およびそ
の製造方法を得る。 【構成】 半導体基板１（２，３）の素子領域にゲート
電極（５，６，７）が形成されるとともに、素子領域が
層間絶縁膜９で囲まれており、かつゲート電極と層間絶
縁膜の側壁にサイドウォール１３が形成され、このサイ
ドウォール１３で囲まれる領域の半導体基板にソース・
ドレイン領域としての拡散層１４，１５が形成され、か
つこの拡散層上に電極配線１６が形成される。拡散層１
４，１５と電極配線１６とのコンタクトを、拡散層１
４，１５の領域に一致させ、コンタクト拡散層を不要と
する。
で、製造工程の簡略化を可能にした半導体装置およびそ
の製造方法を得る。 【構成】 半導体基板１（２，３）の素子領域にゲート
電極（５，６，７）が形成されるとともに、素子領域が
層間絶縁膜９で囲まれており、かつゲート電極と層間絶
縁膜の側壁にサイドウォール１３が形成され、このサイ
ドウォール１３で囲まれる領域の半導体基板にソース・
ドレイン領域としての拡散層１４，１５が形成され、か
つこの拡散層上に電極配線１６が形成される。拡散層１
４，１５と電極配線１６とのコンタクトを、拡散層１
４，１５の領域に一致させ、コンタクト拡散層を不要と
する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置およびその製
造方法に関し、とくに微細化を図ったＭＯＳトランジス
タとその製造方法に関する。
造方法に関し、とくに微細化を図ったＭＯＳトランジス
タとその製造方法に関する。
【０００２】
【従来の技術】従来のＭＯＳトランジスタ、特にＣＭＯ
Ｓトランジスタの構造を図４〜図６を参照してその製造
工程に従って説明する。先ず、図４（ａ）のように、Ｐ
型シリコン基板２１に１５０ＫｅＶで１Ｅ１３ｃｍ-2程
度のボロンをイオン注入し、かつリソグラフィ工程を利
用してＮウェル形成領域にのみ１５０ＫｅＶで２Ｅ１３
cm-2程度のリンをイオン注入する。そして、熱処理を加
えリン、ボロンを拡散させＮウェル領域２３、Ｐウェル
領域２２を形成する。次いで、Ｐ型シリコン基板２１上
にフィールド酸化膜２４を形成して素子領域を画成した
後、素子領域にゲート酸化膜２５、ゲート電極２６を形
成する。
Ｓトランジスタの構造を図４〜図６を参照してその製造
工程に従って説明する。先ず、図４（ａ）のように、Ｐ
型シリコン基板２１に１５０ＫｅＶで１Ｅ１３ｃｍ-2程
度のボロンをイオン注入し、かつリソグラフィ工程を利
用してＮウェル形成領域にのみ１５０ＫｅＶで２Ｅ１３
cm-2程度のリンをイオン注入する。そして、熱処理を加
えリン、ボロンを拡散させＮウェル領域２３、Ｐウェル
領域２２を形成する。次いで、Ｐ型シリコン基板２１上
にフィールド酸化膜２４を形成して素子領域を画成した
後、素子領域にゲート酸化膜２５、ゲート電極２６を形
成する。
【０００３】次いで、リソグラフィ工程を用いてレジス
ト膜３０ＡをＮウェル領域２３上に設け、４０ＫｅＶ，
１．５Ｅ１３ｃｍ-2程度のリンをイオン注入する。同様
に、図４（ｂ）に示すようにリソグラフィー工程を用い
てレジスト膜３０ＢをＰウェル領域２２上に設け、１５
ＫｅＶｐ１．５Ｅ１３cm-2程度のボロンをイオン注入す
る。その後、熱処理を加えＮ型ＬＤＤ拡散層３１および
Ｐ型ＬＤＤ拡散層３２を形成する。
ト膜３０ＡをＮウェル領域２３上に設け、４０ＫｅＶ，
１．５Ｅ１３ｃｍ-2程度のリンをイオン注入する。同様
に、図４（ｂ）に示すようにリソグラフィー工程を用い
てレジスト膜３０ＢをＰウェル領域２２上に設け、１５
ＫｅＶｐ１．５Ｅ１３cm-2程度のボロンをイオン注入す
る。その後、熱処理を加えＮ型ＬＤＤ拡散層３１および
Ｐ型ＬＤＤ拡散層３２を形成する。
【０００４】次に、図４（ｃ）に示すように、全面に２
００ｎｍ程度の酸化膜を成長させエッチングバックを行
いＬＤＤサイドウォール酸化膜３３を形成する。そし
て、リソグラフィ工程を用いてレジスト膜３０ＣをＮウ
ェル領域２３に設け、Ｐウェル領域２２にヒ素イオンを
５０ＫｅＶで３Ｅ１５ｃｍ-2程度選択的にイオン注入す
る。同様に、図５（ａ）に示すようにリソグラフィ工程
を用いてレジスト膜３０ＤをＰウェル領域２２に設けＮ
ウェル領域２３にフッ化ボロンイオンを７０ＫｅＶで３
Ｅ１５ｃｍ-2程度選択的にイオン注入する。イオン注入
後、約９００度で熱処理してソース・ドレイン領域とし
てのＮ+ 拡散層３４及びＰ+ 拡散層３５を形成する。
００ｎｍ程度の酸化膜を成長させエッチングバックを行
いＬＤＤサイドウォール酸化膜３３を形成する。そし
て、リソグラフィ工程を用いてレジスト膜３０ＣをＮウ
ェル領域２３に設け、Ｐウェル領域２２にヒ素イオンを
５０ＫｅＶで３Ｅ１５ｃｍ-2程度選択的にイオン注入す
る。同様に、図５（ａ）に示すようにリソグラフィ工程
を用いてレジスト膜３０ＤをＰウェル領域２２に設けＮ
ウェル領域２３にフッ化ボロンイオンを７０ＫｅＶで３
Ｅ１５ｃｍ-2程度選択的にイオン注入する。イオン注入
後、約９００度で熱処理してソース・ドレイン領域とし
てのＮ+ 拡散層３４及びＰ+ 拡散層３５を形成する。
【０００５】しかる上で、図５（ｂ）に示すように、全
面にＣＶＤ法により層間絶縁膜２９を堆積させ、熱処理
を加えて層間絶縁膜２９をリフローさせ、表面を平坦化
する。次いで、リソグラフィ工程によりレジスト膜３０
Ｅを形成し、これを利用して図５（ｃ）のように、層間
絶縁膜２９のＮ+ 型拡散層３４及びＰ+ 型拡散層３５の
上部にコンタクトを開口する。コンタクトを開口後、リ
ソグラフィ工程を用いてレジスト膜３０ＦをＰ+ 型拡散
層３５上に設け、前記コンタクトを通してＮ+型拡散層
部３４のみにリンイオンを７０ＫｅＶで５Ｅ１５ｃｍ-2
程度注入する。
面にＣＶＤ法により層間絶縁膜２９を堆積させ、熱処理
を加えて層間絶縁膜２９をリフローさせ、表面を平坦化
する。次いで、リソグラフィ工程によりレジスト膜３０
Ｅを形成し、これを利用して図５（ｃ）のように、層間
絶縁膜２９のＮ+ 型拡散層３４及びＰ+ 型拡散層３５の
上部にコンタクトを開口する。コンタクトを開口後、リ
ソグラフィ工程を用いてレジスト膜３０ＦをＰ+ 型拡散
層３５上に設け、前記コンタクトを通してＮ+型拡散層
部３４のみにリンイオンを７０ＫｅＶで５Ｅ１５ｃｍ-2
程度注入する。
【０００６】同様に図６（ａ）に示すように、リソグラ
フィ工程を用いてレジスト膜３０ＧをＮ+ 型拡散層部分
３４に設け、コンタクトを通してＰ+ 型拡散層部３５の
みにボロンイオンを３０ＫｅＶで５Ｅ１５ｃｍ-2程度注
入する。注入後、８５０度程度の熱処理を加えて、Ｎ+
型コンタクト拡散層３７及びＰ+ 型コンタクト拡散層３
８を形成する。最後に、図６（ｂ）に示すように、スパ
ッタにより配線シリサイドを堆積し、リソグラフィ工程
を用いてエッチングし、電極配線３６を形成し、ＭＯＳ
トランジスタを完成する。
フィ工程を用いてレジスト膜３０ＧをＮ+ 型拡散層部分
３４に設け、コンタクトを通してＰ+ 型拡散層部３５の
みにボロンイオンを３０ＫｅＶで５Ｅ１５ｃｍ-2程度注
入する。注入後、８５０度程度の熱処理を加えて、Ｎ+
型コンタクト拡散層３７及びＰ+ 型コンタクト拡散層３
８を形成する。最後に、図６（ｂ）に示すように、スパ
ッタにより配線シリサイドを堆積し、リソグラフィ工程
を用いてエッチングし、電極配線３６を形成し、ＭＯＳ
トランジスタを完成する。
【０００７】
【発明が解決しようとする課題】このように従来の製造
方法では、ソース・ドレイン領域としてのＮ型拡散層３
４やＰ型拡散層３５と、これに接続される電極配線３６
とのコンタクトを微細化した際に、両者の位置ずれによ
る漏れ電流を防止するために、開口したコンタクトを通
してそれぞれＮ型不純物とＰ型不純物のイオン注入を行
ってコンタクト拡散層３７，３８を形成している。この
ため、コンタクトを開口した後に、再度リソグラフィ工
程とイオン注入工程が必要とされ、製造工程が煩雑化す
るという問題がある。
方法では、ソース・ドレイン領域としてのＮ型拡散層３
４やＰ型拡散層３５と、これに接続される電極配線３６
とのコンタクトを微細化した際に、両者の位置ずれによ
る漏れ電流を防止するために、開口したコンタクトを通
してそれぞれＮ型不純物とＰ型不純物のイオン注入を行
ってコンタクト拡散層３７，３８を形成している。この
ため、コンタクトを開口した後に、再度リソグラフィ工
程とイオン注入工程が必要とされ、製造工程が煩雑化す
るという問題がある。
【０００８】また、実際にはソース・ドレイン領域の拡
散層３４，３５とコンタクトとの間に位置合わせのため
のマージンを取っているため、その分ソース・ドレイン
領域を微細化する上での障害になるとともに、コンタク
ト面積を大きくすることにも制限を受け、コンタクト抵
抗を低減する上での障害となる。更に、コンタクト拡散
層を形成する際に熱処理が必要とされ、かつ層間絶縁膜
をリフローするための熱処理が必要とされるため、既に
形成されているソース・ドレイン領域の拡散層がその熱
処理の影響を受け、例えば短チャネル効果の影響が大き
くなるという問題もある。本発明の目的は、ＭＯＳトラ
ンジスタの微細化を実現する一方で、製造工程の簡略化
を可能にした半導体装置およびその製造方法を提供する
ことにある。
散層３４，３５とコンタクトとの間に位置合わせのため
のマージンを取っているため、その分ソース・ドレイン
領域を微細化する上での障害になるとともに、コンタク
ト面積を大きくすることにも制限を受け、コンタクト抵
抗を低減する上での障害となる。更に、コンタクト拡散
層を形成する際に熱処理が必要とされ、かつ層間絶縁膜
をリフローするための熱処理が必要とされるため、既に
形成されているソース・ドレイン領域の拡散層がその熱
処理の影響を受け、例えば短チャネル効果の影響が大き
くなるという問題もある。本発明の目的は、ＭＯＳトラ
ンジスタの微細化を実現する一方で、製造工程の簡略化
を可能にした半導体装置およびその製造方法を提供する
ことにある。
【０００９】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板の素子領域にゲート電極が形成されるととも
に、素子領域が層間絶縁膜で囲まれており、かつゲート
電極と層間絶縁膜の側壁にサイドウォールが形成され、
このサイドウォールで囲まれる領域の半導体基板にソー
ス・ドレイン領域としての拡散層が形成され、かつこの
拡散層上に電極配線が形成された構成とされる。また、
ゲート電極と層間絶縁膜で囲まれる領域の半導体基板に
ＬＤＤ拡散層が形成される。
半導体基板の素子領域にゲート電極が形成されるととも
に、素子領域が層間絶縁膜で囲まれており、かつゲート
電極と層間絶縁膜の側壁にサイドウォールが形成され、
このサイドウォールで囲まれる領域の半導体基板にソー
ス・ドレイン領域としての拡散層が形成され、かつこの
拡散層上に電極配線が形成された構成とされる。また、
ゲート電極と層間絶縁膜で囲まれる領域の半導体基板に
ＬＤＤ拡散層が形成される。
【００１０】また、本発明の製造方法は、半導体基板の
素子領域上にゲート絶縁膜、ゲート電極、およびストッ
パ膜を順次形成する工程と、半導体基板上に層間絶縁膜
を形成し、かつ素子領域の層間絶縁膜をエッチング除去
する工程と、ゲート電極および層間絶縁膜で囲まれた半
導体基板に不純物を導入して低濃度の拡散層を形成する
工程と、ゲート電極および層間絶縁膜の側壁にサイドウ
ォールを形成する工程と、サイドウォールで囲まれた半
導体基板に不純物を導入して高濃度の拡散層を形成する
工程と、サイドウォールで囲まれた半導体基板上に電極
配線を形成する工程を含んでいる。ここで、ストッパ膜
がポリシリコンであり、層間絶縁膜をエッチング除去し
た後に酸化する工程を含んでいる。あるいは、ストッパ
膜をエッチング時に同時にエッチング除去する工程を含
んでいる。
素子領域上にゲート絶縁膜、ゲート電極、およびストッ
パ膜を順次形成する工程と、半導体基板上に層間絶縁膜
を形成し、かつ素子領域の層間絶縁膜をエッチング除去
する工程と、ゲート電極および層間絶縁膜で囲まれた半
導体基板に不純物を導入して低濃度の拡散層を形成する
工程と、ゲート電極および層間絶縁膜の側壁にサイドウ
ォールを形成する工程と、サイドウォールで囲まれた半
導体基板に不純物を導入して高濃度の拡散層を形成する
工程と、サイドウォールで囲まれた半導体基板上に電極
配線を形成する工程を含んでいる。ここで、ストッパ膜
がポリシリコンであり、層間絶縁膜をエッチング除去し
た後に酸化する工程を含んでいる。あるいは、ストッパ
膜をエッチング時に同時にエッチング除去する工程を含
んでいる。
【００１１】
【実施例】次に、本発明を図面を参照して説明する。図
１〜図３は本発明の一実施例を製造工程順に示す断面図
である。先ず、図１（ａ）に示すように、Ｐ型シリコン
基板１に１５０ＫｅＶで１Ｅ１３ｃｍ-2程度のボロンを
イオン注入し、かつリソグラフィ工程を利用してＮウェ
ル形成領域にのみ１５０ＫｅＶで２Ｅ１３ｃｍ-2程度の
リンをイオン注入する。そして、熱処理を加えてリン、
ボロンを拡散させ、Ｎウェル領域３とＰウェル領域２を
それぞれ形成する。その後、Ｐ型シリコン基板１上にフ
ィールド酸化膜４を形成して素子領域を画成し、かつ素
子領域にゲート酸化膜５、ゲートポリシリコン膜６、酸
化膜７、およびストッパ膜として５０ｎｍ程度のストッ
パーポリシリコン膜８を順次積層する。その上で、リソ
グラフィ工程を用いて所定の形状に加工し、ゲート電極
を形成する。
１〜図３は本発明の一実施例を製造工程順に示す断面図
である。先ず、図１（ａ）に示すように、Ｐ型シリコン
基板１に１５０ＫｅＶで１Ｅ１３ｃｍ-2程度のボロンを
イオン注入し、かつリソグラフィ工程を利用してＮウェ
ル形成領域にのみ１５０ＫｅＶで２Ｅ１３ｃｍ-2程度の
リンをイオン注入する。そして、熱処理を加えてリン、
ボロンを拡散させ、Ｎウェル領域３とＰウェル領域２を
それぞれ形成する。その後、Ｐ型シリコン基板１上にフ
ィールド酸化膜４を形成して素子領域を画成し、かつ素
子領域にゲート酸化膜５、ゲートポリシリコン膜６、酸
化膜７、およびストッパ膜として５０ｎｍ程度のストッ
パーポリシリコン膜８を順次積層する。その上で、リソ
グラフィ工程を用いて所定の形状に加工し、ゲート電極
を形成する。
【００１２】次いで、図１（ｂ）に示すように、ＣＶＤ
法により全面に層間絶縁膜９を堆積させ、熱処理を加え
層間絶縁膜をリフローさせる。そして、リソグラフィ工
程によりＭＯＳトランジスタ領域部、即ちゲートチャネ
ル部及びソース・ドレイン領域を含む領域以外をレジス
ト膜１０Ａで覆い、ゲート電極上のストッパーポリシリ
コン膜８をストッパとして前記層間絶縁膜９をエッチン
グ除去する。これにより、図１（ｃ）に示すように、ゲ
ート電極の両側領域におけるシリコン基板１の表面が露
呈される。しかる上で、リソグラフィ工程を用いてレジ
スト膜１０ＢをＮウェル領域３上に設け、４０ＫｅＶ，
１．５Ｅ１３ｃｍ-2程度のリンをイオン注入する。これ
により、Ｐウェル領域３にＮ型ＬＤＤ拡散層１１が形成
される。
法により全面に層間絶縁膜９を堆積させ、熱処理を加え
層間絶縁膜をリフローさせる。そして、リソグラフィ工
程によりＭＯＳトランジスタ領域部、即ちゲートチャネ
ル部及びソース・ドレイン領域を含む領域以外をレジス
ト膜１０Ａで覆い、ゲート電極上のストッパーポリシリ
コン膜８をストッパとして前記層間絶縁膜９をエッチン
グ除去する。これにより、図１（ｃ）に示すように、ゲ
ート電極の両側領域におけるシリコン基板１の表面が露
呈される。しかる上で、リソグラフィ工程を用いてレジ
スト膜１０ＢをＮウェル領域３上に設け、４０ＫｅＶ，
１．５Ｅ１３ｃｍ-2程度のリンをイオン注入する。これ
により、Ｐウェル領域３にＮ型ＬＤＤ拡散層１１が形成
される。
【００１３】同様に、図２（ａ）に示すようにリソグラ
フィ工程を用いてレジスト膜１０ＣをＰウェル領域２上
に設け、１５ＫｅＶ，１．５Ｅ１３ｃｍ-2程度のボロン
をイオン注入する。これにより、Ｎ型ウェル領域３にＰ
型ＬＤＤ拡散層１２が形成される。次に、全面に２００
ｎｍ程度の酸化膜を成長させエッチングバックを行うこ
とで、図２（ｂ）に示すようにゲート電極および層間絶
縁膜９の各側壁にＬＤＤサイドウォール１３を形成す
る。その後、熱酸化を行い、前記ストッパーポリシリコ
ン膜８を酸化させ、下層の酸化膜７に一体化させる。
フィ工程を用いてレジスト膜１０ＣをＰウェル領域２上
に設け、１５ＫｅＶ，１．５Ｅ１３ｃｍ-2程度のボロン
をイオン注入する。これにより、Ｎ型ウェル領域３にＰ
型ＬＤＤ拡散層１２が形成される。次に、全面に２００
ｎｍ程度の酸化膜を成長させエッチングバックを行うこ
とで、図２（ｂ）に示すようにゲート電極および層間絶
縁膜９の各側壁にＬＤＤサイドウォール１３を形成す
る。その後、熱酸化を行い、前記ストッパーポリシリコ
ン膜８を酸化させ、下層の酸化膜７に一体化させる。
【００１４】次いで、図２（ｃ）に示すようにリソグラ
フィ工程を用いてレジスト膜１０ＤをＰＭＯＳトランジ
スタ領域に設け、ＮＭＯＳトランジスタ領域のみにヒ素
イオンを７０ＫｅＶで５Ｅ１５ｃｍ-2程度注入する。こ
れにより、ゲート電極およびサイドウォール１３による
自己整合法によりソース・ドレイン領域としてのＮ+拡
散層１４を形成する。
フィ工程を用いてレジスト膜１０ＤをＰＭＯＳトランジ
スタ領域に設け、ＮＭＯＳトランジスタ領域のみにヒ素
イオンを７０ＫｅＶで５Ｅ１５ｃｍ-2程度注入する。こ
れにより、ゲート電極およびサイドウォール１３による
自己整合法によりソース・ドレイン領域としてのＮ+拡
散層１４を形成する。
【００１５】同様に、今度は図３（ａ）に示すように、
リソグラフィ工程を用いてレジスト膜１０ＥをＮＭＯＳ
トランジスタ領域に設け、ＰＭＯＳトランジスタ領域の
みにフッ化ボロンイオンを３０ＫｅＶで５Ｅ１５ｃｍ-2
程度イオン注入しＰ+ 拡散層１５を形成する。なお、イ
オン注入後、拡散層を活性化させるために９００度程度
の熱処理を加える。しかる後、図３（ｂ）に示すように
シリサイドタングステンをスパッタにより全面に堆積
し、リソグラフィ工程を用いてエッチングして電極配線
１６を形成する。
リソグラフィ工程を用いてレジスト膜１０ＥをＮＭＯＳ
トランジスタ領域に設け、ＰＭＯＳトランジスタ領域の
みにフッ化ボロンイオンを３０ＫｅＶで５Ｅ１５ｃｍ-2
程度イオン注入しＰ+ 拡散層１５を形成する。なお、イ
オン注入後、拡散層を活性化させるために９００度程度
の熱処理を加える。しかる後、図３（ｂ）に示すように
シリサイドタングステンをスパッタにより全面に堆積
し、リソグラフィ工程を用いてエッチングして電極配線
１６を形成する。
【００１６】したがって、この製造方法により製造され
るＭＯＳトランジスタは、ゲート電極と層間絶縁膜の各
側壁に形成されたＬＤＤサイドウォール１３に囲まれた
領域が電極配線１６とのコンタクトとして構成されるこ
とになる。そして、このコンタクトを通して不純物をイ
オン注入してソース・ドレイン領域としてのＮ型拡散層
１４とＰ型拡散層１５を形成しているため、コンタクト
とソース・ドレイン領域とは完全に対応した構成とさ
れ、そのマージンを零にすることができる。したがっ
て、ソース・ドレイン領域の各拡散層１４，１５を電極
配線１６とのコンタクトと同一寸法に形成でき、ＭＯＳ
トランジスタの微細化を図るとともに、一方ではコンタ
クト面積を大きくでき、コンタクト抵抗を低減すること
が可能なる。
るＭＯＳトランジスタは、ゲート電極と層間絶縁膜の各
側壁に形成されたＬＤＤサイドウォール１３に囲まれた
領域が電極配線１６とのコンタクトとして構成されるこ
とになる。そして、このコンタクトを通して不純物をイ
オン注入してソース・ドレイン領域としてのＮ型拡散層
１４とＰ型拡散層１５を形成しているため、コンタクト
とソース・ドレイン領域とは完全に対応した構成とさ
れ、そのマージンを零にすることができる。したがっ
て、ソース・ドレイン領域の各拡散層１４，１５を電極
配線１６とのコンタクトと同一寸法に形成でき、ＭＯＳ
トランジスタの微細化を図るとともに、一方ではコンタ
クト面積を大きくでき、コンタクト抵抗を低減すること
が可能なる。
【００１７】また、前記した製造方法では、ソース・ド
レイン領域の各拡散層とコンタクトとが一致するため、
従来必要とされていたコンタクト拡散層が不要となり、
そのためのリソグラフィ工程やイオン注入工程、および
熱処理工程が不要となり、製造工程を簡略化することが
できる。また、このコンタクト拡散層を形成するための
熱処理を不要とし、かつ層間絶縁膜をリフローするため
の熱処理を拡散層の形成よりも前工程で行っていること
で、ソース・ドレイン領域としての拡散層における熱の
影響を防止でき、例えば短チャネル効果への影響を無く
すことができる。
レイン領域の各拡散層とコンタクトとが一致するため、
従来必要とされていたコンタクト拡散層が不要となり、
そのためのリソグラフィ工程やイオン注入工程、および
熱処理工程が不要となり、製造工程を簡略化することが
できる。また、このコンタクト拡散層を形成するための
熱処理を不要とし、かつ層間絶縁膜をリフローするため
の熱処理を拡散層の形成よりも前工程で行っていること
で、ソース・ドレイン領域としての拡散層における熱の
影響を防止でき、例えば短チャネル効果への影響を無く
すことができる。
【００１８】ここで、ゲート電極の酸化膜上に形成した
ストッパーポリシリコン膜８を酸化する工程の代わり
に、層間絶縁膜をエッチングする際のエッチング時間を
長くすることによりストッパーポリシリコンをエッチン
グ除去してもよい。この場合、コンタクトのエッチング
時間を調節することにより、酸化膜７がエッチングされ
て無くなるのを防止することができる。また、このよう
にストッパーポリシリコンをエッチング除去する方法を
用いる場合には、ストッパ膜として層間絶縁膜やシリコ
ンとエッチング選択性のある他なお、前記実施例では、
ＣＭＯＳトランジスタに本発明を適用した例であるが、
ＰＭＯＳトランジスタあるいはＮＭＯＳトランジスタを
単独で形成する場合には、前記した工程の一部を採用す
ればよいことは言うまでもない。
ストッパーポリシリコン膜８を酸化する工程の代わり
に、層間絶縁膜をエッチングする際のエッチング時間を
長くすることによりストッパーポリシリコンをエッチン
グ除去してもよい。この場合、コンタクトのエッチング
時間を調節することにより、酸化膜７がエッチングされ
て無くなるのを防止することができる。また、このよう
にストッパーポリシリコンをエッチング除去する方法を
用いる場合には、ストッパ膜として層間絶縁膜やシリコ
ンとエッチング選択性のある他なお、前記実施例では、
ＣＭＯＳトランジスタに本発明を適用した例であるが、
ＰＭＯＳトランジスタあるいはＮＭＯＳトランジスタを
単独で形成する場合には、前記した工程の一部を採用す
ればよいことは言うまでもない。
【００１９】
【発明の効果】以上説明したように本発明は、ゲート電
極と層間絶縁膜の側壁に設けたサイドウォールで囲まれ
る領域の半導体基板にソース・ドレイン領域としての拡
散層が形成され、かつこの拡散層上に電極配線が形成さ
れているので、コンタクトと拡散層とを完全に一致さ
せ、両者の位置合わせマージンを零にすることができる
ので、拡散層の微細化を図る一方でコンタクト面積を大
きくでき、ＭＯＳトランジスタの高集積化とコンタクト
抵抗の低減を図ることができる。
極と層間絶縁膜の側壁に設けたサイドウォールで囲まれ
る領域の半導体基板にソース・ドレイン領域としての拡
散層が形成され、かつこの拡散層上に電極配線が形成さ
れているので、コンタクトと拡散層とを完全に一致さ
せ、両者の位置合わせマージンを零にすることができる
ので、拡散層の微細化を図る一方でコンタクト面積を大
きくでき、ＭＯＳトランジスタの高集積化とコンタクト
抵抗の低減を図ることができる。
【００２０】また、本発明の製造方法は、ゲート電極お
よび層間絶縁膜を形成した後に、素子領域の層間絶縁膜
をエッチング除去し、この除去した領域において拡散層
およびコンタクトを形成しているので、拡散層とコンタ
クトとが完全に一致されることになり、漏れ電流を無く
すためのコンタクト拡散層を形成する工程を不要にで
き、これにより製造工程数を削減することができる。ま
た、ソース・ドレイン領域としての拡散層を形成した後
に、コンタクト拡散層を形成するための熱処理や層間絶
縁膜をリフローするためめの熱処理の影響をなくすこと
ができ、短チャネル効果を抑えることができる効果があ
る。
よび層間絶縁膜を形成した後に、素子領域の層間絶縁膜
をエッチング除去し、この除去した領域において拡散層
およびコンタクトを形成しているので、拡散層とコンタ
クトとが完全に一致されることになり、漏れ電流を無く
すためのコンタクト拡散層を形成する工程を不要にで
き、これにより製造工程数を削減することができる。ま
た、ソース・ドレイン領域としての拡散層を形成した後
に、コンタクト拡散層を形成するための熱処理や層間絶
縁膜をリフローするためめの熱処理の影響をなくすこと
ができ、短チャネル効果を抑えることができる効果があ
る。
【図１】本発明の半導体装置を製造工程順に示す断面図
のその１である。
のその１である。
【図２】本発明の半導体装置を製造工程順に示す断面図
のその２である。
のその２である。
【図３】本発明の半導体装置を製造工程順に示す断面図
のその３である。
のその３である。
【図４】従来の半導体装置を製造工程順に示す断面図の
その１である。
その１である。
【図５】従来の半導体装置を製造工程順に示す断面図の
その２である。
その２である。
【図６】従来の半導体装置を製造工程順に示す断面図の
その３である。
その３である。
１ Ｐ型シリコン基板 ２ Ｐウェル領域 ３ Ｎウェル領域 ６ ゲートポリシリコン膜 ８ ストッパーポリシリコン膜 ９ 層間絶縁膜 １１ Ｎ型ＬＤＤ拡散層 １２ Ｐ型ＬＤＤ拡散層 １３ ＬＤＤサイドウォール １４ Ｎ型拡散層 １５ Ｐ型拡散層 １６ 電極配線
Claims (5)
- 【請求項１】 半導体基板の素子領域にゲート電極が形
成されるとともに、前記素子領域が層間絶縁膜で囲まれ
ており、かつ前記ゲート電極と層間絶縁膜の側壁にサイ
ドウォールが形成され、このサイドウォールで囲まれる
領域の前記半導体基板にソース・ドレイン領域としての
拡散層が形成され、かつこの拡散層上に電極配線が形成
されていることを特徴とする半導体装置。 - 【請求項２】 ゲート電極と層間絶縁膜で囲まれる領域
の半導体基板にＬＤＤ拡散層が形成されてなる請求項１
の半導体装置。 - 【請求項３】 半導体基板の素子領域上にゲート絶縁
膜、ゲート電極、およびストッパ膜を順次形成する工程
と、前記半導体基板上に層間絶縁膜を形成し、かつ前記
素子領域の層間絶縁膜をエッチング除去する工程と、前
記ゲート電極および層間絶縁膜で囲まれた半導体基板に
不純物を導入して低濃度の拡散層を形成する工程と、前
記ゲート電極および層間絶縁膜の側壁にサイドウォール
を形成する工程と、前記サイドウォールで囲まれた半導
体基板に不純物を導入して高濃度の拡散層を形成する工
程と、前記サイドウォールで囲まれた半導体基板上に電
極配線を形成する工程を含むことを特徴とする半導体装
置の製造方法。 - 【請求項４】 ストッパ膜がポリシリコンであり、層間
絶縁膜をエッチング除去した後に酸化する工程を含む請
求項３の半導体装置の製造方法。 - 【請求項５】 ストッパ膜をエッチング時に同時にエッ
チング除去する工程を含む請求項３の半導体装置の製造
方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5342853A JP2809080B2 (ja) | 1993-12-15 | 1993-12-15 | 半導体装置の製造方法 |
| US08/651,432 US5656520A (en) | 1993-12-15 | 1996-05-22 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5342853A JP2809080B2 (ja) | 1993-12-15 | 1993-12-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07169850A true JPH07169850A (ja) | 1995-07-04 |
| JP2809080B2 JP2809080B2 (ja) | 1998-10-08 |
Family
ID=18357007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5342853A Expired - Fee Related JP2809080B2 (ja) | 1993-12-15 | 1993-12-15 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5656520A (ja) |
| JP (1) | JP2809080B2 (ja) |
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|---|---|---|---|---|
| KR0140719B1 (ko) * | 1995-03-08 | 1998-07-15 | 김주용 | 모스 전계효과 트랜지스터의 제조방법 |
| US6046078A (en) * | 1997-04-28 | 2000-04-04 | Megamos Corp. | Semiconductor device fabrication with reduced masking steps |
| US6395623B1 (en) | 1998-08-27 | 2002-05-28 | Micron Technology, Inc. | Semiconductor processing methods of forming a contact opening to a conductive line and methods of forming substrate active area source/drain regions |
| US6177339B1 (en) * | 1998-08-27 | 2001-01-23 | Micron Technology, Inc. | Semiconductor processing methods of forming integrated circuitry and semiconductor processing methods of forming dynamic random access memory (DRAM) circuitry |
| US6180494B1 (en) * | 1999-03-11 | 2001-01-30 | Micron Technology, Inc. | Integrated circuitry, methods of fabricating integrated circuitry, methods of forming local interconnects, and methods of forming conductive lines |
| KR100464416B1 (ko) * | 2002-05-14 | 2005-01-03 | 삼성전자주식회사 | 증가된 유효 채널 길이를 가지는 반도체 소자의 제조 방법 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH01214057A (ja) * | 1988-02-22 | 1989-08-28 | Yamaha Corp | トランジスタの製法 |
| JPH02105422A (ja) * | 1988-10-14 | 1990-04-18 | Citizen Watch Co Ltd | 半導体集積回路装置の製造方法 |
| JPH0382055A (ja) * | 1989-08-24 | 1991-04-08 | Takehide Shirato | 半導体装置 |
| JPH04100246A (ja) * | 1990-08-20 | 1992-04-02 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH04177724A (ja) * | 1990-11-09 | 1992-06-24 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63196070A (ja) * | 1987-02-10 | 1988-08-15 | Sony Corp | Ｃｍｏｓの製造方法 |
| JP2960444B2 (ja) * | 1988-09-20 | 1999-10-06 | 株式会社日立製作所 | 半導体集積回路装置及びマイクロプロセッサ |
| US5006477A (en) * | 1988-11-25 | 1991-04-09 | Hughes Aircraft Company | Method of making a latch up free, high voltage, CMOS bulk process for sub-half micron devices |
| JP2765031B2 (ja) * | 1989-04-08 | 1998-06-11 | 日本電気株式会社 | Ｍｉｓ型半導体装置の製造方法 |
| US5393685A (en) * | 1992-08-10 | 1995-02-28 | Taiwan Semiconductor Manufacturing Company | Peeling free metal silicide films using rapid thermal anneal |
-
1993
- 1993-12-15 JP JP5342853A patent/JP2809080B2/ja not_active Expired - Fee Related
-
1996
- 1996-05-22 US US08/651,432 patent/US5656520A/en not_active Expired - Fee Related
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62219558A (ja) * | 1986-03-20 | 1987-09-26 | Hitachi Ltd | 半導体集積回路装置 |
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| JPH04100246A (ja) * | 1990-08-20 | 1992-04-02 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH04177724A (ja) * | 1990-11-09 | 1992-06-24 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2809080B2 (ja) | 1998-10-08 |
| US5656520A (en) | 1997-08-12 |
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|---|---|---|---|
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