JPH0817934A - デュアルゲートｃｍｏｓ半導体装置とその製造方法 - Google Patents
デュアルゲートｃｍｏｓ半導体装置とその製造方法Info
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- JPH0817934A JPH0817934A JP6173513A JP17351394A JPH0817934A JP H0817934 A JPH0817934 A JP H0817934A JP 6173513 A JP6173513 A JP 6173513A JP 17351394 A JP17351394 A JP 17351394A JP H0817934 A JPH0817934 A JP H0817934A
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- mask
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- polysilicon
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ゲート電極の不純物の相互拡散による素子特
性の変動を抑える。 【構成】 ＮＭＯＳＦＥＴのソース・ドレイン領域２、
ＮＭＯＳＦＥＴの基板コンタクト領域４、ＰＭＯＳＦＥ
Ｔのソース・ドレイン領域６、ＰＭＯＳＦＥＴの基板コ
ンタクト領域８、ポリシリコンゲート電極１０によりＳ
ＲＡＭが形成されている。ゲート電極１０のためのイオ
ン注入はゲートポリシリコン膜をパターン化する前に、
ウエル形成マスクと同一パターンのマスクを用いて行な
われ、斜線の施された領域にはＰ型不純物が注入され、
斜線部以外の領域にはＮ型不純物が注入されている。
性の変動を抑える。 【構成】 ＮＭＯＳＦＥＴのソース・ドレイン領域２、
ＮＭＯＳＦＥＴの基板コンタクト領域４、ＰＭＯＳＦＥ
Ｔのソース・ドレイン領域６、ＰＭＯＳＦＥＴの基板コ
ンタクト領域８、ポリシリコンゲート電極１０によりＳ
ＲＡＭが形成されている。ゲート電極１０のためのイオ
ン注入はゲートポリシリコン膜をパターン化する前に、
ウエル形成マスクと同一パターンのマスクを用いて行な
われ、斜線の施された領域にはＰ型不純物が注入され、
斜線部以外の領域にはＮ型不純物が注入されている。
Description
【０００１】
【産業上の利用分野】本発明はＮチャネル型ＭＯＳＦＥ
Ｔ（以下ＮＭＯＳＦＥＴという）のゲート電極としてＮ
型ポリシリコンが用いられ、Ｐチャネル型ＭＯＳＦＥＴ
（以下ＰＭＯＳＦＥＴという）のゲート電極としてＰ型
ポリシリコンが用いられているデュアルゲートＣＭＯＳ
半導体装置とその製造方法に関するものである。
Ｔ（以下ＮＭＯＳＦＥＴという）のゲート電極としてＮ
型ポリシリコンが用いられ、Ｐチャネル型ＭＯＳＦＥＴ
（以下ＰＭＯＳＦＥＴという）のゲート電極としてＰ型
ポリシリコンが用いられているデュアルゲートＣＭＯＳ
半導体装置とその製造方法に関するものである。
【０００２】
【従来の技術】一般に、半導体集積回路装置プロセス
は、微細化が進むほどその工程数が増加する傾向にあ
る。また、ＭＯＳ半導体装置のプロセスでは、微細化が
進むほど短チャネル効果やホットキャリア効果など種々
の問題が生じる。
は、微細化が進むほどその工程数が増加する傾向にあ
る。また、ＭＯＳ半導体装置のプロセスでは、微細化が
進むほど短チャネル効果やホットキャリア効果など種々
の問題が生じる。
【０００３】同一基板にＮＭＯＳＦＥＴとＰＭＯＳＦＥ
Ｔを形成したＭＯＳ半導体装置では、ポリシリコンゲー
ト電極としてはＮ+ポリシリコンゲート電極が広く用い
られている。これは、ポリシリコン膜上にリンガラスを
堆積し、熱処理によってリンをポリシリコン膜に拡散さ
せて低抵抗化を図ったシリコンゲート電極である。その
ようなＣＭＯＳ半導体装置では、Ｎチャネル側を表面チ
ャネル型、Ｐチャネル側を埋込みチャネル型にしている
場合が多い。
Ｔを形成したＭＯＳ半導体装置では、ポリシリコンゲー
ト電極としてはＮ+ポリシリコンゲート電極が広く用い
られている。これは、ポリシリコン膜上にリンガラスを
堆積し、熱処理によってリンをポリシリコン膜に拡散さ
せて低抵抗化を図ったシリコンゲート電極である。その
ようなＣＭＯＳ半導体装置では、Ｎチャネル側を表面チ
ャネル型、Ｐチャネル側を埋込みチャネル型にしている
場合が多い。
【０００４】しかし、サブハーフミクロン以下やクウォ
ータミクロン以下と称されるような微細な半導体装置の
プロセスでは、埋込み型構造では短チャネル効果を抑制
することが困難になるため、Ｐチャネル型も表面型に移
行せざるを得ない状況になっている。その結果として、
ＮＭＯＳＦＥＴのゲート電極をＮ型とし、ＰＭＯＳＦＥ
Ｔのゲート電極をＰ型としたデュアルゲートＣＭＯＳ半
導体装置が用いられるようになってきている。
ータミクロン以下と称されるような微細な半導体装置の
プロセスでは、埋込み型構造では短チャネル効果を抑制
することが困難になるため、Ｐチャネル型も表面型に移
行せざるを得ない状況になっている。その結果として、
ＮＭＯＳＦＥＴのゲート電極をＮ型とし、ＰＭＯＳＦＥ
Ｔのゲート電極をＰ型としたデュアルゲートＣＭＯＳ半
導体装置が用いられるようになってきている。
【０００５】デュアルゲートＣＭＯＳ半導体装置では、
Ｎ型のポリシリコンゲート電極とＰ型のポリシリコンゲ
ート電極とを接続するために、ポリシリコンゲート電極
上に高融点金属シリサイド層が形成される。その場合、
ポリシリコンゲート電極のＮ型領域とＰ型領域の境界で
はその中の不純物が高融点金属シリサイド層又はポリシ
リコンゲート電極介して相互に拡散し、その結果、ゲー
ト電極の仕事関数が変化してＦＥＴのしきい値電圧が変
動する。この相互拡散は、ポリシリコンだけでなく、高
融点金属シリサイド中での不純物の拡散速度が非常に大
きいことが原因になっている。
Ｎ型のポリシリコンゲート電極とＰ型のポリシリコンゲ
ート電極とを接続するために、ポリシリコンゲート電極
上に高融点金属シリサイド層が形成される。その場合、
ポリシリコンゲート電極のＮ型領域とＰ型領域の境界で
はその中の不純物が高融点金属シリサイド層又はポリシ
リコンゲート電極介して相互に拡散し、その結果、ゲー
ト電極の仕事関数が変化してＦＥＴのしきい値電圧が変
動する。この相互拡散は、ポリシリコンだけでなく、高
融点金属シリサイド中での不純物の拡散速度が非常に大
きいことが原因になっている。
【０００６】ゲート電極用のポリシリコン膜にＮ型領域
とＰ型領域を形成する方法として、従来はソース・ドレ
イン領域と基板コンタクト領域へのＮ型不純物注入マス
クとＰ型不純物注入マスクの寸法を変化させたものをマ
スクに用いて、ゲート電極用のポリシリコン膜にイオン
注入している。
とＰ型領域を形成する方法として、従来はソース・ドレ
イン領域と基板コンタクト領域へのＮ型不純物注入マス
クとＰ型不純物注入マスクの寸法を変化させたものをマ
スクに用いて、ゲート電極用のポリシリコン膜にイオン
注入している。
【０００７】ＳＲＡＭのゲート電極にＮ型領域とＰ型領
域を形成するためのイオン注入を行なう例を図１に示
す。２はＮＭＯＳＦＥＴのソース・ドレイン領域、４は
ＮＭＯＳＦＥＴの基板コンタクト領域、６はＰＭＯＳＦ
ＥＴのソース・ドレイン領域、８はＰＭＯＳＦＥＴの基
板コンタクト領域であり、１０はポリシリコンゲート電
極、１２はコンタクトホールである。斜線の施された領
域はソース・ドレイン及び基板コンタクトのためのＰ型
不純物注入マスクをフィールドに対してオーバーサイズ
したマスクを用いて形成されたゲート電極用ポリシリコ
ン膜へのＰ型不純物注入領域、斜線部以外の領域はＮ型
不純物注入領域である。
域を形成するためのイオン注入を行なう例を図１に示
す。２はＮＭＯＳＦＥＴのソース・ドレイン領域、４は
ＮＭＯＳＦＥＴの基板コンタクト領域、６はＰＭＯＳＦ
ＥＴのソース・ドレイン領域、８はＰＭＯＳＦＥＴの基
板コンタクト領域であり、１０はポリシリコンゲート電
極、１２はコンタクトホールである。斜線の施された領
域はソース・ドレイン及び基板コンタクトのためのＰ型
不純物注入マスクをフィールドに対してオーバーサイズ
したマスクを用いて形成されたゲート電極用ポリシリコ
ン膜へのＰ型不純物注入領域、斜線部以外の領域はＮ型
不純物注入領域である。
【０００８】
【発明が解決しようとする課題】このような、ソース・
ドレインと基板コンタクトへの不純物注入用のマスクを
基準にして作成したマスクを用いてゲート電極のポリシ
リコン膜のＮ型領域とＰ型領域を形成すると、次のよう
な問題が発生する。 （１）ゲート電極のＮ型領域とＰ型領域の境界１４がフ
ィールドに近い位置に設定され、相互拡散の問題がいっ
そう顕著になる。 （２）ゲート電極には境界１６のように、より多くのＮ
型とＰ型の境界ができる。 これらの問題は、例えばＳＲＡＭのように高密度に素子
がレイアウトされるＬＳＩでより大きな問題であり、微
細化及び高集積化に対する阻害要因になっている。
ドレインと基板コンタクトへの不純物注入用のマスクを
基準にして作成したマスクを用いてゲート電極のポリシ
リコン膜のＮ型領域とＰ型領域を形成すると、次のよう
な問題が発生する。 （１）ゲート電極のＮ型領域とＰ型領域の境界１４がフ
ィールドに近い位置に設定され、相互拡散の問題がいっ
そう顕著になる。 （２）ゲート電極には境界１６のように、より多くのＮ
型とＰ型の境界ができる。 これらの問題は、例えばＳＲＡＭのように高密度に素子
がレイアウトされるＬＳＩでより大きな問題であり、微
細化及び高集積化に対する阻害要因になっている。
【０００９】本発明はゲート電極でのＮ型とＰ型の境界
をフィールドに近づけないようにするとともに、その数
を増やさないようにすることにより、ゲート電極の不純
物の相互拡散による素子特性の変動を抑えたデュアルゲ
ートＣＭＯＳ半導体装置を提供することを目的とするも
のである。本発明はまたそのような半導体装置を製造す
る方法を提供することを目的とするものである。
をフィールドに近づけないようにするとともに、その数
を増やさないようにすることにより、ゲート電極の不純
物の相互拡散による素子特性の変動を抑えたデュアルゲ
ートＣＭＯＳ半導体装置を提供することを目的とするも
のである。本発明はまたそのような半導体装置を製造す
る方法を提供することを目的とするものである。
【００１０】
【課題を解決するための手段】ポリシリコンゲート電極
でのＮ型とＰ型の境界をフィールドに近づけないように
するとともに、その数を増やさないようにするために、
本発明ではポリシリコンゲート電極のＮ型とＰ型の境界
がウエルの分離位置に対応した位置にのみ設けられてい
るようにする。そして、ポリシリコンゲート電極上には
高融点金属シリサイド層が形成されていることが好まし
い。
でのＮ型とＰ型の境界をフィールドに近づけないように
するとともに、その数を増やさないようにするために、
本発明ではポリシリコンゲート電極のＮ型とＰ型の境界
がウエルの分離位置に対応した位置にのみ設けられてい
るようにする。そして、ポリシリコンゲート電極上には
高融点金属シリサイド層が形成されていることが好まし
い。
【００１１】ポリシリコンゲート電極でのＮ型とＰ型の
境界をこのように定めるために、本発明の製造方法で
は、半導体基板上にゲート絶縁膜を介してポリシリコン
膜を形成した後、そのポリシリコン膜をゲート電極形状
にパターン化する前又はパターン化後に、次の（Ａ）か
ら（Ｄ）のいずれかのマスクに該当するマスクを用いて
そのポリシリコン膜にイオン注入を施してＮ型領域とＰ
型領域を形成する。 （Ａ）ウエル形成マスク （Ｂ）ウエル形成マスクのパターン寸法を変えたマスク （Ｃ）ウエル形成マスクのパターンを反転させ、又はさ
らにその寸法を変えたマスク （Ｄ）ウエル形成マスクを基準にしてそれと同一寸法で
もしくはパターン寸法を変えて作成された他のイオン注
入マスク、又は前記他のイオン注入マスクのパターンを
反転させたマスク。
境界をこのように定めるために、本発明の製造方法で
は、半導体基板上にゲート絶縁膜を介してポリシリコン
膜を形成した後、そのポリシリコン膜をゲート電極形状
にパターン化する前又はパターン化後に、次の（Ａ）か
ら（Ｄ）のいずれかのマスクに該当するマスクを用いて
そのポリシリコン膜にイオン注入を施してＮ型領域とＰ
型領域を形成する。 （Ａ）ウエル形成マスク （Ｂ）ウエル形成マスクのパターン寸法を変えたマスク （Ｃ）ウエル形成マスクのパターンを反転させ、又はさ
らにその寸法を変えたマスク （Ｄ）ウエル形成マスクを基準にしてそれと同一寸法で
もしくはパターン寸法を変えて作成された他のイオン注
入マスク、又は前記他のイオン注入マスクのパターンを
反転させたマスク。
【００１２】すでにパターン化されたポリシリコンゲー
ト電極に対し、本発明のマスクを用いて例えばＰ型不純
物をイオン注入する場合には、ゲート電極だけでなくＰ
ＭＯＳＦＥＴのソース・ドレインと逆導電型であるＰＭ
ＯＳＦＥＴの基板にも不純物が注入されるため、注入条
件、活性化条件、逆導電型基板領域の形成条件など全て
を考慮しなければならず、条件範囲が大幅に狭くなる。
そのため、ゲートポリシリコンへのイオン注入は、ポリ
シリコン膜をゲート電極形状にパターン化する前に行な
うことによって不必要な領域への注入を阻止できる。
ト電極に対し、本発明のマスクを用いて例えばＰ型不純
物をイオン注入する場合には、ゲート電極だけでなくＰ
ＭＯＳＦＥＴのソース・ドレインと逆導電型であるＰＭ
ＯＳＦＥＴの基板にも不純物が注入されるため、注入条
件、活性化条件、逆導電型基板領域の形成条件など全て
を考慮しなければならず、条件範囲が大幅に狭くなる。
そのため、ゲートポリシリコンへのイオン注入は、ポリ
シリコン膜をゲート電極形状にパターン化する前に行な
うことによって不必要な領域への注入を阻止できる。
【００１３】また、後工程で行なわれるソース・ドレイ
ン及び基板コンタクト領域へのイオン注入の条件によっ
ては、ゲート電極に新たにＮ型不純物とＰ型不純物が注
入されて境界が発生するおそれがある。これを防止する
ために、ゲート電極へのイオン注入後にゲート電極上に
キャップ材を形成し、後工程でのゲート電極への不純物
導入を阻止するのが効果的である。キャップ材の膜厚は
少なくとも後工程での注入不純物飛程以上が必要であ
り、注入不純物の大部分がキャップ材にのみ注入される
ようにする。キャップ材としてＳｉＯ2膜厚を用いる場
合は、少なくとも５０ｎｍの膜厚が必要である。キャッ
プ材としてはＳｉＯ2に限らずシリコン窒化膜やポリシ
リコン膜を用いることもできる。
ン及び基板コンタクト領域へのイオン注入の条件によっ
ては、ゲート電極に新たにＮ型不純物とＰ型不純物が注
入されて境界が発生するおそれがある。これを防止する
ために、ゲート電極へのイオン注入後にゲート電極上に
キャップ材を形成し、後工程でのゲート電極への不純物
導入を阻止するのが効果的である。キャップ材の膜厚は
少なくとも後工程での注入不純物飛程以上が必要であ
り、注入不純物の大部分がキャップ材にのみ注入される
ようにする。キャップ材としてＳｉＯ2膜厚を用いる場
合は、少なくとも５０ｎｍの膜厚が必要である。キャッ
プ材としてはＳｉＯ2に限らずシリコン窒化膜やポリシ
リコン膜を用いることもできる。
【００１４】キャップ材を形成したときは、後工程のイ
オン注入が終わった後、そのキャップ材を除去すること
によって後工程でキャップ材に注入された不純物を取り
除き、ゲート電極へその不純物が拡散するのを未然に防
ぐことができる。キャップ材としてＳｉＯ2を使用した
場合にはフッ酸（ＨＦ）を含むエッチング液で除去すれ
ば、シリコンに対して高選択比でエッチング除去でき
る。
オン注入が終わった後、そのキャップ材を除去すること
によって後工程でキャップ材に注入された不純物を取り
除き、ゲート電極へその不純物が拡散するのを未然に防
ぐことができる。キャップ材としてＳｉＯ2を使用した
場合にはフッ酸（ＨＦ）を含むエッチング液で除去すれ
ば、シリコンに対して高選択比でエッチング除去でき
る。
【００１５】
【実施例】図２は本発明をＳＲＡＭのゲート電極形成に
適用した一実施例を表わす。図１と同一部分には同一の
符号を用いる。２はＮＭＯＳＦＥＴのソース・ドレイン
領域、４はＮＭＯＳＦＥＴの基板コンタクト領域、６は
ＰＭＯＳＦＥＴのソース・ドレイン領域、８はＰＭＯＳ
ＦＥＴの基板コンタクト領域であり、１０はポリシリコ
ンゲート電極、１２はコンタクトホールである。
適用した一実施例を表わす。図１と同一部分には同一の
符号を用いる。２はＮＭＯＳＦＥＴのソース・ドレイン
領域、４はＮＭＯＳＦＥＴの基板コンタクト領域、６は
ＰＭＯＳＦＥＴのソース・ドレイン領域、８はＰＭＯＳ
ＦＥＴの基板コンタクト領域であり、１０はポリシリコ
ンゲート電極、１２はコンタクトホールである。
【００１６】ゲート電極１０のためのイオン注入はゲー
トポリシリコン膜をパターン化する前に、ウエル形成マ
スクと同一パターンのマスクを用いて行なわれ、斜線の
施された領域にはＰ型不純物が注入され、斜線部以外の
領域にはＮ型不純物が注入されている。
トポリシリコン膜をパターン化する前に、ウエル形成マ
スクと同一パターンのマスクを用いて行なわれ、斜線の
施された領域にはＰ型不純物が注入され、斜線部以外の
領域にはＮ型不純物が注入されている。
【００１７】図２の不純物注入領域を図１のものと比較
すると、ゲート電極のＮ型とＰ型の境界１４がＮＭＯＳ
ＦＥＴからもＰＭＯＳＦＥＴからも離れた位置に形成さ
れている点で異なっている。また、ゲート電極でのＮ型
とＰ型の境界１６がなく、図１のものよりも境界の数が
少なくなり、抵抗値が低くなっていることも分かる。
すると、ゲート電極のＮ型とＰ型の境界１４がＮＭＯＳ
ＦＥＴからもＰＭＯＳＦＥＴからも離れた位置に形成さ
れている点で異なっている。また、ゲート電極でのＮ型
とＰ型の境界１６がなく、図１のものよりも境界の数が
少なくなり、抵抗値が低くなっていることも分かる。
【００１８】図３は本発明の製造方法を用いて形成され
るＣＭＯＳ半導体装置の一例を模式的に示したものであ
る。シリコン基板２０にＰウエル２２とＮウエル２４が
互いに隣接して形成されている。Ｐウエル２２にはＬＤ
Ｄ（Lightly Doped Drain）構造のＮＭＯＳＦＥＴが形
成されている。すなわち、高濃度Ｎ型不純物領域による
ソース・ドレイン２６のチャネル側には低濃度のＮ型不
純物領域２８が形成され、チャネル領域上にはゲート酸
化膜３０を介してＮ型ポリシリコンゲート電極３２が形
成されている。３４は絶縁物のサイドウォールである。
るＣＭＯＳ半導体装置の一例を模式的に示したものであ
る。シリコン基板２０にＰウエル２２とＮウエル２４が
互いに隣接して形成されている。Ｐウエル２２にはＬＤ
Ｄ（Lightly Doped Drain）構造のＮＭＯＳＦＥＴが形
成されている。すなわち、高濃度Ｎ型不純物領域による
ソース・ドレイン２６のチャネル側には低濃度のＮ型不
純物領域２８が形成され、チャネル領域上にはゲート酸
化膜３０を介してＮ型ポリシリコンゲート電極３２が形
成されている。３４は絶縁物のサイドウォールである。
【００１９】Ｎウエル２４にはシングルドレイン構造の
ＰＭＯＳＦＥＴが形成されており、３８はＰ型不純物拡
散領域のソース・ドレインであり、チャネル領域上には
ゲート酸化膜３０を介してＰ型ポリシリコンゲート電極
４０が形成されている。Ｎ型ポリシリコンゲート電極３
２とＰ型ポリシリコンゲート電極４０はフィールド酸化
膜４２上の境界１４でつながっており、ポリシリコンゲ
ート電極３２，４０上にはタングステンシリサイドのよ
うな高融点金属シリサイド層４４が形成されている。境
界１４はウエル２２と２４の境界上にのみ形成されてい
る。
ＰＭＯＳＦＥＴが形成されており、３８はＰ型不純物拡
散領域のソース・ドレインであり、チャネル領域上には
ゲート酸化膜３０を介してＰ型ポリシリコンゲート電極
４０が形成されている。Ｎ型ポリシリコンゲート電極３
２とＰ型ポリシリコンゲート電極４０はフィールド酸化
膜４２上の境界１４でつながっており、ポリシリコンゲ
ート電極３２，４０上にはタングステンシリサイドのよ
うな高融点金属シリサイド層４４が形成されている。境
界１４はウエル２２と２４の境界上にのみ形成されてい
る。
【００２０】境界１４又は高融点金属シリサイド層４４
を通って、Ｐ型ポリシリコンゲート電極４０のボロンが
Ｎ型ポリシリコンゲート電極３２中へ拡散し、又はＮ型
ポリシリコンゲート電極３２中の砒素がＰ型ポリシリコ
ンゲート電極４０中へ拡散する相互拡散が起こっても、
ポリシリコンゲート電極の境界１４がいずれのＭＯＳＦ
ＥＴからも離れているため、相互拡散した不純物がＭＯ
ＳＦＥＴのしきい値電圧を変化させるおそれが少ない。
を通って、Ｐ型ポリシリコンゲート電極４０のボロンが
Ｎ型ポリシリコンゲート電極３２中へ拡散し、又はＮ型
ポリシリコンゲート電極３２中の砒素がＰ型ポリシリコ
ンゲート電極４０中へ拡散する相互拡散が起こっても、
ポリシリコンゲート電極の境界１４がいずれのＭＯＳＦ
ＥＴからも離れているため、相互拡散した不純物がＭＯ
ＳＦＥＴのしきい値電圧を変化させるおそれが少ない。
【００２１】図４と図５により本発明の製造方法の一実
施例を説明する。 （Ａ）シリコン基板２０の表面にＰウエル２２及びＮウ
エル２４を形成した後、ＬＯＣＯＳ（選択酸化）法によ
るフィールド酸化膜４２を形成する。その後、基板上に
ゲート酸化膜３０を熱酸化法によって成長させた後、Ｌ
Ｐ−ＣＶＤ法により不純物が導入されていないポリシリ
コン膜５０を約２００ｎｍの厚さに堆積させる。ポリシ
リコン膜５０の全面にボロンイオンを１０ＫｅＶで、４
×１０15／ｃｍ2程度注入する。その後、ポリシリコン
膜５０上にウエル形成時のマスクを用いてＮウエル２４
上をレジスト５２で被い、Ｐウエル２２上のポリシリコ
ン膜５０のみに砒素イオンを３０ＫｅＶで６×１０15／
ｃｍ2程度注入する。これにより、Ｎウエル２４上のポ
リシリコン膜５０はＰ型ポリシリコン、それ以外の領域
のポリシリコン膜５０はＮ型ポリシリコンとなる。
施例を説明する。 （Ａ）シリコン基板２０の表面にＰウエル２２及びＮウ
エル２４を形成した後、ＬＯＣＯＳ（選択酸化）法によ
るフィールド酸化膜４２を形成する。その後、基板上に
ゲート酸化膜３０を熱酸化法によって成長させた後、Ｌ
Ｐ−ＣＶＤ法により不純物が導入されていないポリシリ
コン膜５０を約２００ｎｍの厚さに堆積させる。ポリシ
リコン膜５０の全面にボロンイオンを１０ＫｅＶで、４
×１０15／ｃｍ2程度注入する。その後、ポリシリコン
膜５０上にウエル形成時のマスクを用いてＮウエル２４
上をレジスト５２で被い、Ｐウエル２２上のポリシリコ
ン膜５０のみに砒素イオンを３０ＫｅＶで６×１０15／
ｃｍ2程度注入する。これにより、Ｎウエル２４上のポ
リシリコン膜５０はＰ型ポリシリコン、それ以外の領域
のポリシリコン膜５０はＮ型ポリシリコンとなる。
【００２２】（Ｂ）ポリシリコン膜５０上にスパッタリ
ング法によりタングステンシリサイド（ＷＳｉｘ）膜４
４を約７０ｎｍの厚さに全面に堆積する。さらに、その
タングステンシリサイド膜４４上にキャップ材として常
圧ＣＶＤ法によってＮＳＧ（不純物が導入されていない
シリコン酸化膜）５４を約５０ｎｍの厚さに堆積させ
る。
ング法によりタングステンシリサイド（ＷＳｉｘ）膜４
４を約７０ｎｍの厚さに全面に堆積する。さらに、その
タングステンシリサイド膜４４上にキャップ材として常
圧ＣＶＤ法によってＮＳＧ（不純物が導入されていない
シリコン酸化膜）５４を約５０ｎｍの厚さに堆積させ
る。
【００２３】（Ｃ）フォトリソグラフィーとドライエッ
チングによってＮＳＧ膜５４、ＷＳｉｘ膜４４及びポリ
シリコン膜５０をパターン化して積層ゲート電極５６，
５８を形成する。Ｐウエル２２上ではＮＭＯＳＦＥＴ形
成領域に開口を有するレジストパターンを形成し、それ
をマスクとしてＬＤＤ構造のＮ-領域を形成するため
に、リン又は砒素のＮ型不純物を３５ＫｅＶで２×１０
13／ｃｍ2程度注入する。
チングによってＮＳＧ膜５４、ＷＳｉｘ膜４４及びポリ
シリコン膜５０をパターン化して積層ゲート電極５６，
５８を形成する。Ｐウエル２２上ではＮＭＯＳＦＥＴ形
成領域に開口を有するレジストパターンを形成し、それ
をマスクとしてＬＤＤ構造のＮ-領域を形成するため
に、リン又は砒素のＮ型不純物を３５ＫｅＶで２×１０
13／ｃｍ2程度注入する。
【００２４】レジストを除去した後、全面にＨＴＯ膜
（高温酸化膜）を形成し、エッチバックを施してゲート
電極側面にサイドウォール３４を形成する。ＮＭＯＳＦ
ＥＴのソース・ドレイン領域とＰＭＯＳＦＥＴの基板コ
ンタクト領域にＮ+領域を形成するために、砒素イオン
を４０ＫｅＶで６×１０15／ｃｍ2程度注入する。これ
により、Ｐウエル２２のＮＭＯＳＦＥＴ形成領域には、
Ｎ-領域２８とＮ+領域２６をもつソース・ドレインを有
するＬＤＤ構造のＭＯＳＦＥＴが形成され、Ｎウエル２
４には基板コンタクト領域６０が形成される。次に、そ
のレジストを除去し、今度はＰＭＯＳＦＥＴ形成領域と
Ｐウエル２２における基板コンタクト領域に開口をもつ
レジストパターンを形成し、それをマスクとしてＢＦ2
イオンを３０ＫｅＶで３×１０15／ｃｍ2程度注入す
る。これにより、Ｎウエル２４にはＰＭＯＳＦＥＴのソ
ース・ドレイン領域３８が形成され、Ｐウエル２２には
基板コンタクト領域６２が形成される。
（高温酸化膜）を形成し、エッチバックを施してゲート
電極側面にサイドウォール３４を形成する。ＮＭＯＳＦ
ＥＴのソース・ドレイン領域とＰＭＯＳＦＥＴの基板コ
ンタクト領域にＮ+領域を形成するために、砒素イオン
を４０ＫｅＶで６×１０15／ｃｍ2程度注入する。これ
により、Ｐウエル２２のＮＭＯＳＦＥＴ形成領域には、
Ｎ-領域２８とＮ+領域２６をもつソース・ドレインを有
するＬＤＤ構造のＭＯＳＦＥＴが形成され、Ｎウエル２
４には基板コンタクト領域６０が形成される。次に、そ
のレジストを除去し、今度はＰＭＯＳＦＥＴ形成領域と
Ｐウエル２２における基板コンタクト領域に開口をもつ
レジストパターンを形成し、それをマスクとしてＢＦ2
イオンを３０ＫｅＶで３×１０15／ｃｍ2程度注入す
る。これにより、Ｎウエル２４にはＰＭＯＳＦＥＴのソ
ース・ドレイン領域３８が形成され、Ｐウエル２２には
基板コンタクト領域６２が形成される。
【００２５】（Ｅ）ゲート電極上に形成されていたキャ
ップ材のＮＳＧ膜５４をＨＦを含む溶液によってエッチ
ングして除去する。これにより、ゲート電極上層のＮＳ
Ｇ膜５４に注入されていた不純物が同時に取り除かれ、
ゲート電極への新たな不純物導入が阻止される。
ップ材のＮＳＧ膜５４をＨＦを含む溶液によってエッチ
ングして除去する。これにより、ゲート電極上層のＮＳ
Ｇ膜５４に注入されていた不純物が同時に取り除かれ、
ゲート電極への新たな不純物導入が阻止される。
【００２６】（Ｆ）ＰＳＧ膜やＢＰＳＧ膜などの層間絶
縁膜６４を堆積した後、８５０℃でリフローさせて表面
を平坦化する。この熱処理で、ポリシリコン膜５０、Ｎ
-領域２８、Ｎ+領域２６，６０、Ｐ+領域３８，６２に
注入されていた不純物が活性化される。層間絶縁膜６４
にコンタクトホールを開けた後、アルミニウム又はアル
ミニウム合金によるメタル配線６６を形成する。
縁膜６４を堆積した後、８５０℃でリフローさせて表面
を平坦化する。この熱処理で、ポリシリコン膜５０、Ｎ
-領域２８、Ｎ+領域２６，６０、Ｐ+領域３８，６２に
注入されていた不純物が活性化される。層間絶縁膜６４
にコンタクトホールを開けた後、アルミニウム又はアル
ミニウム合金によるメタル配線６６を形成する。
【００２７】ゲート電極用のポリシリコン膜をＮ型とＰ
型に分けるために、実施例では初めに全面にＰ型不純物
を注入し、その後Ｎ型とすべき領域にＮ型不純物を注入
しているので、リソグラフィ工程が１回ですむ。しか
し、Ｎ型とＰ型にそれぞれリソグラフィ工程でマスクを
形成してイオン注入を行なうようにしてもよい。
型に分けるために、実施例では初めに全面にＰ型不純物
を注入し、その後Ｎ型とすべき領域にＮ型不純物を注入
しているので、リソグラフィ工程が１回ですむ。しか
し、Ｎ型とＰ型にそれぞれリソグラフィ工程でマスクを
形成してイオン注入を行なうようにしてもよい。
【００２８】ポリシリコン膜をＮ型とＰ型に分けるため
のイオン注入のためのマスクは、実施例ではウエル形成
マスクを用いているが、ウエル形成マスクのパターン寸
法を変えたマスク、ウエル形成マスクのパターンを反転
させ、もしくはさらにその寸法を変えたマスク、ウエル
形成マスクを基準にしてそれと同一寸法でもしくはパタ
ーン寸法を変えて作成された他のイオン注入マスク又は
さらにその他のイオン注入マスクのパターンを反転させ
たマスクなどを使用してもよい。
のイオン注入のためのマスクは、実施例ではウエル形成
マスクを用いているが、ウエル形成マスクのパターン寸
法を変えたマスク、ウエル形成マスクのパターンを反転
させ、もしくはさらにその寸法を変えたマスク、ウエル
形成マスクを基準にしてそれと同一寸法でもしくはパタ
ーン寸法を変えて作成された他のイオン注入マスク又は
さらにその他のイオン注入マスクのパターンを反転させ
たマスクなどを使用してもよい。
【００２９】実施例では高融点金属シリサイド膜として
タングステンシリサイド膜４４を例示しているが、他の
高融点金属シリサイド膜、例えばモリブデンシリサイド
膜、タンタルシリサイド膜、チタンシリサイド膜などを
用いてもよい。ＭＯＳＦＥＴの構造としてＮチャネル型
ではＬＤＤ構造とし、Ｐチャネル型ではシングルドレイ
ン構造としているが、本発明ではＭＯＳＦＥＴの構造は
これらに限定されるものではない。
タングステンシリサイド膜４４を例示しているが、他の
高融点金属シリサイド膜、例えばモリブデンシリサイド
膜、タンタルシリサイド膜、チタンシリサイド膜などを
用いてもよい。ＭＯＳＦＥＴの構造としてＮチャネル型
ではＬＤＤ構造とし、Ｐチャネル型ではシングルドレイ
ン構造としているが、本発明ではＭＯＳＦＥＴの構造は
これらに限定されるものではない。
【００３０】
【発明の効果】本発明のデュアルゲートＣＭＯＳ半導体
装置では、ゲート電極のＮ型とＰ型の境界がフィールド
から離れた位置に形成されるので、不純物の相互拡散に
よる素子特性の変動を抑えることができ、また微細化及
び高集積化に適したＣＭＯＳ半導体装置とすることがで
きる。本発明の製造方法では、ゲートポリシリコンへの
イオン注入をポリシリコン膜をゲート電極形状にパター
ン化する前に行なうことによって不必要な領域への注入
を阻止できる。また、ゲート電極へのイオン注入後にゲ
ート電極上にキャップ材を形成することにより、後工程
で行なわれるソース・ドレイン及び基板コンタクト領域
へのイオン注入工程でのゲート電極への不純物導入を阻
止することができる。そして、そのキャップ材は、後工
程のイオン注入が終わった後に除去することによって、
後工程でキャップ材に注入された不純物がゲート電極へ
拡散するのを未然に防ぐことができる。
装置では、ゲート電極のＮ型とＰ型の境界がフィールド
から離れた位置に形成されるので、不純物の相互拡散に
よる素子特性の変動を抑えることができ、また微細化及
び高集積化に適したＣＭＯＳ半導体装置とすることがで
きる。本発明の製造方法では、ゲートポリシリコンへの
イオン注入をポリシリコン膜をゲート電極形状にパター
ン化する前に行なうことによって不必要な領域への注入
を阻止できる。また、ゲート電極へのイオン注入後にゲ
ート電極上にキャップ材を形成することにより、後工程
で行なわれるソース・ドレイン及び基板コンタクト領域
へのイオン注入工程でのゲート電極への不純物導入を阻
止することができる。そして、そのキャップ材は、後工
程のイオン注入が終わった後に除去することによって、
後工程でキャップ材に注入された不純物がゲート電極へ
拡散するのを未然に防ぐことができる。
【図１】従来の半導体装置におけるゲート電極のＰ型領
域とＮ型領域を形成するための不純物注入領域を示す平
面図である。
域とＮ型領域を形成するための不純物注入領域を示す平
面図である。
【図２】一実施例におけるゲート電極のＰ型領域とＮ型
領域を形成するための不純物注入領域を示す平面図であ
る。
領域を形成するための不純物注入領域を示す平面図であ
る。
【図３】一実施例における主要部の斜視断面図である。
【図４】一実施例の製造方法の前半部を示す工程断面図
である。
である。
【図５】同実施例の製造方法の後半部を示す工程断面図
である。
である。
１０ ゲート電極 １４ ゲート電極のＰ型とＮ型の境界 ３２ Ｎ型ポリシリコンゲート電極 ４０ Ｐ型ポリシリコンゲート電極 ４４ タングステンシリサイド膜 ５０ ポリシリコン膜 ５４ キャップ材のＳｉＯ2膜
Claims (7)
- 【請求項１】 Ｎチャネル型ＭＯＳＦＥＴのゲート電極
としてＮ型ポリシリコンが用いられ、Ｐチャネル型ＭＯ
ＳＦＥＴのゲート電極としてＰ型ポリシリコンが用いら
れているＣＭＯＳ半導体装置において、 前記ポリシリコンゲート電極のＮ型とＰ型の境界がウエ
ルの分離位置に対応した位置にのみ設けられていること
を特徴とするデュアルゲートＣＭＯＳ半導体装置。 - 【請求項２】 前記ポリシリコンゲート電極上には高融
点金属シリサイド層が形成されている請求項１に記載の
デュアルゲートＣＭＯＳ半導体装置。 - 【請求項３】 半導体基板上にゲート絶縁膜を介してポ
リシリコン膜を形成した後、そのポリシリコン膜をゲー
ト電極形状にパターン化する前又はパターン化後に、次
の（Ａ）から（Ｄ）のいずれかのマスクに該当するマス
クを用いてそのポリシリコン膜にイオン注入を施してＮ
型領域とＰ型領域を形成する工程を含むことを特徴とす
るデュアルゲートＣＭＯＳ半導体装置の製造方法。 （Ａ）ウエル形成マスク （Ｂ）ウエル形成マスクのパターン寸法を変えたマスク （Ｃ）ウエル形成マスクのパターンを反転させ、又はさ
らにその寸法を変えたマスク （Ｄ）ウエル形成マスクを基準にしてそれと同一寸法で
もしくはパターン寸法を変えて作成された他のイオン注
入マスク、又は前記他のイオン注入マスクのパターンを
反転させたマスク。 - 【請求項４】 前記ポリシリコン膜にＮ型領域とＰ型領
域を形成するイオン注入工程は、そのポリシリコン膜の
ゲート電極へのパターン化前である請求項３に記載のデ
ュアルゲートＣＭＯＳ半導体装置の製造方法。 - 【請求項５】 前記ポリシリコン膜にＮ型領域とＰ型領
域を形成するイオン注入を施した後、ソース・ドレイン
領域形成のためのイオン注入工程までの間にそのポリシ
リコン膜上に高融点金属シリサイド膜を形成し、さらに
その上にソース・ドレイン形成のためのイオン注入工程
でのイオンがゲート電極に注入されるのを阻止するキャ
ップ材を形成する請求項４に記載のデュアルゲートＣＭ
ＯＳ半導体装置の製造方法。 - 【請求項６】 ソース・ドレイン形成のためのイオン注
入後、前記キャップ材の全て又は一部を除去する請求項
５に記載のデュアルゲートＣＭＯＳ半導体装置の製造方
法。 - 【請求項７】 前記キャップ材がＳｉＯ2膜であり、そ
の膜厚はソース・ドレイン形成のためのイオン注入工程
での不純物飛程以上であり、かつ、そのキャップ材の除
去にはフッ酸を含むエッチング液を用いる請求項６に記
載のデュアルゲートＣＭＯＳ半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6173513A JPH0817934A (ja) | 1994-07-01 | 1994-07-01 | デュアルゲートｃｍｏｓ半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6173513A JPH0817934A (ja) | 1994-07-01 | 1994-07-01 | デュアルゲートｃｍｏｓ半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0817934A true JPH0817934A (ja) | 1996-01-19 |
Family
ID=15961925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6173513A Pending JPH0817934A (ja) | 1994-07-01 | 1994-07-01 | デュアルゲートｃｍｏｓ半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0817934A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8013395B2 (en) | 2006-08-11 | 2011-09-06 | Panasonic Corporation | Semiconductor device and method for fabricating the same |
| US8884373B2 (en) | 2011-03-25 | 2014-11-11 | Panasonic Corporation | Semiconductor device |
| WO2016092960A1 (ja) * | 2014-12-08 | 2016-06-16 | 富士電機株式会社 | 炭化ケイ素半導体装置及びその製造方法 |
-
1994
- 1994-07-01 JP JP6173513A patent/JPH0817934A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8013395B2 (en) | 2006-08-11 | 2011-09-06 | Panasonic Corporation | Semiconductor device and method for fabricating the same |
| US8884373B2 (en) | 2011-03-25 | 2014-11-11 | Panasonic Corporation | Semiconductor device |
| WO2016092960A1 (ja) * | 2014-12-08 | 2016-06-16 | 富士電機株式会社 | 炭化ケイ素半導体装置及びその製造方法 |
| JPWO2016092960A1 (ja) * | 2014-12-08 | 2017-05-25 | 富士電機株式会社 | 炭化ケイ素半導体装置及びその製造方法 |
| US10366893B2 (en) | 2014-12-08 | 2019-07-30 | Fuji Electric Co., Ltd. | Process for making silicon carbide semiconductor device |
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