JPH0322708B2 - - Google Patents
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- JPH0322708B2 JPH0322708B2 JP60216510A JP21651085A JPH0322708B2 JP H0322708 B2 JPH0322708 B2 JP H0322708B2 JP 60216510 A JP60216510 A JP 60216510A JP 21651085 A JP21651085 A JP 21651085A JP H0322708 B2 JPH0322708 B2 JP H0322708B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は相補型半導体装置に関し、特にチヤネ
ル領域の不純物プロフアイルを改良した高速かつ
高信頼性の相補型半導体装置に係る。
ル領域の不純物プロフアイルを改良した高速かつ
高信頼性の相補型半導体装置に係る。
第３図ａ〜ｃを参照して従来のCMOS半導体
装置の製造方法を説明する。
装置の製造方法を説明する。
まず、Ｎ型シリコン基板１表面の一部に選択的
にＰ型ウエル領域２を形成する。次に、ウエル領
域２以外の基板１及びウエル領域２の所定領域に
それぞれフイールド反転防止層３，４を形成す
る。つづいて、選択酸化法によりフイールド酸化
膜５を形成した後、ゲート酸化膜６を形成する。
つづいて、MOSトランジスタのしきい値電圧
（Vth）調整、パンチスルー耐圧向上などのため
にウエル領域２以外の基板１上に図示しないレジ
ストを形成した後、例えばボロンをイオン注入す
ることによりチヤネルイオン注入層７を形成し、
前記レジストを除去する。同様に、しきい値電圧
（Vth）調整、パンチスルー耐圧向上などのため
にウエル領域２上に図示しないレジストを形成し
た後、例えばボロン及びリンをイオン注入するこ
とによりチヤネルイオン注入層７′を形成し、前
記レジストを除去する。（第３図ａ図示）。次い
で、全面に多結晶シリコン膜を堆積した後、例え
ばリンを拡散して低抵抗化する。つづいて、多結
晶シリコン膜をパターニングしてゲート電極８を
形成する。つづいて、ウエル領域２以外の基板１
上に図示しないレジストを形成した後、例えばヒ
素をイオン注入することによりN+型ソース、ド
レイン領域９，１０を形成し、前記レジストを除
去する。つづいて、ウエル領域２上に図示しない
レジストを形成した後、例えばボロンをイオン注
入することによりP+型ソース、ドレイン領域１
１，１２を形成し、前記レジストを除去する（同
図ｂ図示）。次いで、全面に層間絶縁膜１３を堆
積した後、その一部を選択的にエツチングしてコ
ンタクトホールを開孔する。つづいて、全面に
Alを蒸着した後、パターニングして配線１４を
形成し、CMOSを製造する（同図ｃ図示）。
にＰ型ウエル領域２を形成する。次に、ウエル領
域２以外の基板１及びウエル領域２の所定領域に
それぞれフイールド反転防止層３，４を形成す
る。つづいて、選択酸化法によりフイールド酸化
膜５を形成した後、ゲート酸化膜６を形成する。
つづいて、MOSトランジスタのしきい値電圧
（Vth）調整、パンチスルー耐圧向上などのため
にウエル領域２以外の基板１上に図示しないレジ
ストを形成した後、例えばボロンをイオン注入す
ることによりチヤネルイオン注入層７を形成し、
前記レジストを除去する。同様に、しきい値電圧
（Vth）調整、パンチスルー耐圧向上などのため
にウエル領域２上に図示しないレジストを形成し
た後、例えばボロン及びリンをイオン注入するこ
とによりチヤネルイオン注入層７′を形成し、前
記レジストを除去する。（第３図ａ図示）。次い
で、全面に多結晶シリコン膜を堆積した後、例え
ばリンを拡散して低抵抗化する。つづいて、多結
晶シリコン膜をパターニングしてゲート電極８を
形成する。つづいて、ウエル領域２以外の基板１
上に図示しないレジストを形成した後、例えばヒ
素をイオン注入することによりN+型ソース、ド
レイン領域９，１０を形成し、前記レジストを除
去する。つづいて、ウエル領域２上に図示しない
レジストを形成した後、例えばボロンをイオン注
入することによりP+型ソース、ドレイン領域１
１，１２を形成し、前記レジストを除去する（同
図ｂ図示）。次いで、全面に層間絶縁膜１３を堆
積した後、その一部を選択的にエツチングしてコ
ンタクトホールを開孔する。つづいて、全面に
Alを蒸着した後、パターニングして配線１４を
形成し、CMOSを製造する（同図ｃ図示）。
上述した従来のCMOSではＰチヤネルMOSト
ランジスタ（以下、PMOSと記す）、Ｎチヤネル
MOSトランジスタ（以下、NMOSと記す）のい
ずれのゲート電極も同一の不純物（通常は上記の
ようにＮ型不純物）を含有する多結晶シリコンで
形成されている。一方、チヤネル領域の不純物分
布はゲート電極とチヤネル領域との仕事関数差を
考慮して決定され、ゲート電極がＮ型不純物を含
む場合、第４図ａ及びｂに示すような不純物分布
が採用される。すなわち、チヤネル領域の不純物
分布は、PMOSでは第４図ａに示すように接合
をもつ埋込みチヤネル型、NMOSでは第４図ｂ
に示すように接合がない表面チヤネル型となつて
いる。このように、PMOS、NMOSの双方のゲ
ート電極が同一の不純物を含有する場合には、
PMOS、NMOSのいずれか一方のチヤネル領域
の不純物分布は表面チヤネル型となつている。
ランジスタ（以下、PMOSと記す）、Ｎチヤネル
MOSトランジスタ（以下、NMOSと記す）のい
ずれのゲート電極も同一の不純物（通常は上記の
ようにＮ型不純物）を含有する多結晶シリコンで
形成されている。一方、チヤネル領域の不純物分
布はゲート電極とチヤネル領域との仕事関数差を
考慮して決定され、ゲート電極がＮ型不純物を含
む場合、第４図ａ及びｂに示すような不純物分布
が採用される。すなわち、チヤネル領域の不純物
分布は、PMOSでは第４図ａに示すように接合
をもつ埋込みチヤネル型、NMOSでは第４図ｂ
に示すように接合がない表面チヤネル型となつて
いる。このように、PMOS、NMOSの双方のゲ
ート電極が同一の不純物を含有する場合には、
PMOS、NMOSのいずれか一方のチヤネル領域
の不純物分布は表面チヤネル型となつている。
また、最近では、PMOSのゲート電極として
Ｐ型不純物を含む多結晶シリコン、NMOSのゲ
ート電極としてＮ型不純物を含む多結晶シリコン
をそれぞれ用いることが検討されている。この場
合、PMOS、NMOSの双方ともチヤネル領域の
不純物分布は表面チヤネル型となる。
Ｐ型不純物を含む多結晶シリコン、NMOSのゲ
ート電極としてＮ型不純物を含む多結晶シリコン
をそれぞれ用いることが検討されている。この場
合、PMOS、NMOSの双方ともチヤネル領域の
不純物分布は表面チヤネル型となる。
ところで、近年、半導体集積回路の高速化が進
められており、高速化に対してはトランジスタ駆
動力の向上が最も有効である。ところが、チヤネ
ル領域の不純物分布が表面チヤネル型となつてい
る場合、キヤリアが基板−ゲート酸化膜界面で散
乱されやすいため、不純物分布が埋込みチヤネル
型である場合と比較してキヤリア移動度が低下
し、トランジスタ駆動力の低下を招く。また、素
子の微細化に伴つてホツトキヤリアによる信頼性
の低下が問題となるが、表面チヤネル型の場合に
は電流経路がゲート酸化膜に近く、ホツトキヤリ
アのゲート酸化膜への注入効率が高いため、信頼
性の確保が困難となる。
められており、高速化に対してはトランジスタ駆
動力の向上が最も有効である。ところが、チヤネ
ル領域の不純物分布が表面チヤネル型となつてい
る場合、キヤリアが基板−ゲート酸化膜界面で散
乱されやすいため、不純物分布が埋込みチヤネル
型である場合と比較してキヤリア移動度が低下
し、トランジスタ駆動力の低下を招く。また、素
子の微細化に伴つてホツトキヤリアによる信頼性
の低下が問題となるが、表面チヤネル型の場合に
は電流経路がゲート酸化膜に近く、ホツトキヤリ
アのゲート酸化膜への注入効率が高いため、信頼
性の確保が困難となる。
本発明は上記事情を考慮してなされたものであ
り、トランジスタ駆動力を向上させ、高速化を達
成するとともに、高い信頼性を有する相補型半導
体装置を提供しようとするものである。
り、トランジスタ駆動力を向上させ、高速化を達
成するとともに、高い信頼性を有する相補型半導
体装置を提供しようとするものである。
本発明の相補型半導体装置は、第１及び第２導
電型の素子領域にそれぞれ形成されたトランジス
タのチヤネル領域の不純物分布が接合を有する不
純物分布をなし、かついずれのトランジスタも埋
込みチヤネル型であることを特徴とするものであ
る。
電型の素子領域にそれぞれ形成されたトランジス
タのチヤネル領域の不純物分布が接合を有する不
純物分布をなし、かついずれのトランジスタも埋
込みチヤネル型であることを特徴とするものであ
る。
このようにチヤネル領域の不純物分布を接合を
有する埋込みチヤネル型とする場合、チヤネル領
域との仕事関数差を考慮してゲート電極材料を選
択する。例えば、第１導電型の素子領域上に形成
されるゲート電極として第１導電型の不純物を、
第２導電型の素子領域上に形成されるゲート電極
として第２導電型の不純物をそれぞれ含む多結晶
シリコンを用いるか、又は適当な仕事関数をもつ
単一の金属もしくは金属シリサイドを全てのゲー
ト電極に共通に用いる。
有する埋込みチヤネル型とする場合、チヤネル領
域との仕事関数差を考慮してゲート電極材料を選
択する。例えば、第１導電型の素子領域上に形成
されるゲート電極として第１導電型の不純物を、
第２導電型の素子領域上に形成されるゲート電極
として第２導電型の不純物をそれぞれ含む多結晶
シリコンを用いるか、又は適当な仕事関数をもつ
単一の金属もしくは金属シリサイドを全てのゲー
ト電極に共通に用いる。
このような相補型半導体装置によれば、
NMOS、PMOSともにチヤネル領域の不純物分
布が埋込みチヤネル型となつているので、トラン
ジスタ駆動力を向上して高速化を達成できるとと
もに、ホツトキヤリアによる信頼性の低下を防止
することができる。
NMOS、PMOSともにチヤネル領域の不純物分
布が埋込みチヤネル型となつているので、トラン
ジスタ駆動力を向上して高速化を達成できるとと
もに、ホツトキヤリアによる信頼性の低下を防止
することができる。
以下、本発明の実施例を第１図ａ〜ｇ及び第２
図を参照して説明する。
図を参照して説明する。
第１図ａ〜ｇは本発明に係るCMOSを得るた
めの製造工程を示す断面図である。まず、Ｎ型シ
リコン基板２１表面の一部に選択的にＰ型ウエル
領域２２を形成する。次に、ウエル領域２２以外
の基板２１及びウエル領域２２の所定領域にそれ
ぞれフイールド反転防止層２３，２４を形成す
る。つづいて、選択酸化法によりフイールド酸化
膜２５を形成した後、ゲート酸化膜２６を形成す
る。次いで、ウエル領域２２上にレジストを形成
した後、パンチスルー耐圧向上のために例えばリ
ンをイオン注入し、更にしきい値電圧（Vth）調
整のために例えばボロンをイオン注入することに
よりウエル領域２２以外の基板２１の素子領域に
チヤネルイオン注入層２７を形成し、レジストを
除去する。つづいて、ウエル領域２２以外の基板
２１上にレジストを形成した後、パンチスルー耐
圧向上のために例えばボロンをイオン注入し、更
にしきい値電圧（Vth）調整のために例えばヒ素
をイオン注入することによりウエル領域２２の素
子領域にチヤネルイオン注入層２８を形成し、レ
ジストを除去する（第１図ａ図示）。
めの製造工程を示す断面図である。まず、Ｎ型シ
リコン基板２１表面の一部に選択的にＰ型ウエル
領域２２を形成する。次に、ウエル領域２２以外
の基板２１及びウエル領域２２の所定領域にそれ
ぞれフイールド反転防止層２３，２４を形成す
る。つづいて、選択酸化法によりフイールド酸化
膜２５を形成した後、ゲート酸化膜２６を形成す
る。次いで、ウエル領域２２上にレジストを形成
した後、パンチスルー耐圧向上のために例えばリ
ンをイオン注入し、更にしきい値電圧（Vth）調
整のために例えばボロンをイオン注入することに
よりウエル領域２２以外の基板２１の素子領域に
チヤネルイオン注入層２７を形成し、レジストを
除去する。つづいて、ウエル領域２２以外の基板
２１上にレジストを形成した後、パンチスルー耐
圧向上のために例えばボロンをイオン注入し、更
にしきい値電圧（Vth）調整のために例えばヒ素
をイオン注入することによりウエル領域２２の素
子領域にチヤネルイオン注入層２８を形成し、レ
ジストを除去する（第１図ａ図示）。
次いで、全面に多結晶シリコン膜２９を堆積す
る。つづいて、ウエル領域２２上にレジストを形
成した後、ウエル領域２２以外の基板２１上の多
結晶シリコン膜２９に例えばリンをイオン注入す
ることによりＮ型化し、レジストを除去する。つ
づいて、ウエル領域２２以外の基板２１上にレジ
ストを形成した後、ウエル領域２２上の多結晶シ
リコン膜２９に例えばボロンをイオン注入するこ
とによりＰ型化し、レジストを除去する（同図ｂ
図示）。次いで、多結晶シリコン膜２９上の全面
にシリコン窒化膜３０を堆積する（同図ｃ図示）。
る。つづいて、ウエル領域２２上にレジストを形
成した後、ウエル領域２２以外の基板２１上の多
結晶シリコン膜２９に例えばリンをイオン注入す
ることによりＮ型化し、レジストを除去する。つ
づいて、ウエル領域２２以外の基板２１上にレジ
ストを形成した後、ウエル領域２２上の多結晶シ
リコン膜２９に例えばボロンをイオン注入するこ
とによりＰ型化し、レジストを除去する（同図ｂ
図示）。次いで、多結晶シリコン膜２９上の全面
にシリコン窒化膜３０を堆積する（同図ｃ図示）。
次いで、図示しないレジストをマスクとしてシ
リコン窒化膜３０及び多結晶シリコン膜２９を順
次パターニングしてゲート電極３１及びゲート電
極３１上のシリコン窒化膜パターン３０′を形成
し、レジストを除去する（同図ｄ図示）。次いで、
ウエル領域２２上にレジストを形成した後、例え
ばボロンをイオン注入することによりP+型ソー
ス、ドレイン領域３２，３３を形成し、レジスト
を除去する。つづいて、ウエル領域２２以外の基
板２１上にレジストを形成した後、例えばヒ素を
イオン注入することによりN+型ソース、ドレイ
ン領域３４，３５を形成し、レジストを除去す
る。つづいて、熱酸化を行ない、ゲート電極３１
の側壁等に熱酸化膜３６を成長させる（同図ｅ図
示）。
リコン窒化膜３０及び多結晶シリコン膜２９を順
次パターニングしてゲート電極３１及びゲート電
極３１上のシリコン窒化膜パターン３０′を形成
し、レジストを除去する（同図ｄ図示）。次いで、
ウエル領域２２上にレジストを形成した後、例え
ばボロンをイオン注入することによりP+型ソー
ス、ドレイン領域３２，３３を形成し、レジスト
を除去する。つづいて、ウエル領域２２以外の基
板２１上にレジストを形成した後、例えばヒ素を
イオン注入することによりN+型ソース、ドレイ
ン領域３４，３５を形成し、レジストを除去す
る。つづいて、熱酸化を行ない、ゲート電極３１
の側壁等に熱酸化膜３６を成長させる（同図ｅ図
示）。
次いで、前記シリコン窒化膜パターン３０′を
除去した後、ゲート電極３１等を構成する多結晶
シリコン上に選択的にタングステン膜３７を成長
させる。この結果、Ｎ型不純物を含むゲート電極
３１とＰ型不純物を含ゲート電極３１とはタング
ステン膜３７により接続される（同図ｆ図示）。
次いで、全面に層間絶縁膜３８を堆積した後、そ
の一部を選択的にエツチングしてコンタクトホー
ルを開孔する。つづいて、全面にAlを蒸着した
後、パターニングして配線３９を形成し、
CMOSを製造する（同図ｇ図示）。
除去した後、ゲート電極３１等を構成する多結晶
シリコン上に選択的にタングステン膜３７を成長
させる。この結果、Ｎ型不純物を含むゲート電極
３１とＰ型不純物を含ゲート電極３１とはタング
ステン膜３７により接続される（同図ｆ図示）。
次いで、全面に層間絶縁膜３８を堆積した後、そ
の一部を選択的にエツチングしてコンタクトホー
ルを開孔する。つづいて、全面にAlを蒸着した
後、パターニングして配線３９を形成し、
CMOSを製造する（同図ｇ図示）。
第１図ｇ図示のCMOSでは、PMOSのゲート
電極としてＮ型多結晶シリコン、NMOSのゲー
ト電極としてＰ型多結晶シリコンをそれぞれ用
い、第２図ａ及びｂに示すように、チヤネル領域
の不純物分布はいずれも接合を有する埋込みチヤ
ネル型となつている。したがつて、PMOS、
NMOSのいずれでも基板−ゲート酸化膜界面で
の散乱が抑えられ、トランジスタ駆動力が著しく
向上し、CMOS集積回路の高速化を達成できる。
また、PMOS、NMOSのいずれもチヤネル領域
の不純物分布が埋込みチヤネル型となつているの
で、電流経路がゲート酸化膜から遠ざかり、ホツ
トキヤリアのゲート酸化膜への注入効率が減少す
るので、信頼性を著しく向上することができる。
電極としてＮ型多結晶シリコン、NMOSのゲー
ト電極としてＰ型多結晶シリコンをそれぞれ用
い、第２図ａ及びｂに示すように、チヤネル領域
の不純物分布はいずれも接合を有する埋込みチヤ
ネル型となつている。したがつて、PMOS、
NMOSのいずれでも基板−ゲート酸化膜界面で
の散乱が抑えられ、トランジスタ駆動力が著しく
向上し、CMOS集積回路の高速化を達成できる。
また、PMOS、NMOSのいずれもチヤネル領域
の不純物分布が埋込みチヤネル型となつているの
で、電流経路がゲート酸化膜から遠ざかり、ホツ
トキヤリアのゲート酸化膜への注入効率が減少す
るので、信頼性を著しく向上することができる。
なお、上記実施例では、チヤネルイオン注入と
してしきい値電圧（Vth）制御及びパンチスルー
耐圧向上のためのイオン注入をPMOS、NMOS
についてそれぞれ２度つづ行なつているが、基板
及びウエル濃度の設定によりパンチスルー耐圧向
上のためのイオン注入が必要でない場合には、し
きい値電圧制御のためのイオン注入のみでもよい
ことはいうまでもない。
してしきい値電圧（Vth）制御及びパンチスルー
耐圧向上のためのイオン注入をPMOS、NMOS
についてそれぞれ２度つづ行なつているが、基板
及びウエル濃度の設定によりパンチスルー耐圧向
上のためのイオン注入が必要でない場合には、し
きい値電圧制御のためのイオン注入のみでもよい
ことはいうまでもない。
なお、上記実施例では埋込みチヤネル型の不純
物分布を可能にするために、ゲート電極材料とし
てPMOSではＮ型多結晶シリコン、NMOSでは
Ｐ型多結晶シリコンをそれぞれ用いたが、MoSi
のようにゲート電極として適当な仕事関数をもつ
材料を選択することにより埋込みチヤネル型の不
純物分布が可能となる場合には、単一の金属もし
くは金属シリサイドをPMOS、NMOSに共通な
ゲート電極材料として用いてもよい。
物分布を可能にするために、ゲート電極材料とし
てPMOSではＮ型多結晶シリコン、NMOSでは
Ｐ型多結晶シリコンをそれぞれ用いたが、MoSi
のようにゲート電極として適当な仕事関数をもつ
材料を選択することにより埋込みチヤネル型の不
純物分布が可能となる場合には、単一の金属もし
くは金属シリサイドをPMOS、NMOSに共通な
ゲート電極材料として用いてもよい。
また、上記実施例では、タングステンの選択デ
ポジシヨンを用いてゲート電極を構成するＰ型多
結晶シリコンとＮ型多結晶シリコンとの接続を行
なつた。この場合、低温熱処理によつて異なる不
純物を含む多結晶シリコン間を良好に接続するこ
とができるので、不純物の相互拡散を避けるとい
う効果が得られる。なお、高温熱処理に伴う不純
物の相互拡散を問題としなくてよい場合には、タ
ングステンの代りに他の高融点金属又は金属シリ
サイドを用いてもよい。
ポジシヨンを用いてゲート電極を構成するＰ型多
結晶シリコンとＮ型多結晶シリコンとの接続を行
なつた。この場合、低温熱処理によつて異なる不
純物を含む多結晶シリコン間を良好に接続するこ
とができるので、不純物の相互拡散を避けるとい
う効果が得られる。なお、高温熱処理に伴う不純
物の相互拡散を問題としなくてよい場合には、タ
ングステンの代りに他の高融点金属又は金属シリ
サイドを用いてもよい。
また、上記実施例ではゲート電極を構成する多
結晶シリコン上にのみタングステンを蒸着した
が、これに限らず、ソース、ドレイン領域上にも
タングステンあるいはその他の高融点金属もしく
は金属シリサイドを蒸着してもよい。
結晶シリコン上にのみタングステンを蒸着した
が、これに限らず、ソース、ドレイン領域上にも
タングステンあるいはその他の高融点金属もしく
は金属シリサイドを蒸着してもよい。
以上詳述した如く本発明によれば、トランジス
タ駆動力を向上させ、高速化を達成するととも
に、高い信頼性を有する相補型半導体装置を提供
できるものである。
タ駆動力を向上させ、高速化を達成するととも
に、高い信頼性を有する相補型半導体装置を提供
できるものである。
第１図ａ〜ｇは本発明の実施例における
CMOSを得るための製造工程を示す断面図、第
２図ａ及びｂはそれぞれ同CMOSのチヤネル領
域の不純物分布を示す特性図、第３図ａ〜ｃは従
来のCMOSを得るための製造工程を示す断面図、
第４図ａ及びｂはそれぞれ同CMOSのチヤネル
領域の不純物分布を示す特性図である。 ２１……Ｎ型シリコン基板、２２……Ｐ型ウエ
ル領域、２３，２４……フイールド反転防止層、
２５……フイールド酸化膜、２６……ゲート酸化
膜、２７，２８……チヤネルイオン注入層、２９
……多結晶シリコン膜、３０……シリコン窒化
膜、３１……ゲート電極、３２，３３……P+型
ソース、ドレイン領域、３４，３５……N+型ソ
ース、ドレイン領域、３６……熱酸化膜、３７…
…タングステン膜、３８……層間絶縁膜、３９…
…配線。
CMOSを得るための製造工程を示す断面図、第
２図ａ及びｂはそれぞれ同CMOSのチヤネル領
域の不純物分布を示す特性図、第３図ａ〜ｃは従
来のCMOSを得るための製造工程を示す断面図、
第４図ａ及びｂはそれぞれ同CMOSのチヤネル
領域の不純物分布を示す特性図である。 ２１……Ｎ型シリコン基板、２２……Ｐ型ウエ
ル領域、２３，２４……フイールド反転防止層、
２５……フイールド酸化膜、２６……ゲート酸化
膜、２７，２８……チヤネルイオン注入層、２９
……多結晶シリコン膜、３０……シリコン窒化
膜、３１……ゲート電極、３２，３３……P+型
ソース、ドレイン領域、３４，３５……N+型ソ
ース、ドレイン領域、３６……熱酸化膜、３７…
…タングステン膜、３８……層間絶縁膜、３９…
…配線。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の半導体基板表面に形成された第
１及び第２導電型の素子領域と、第１及び第２導
電型の素子領域上にそれぞれ形成されたゲート絶
縁膜及びゲート電極と、ゲート電極の両側方の第
１導電型の素子領域表面に形成された第２導電型
のソース、ドレイン領域と、ゲート電極の両側方
の第２導電型の素子領域表面に形成された第１導
電型のソース、ドレイン領域とを有する相補型半
導体装置において、第１及び第２導電型の素子領
域にそれぞれ形成されたトランジスタのチヤネル
領域の不純物分布が接合を有する不純物分布をな
し、かついずれのトランジスタも埋込みチヤネル
型であることを特徴とする相補型半導体装置。 ２ 第１導電型の素子領域上に形成されたゲート
電極が第１導電型の不純物を、第２導電型の素子
領域上に形成されたゲート電極が第２導電型の不
純物をそれぞれ含む多結晶シリコンからなること
を特徴とする特許請求の範囲第１項記載の相補型
半導体装置。 ３ 第１導電型の不純物を含むゲート電極と第２
導電型の不純物を含むゲート電極とを高融点金属
又は金属シリサイドにより接続したことを特徴と
する特許請求の範囲第２項記載の相補型半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60216510A JPS6276665A (ja) | 1985-09-30 | 1985-09-30 | 相補型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60216510A JPS6276665A (ja) | 1985-09-30 | 1985-09-30 | 相補型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6276665A JPS6276665A (ja) | 1987-04-08 |
| JPH0322708B2 true JPH0322708B2 (ja) | 1991-03-27 |
Family
ID=16689557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60216510A Granted JPS6276665A (ja) | 1985-09-30 | 1985-09-30 | 相補型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6276665A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4516550B2 (ja) * | 2006-08-07 | 2010-08-04 | 独立行政法人農業・食品産業技術総合研究機構 | コンクリート水路補修工法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5073158B2 (ja) * | 2004-09-03 | 2012-11-14 | 三星電子株式会社 | 半導体装置及びその製造方法 |
| JP4996197B2 (ja) * | 2006-10-17 | 2012-08-08 | 旭化成エレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| JP5388939B2 (ja) * | 2010-04-27 | 2014-01-15 | キヤノン株式会社 | 固体撮像素子 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55160462A (en) * | 1979-05-31 | 1980-12-13 | Fujitsu Ltd | Semiconductor device |
| JPS5736856A (en) * | 1980-08-15 | 1982-02-27 | Hitachi Ltd | Manufacture of complementary type insulated gate field effect semiconductor device |
| JPS5887858A (ja) * | 1981-11-20 | 1983-05-25 | Hitachi Ltd | 相補型絶縁ゲ−ト電界効果半導体装置 |
-
1985
- 1985-09-30 JP JP60216510A patent/JPS6276665A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55160462A (en) * | 1979-05-31 | 1980-12-13 | Fujitsu Ltd | Semiconductor device |
| JPS5736856A (en) * | 1980-08-15 | 1982-02-27 | Hitachi Ltd | Manufacture of complementary type insulated gate field effect semiconductor device |
| JPS5887858A (ja) * | 1981-11-20 | 1983-05-25 | Hitachi Ltd | 相補型絶縁ゲ−ト電界効果半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4516550B2 (ja) * | 2006-08-07 | 2010-08-04 | 独立行政法人農業・食品産業技術総合研究機構 | コンクリート水路補修工法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6276665A (ja) | 1987-04-08 |
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Legal Events
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