JPS5887858A - 相補型絶縁ゲ−ト電界効果半導体装置 - Google Patents
相補型絶縁ゲ−ト電界効果半導体装置Info
- Publication number
- JPS5887858A JPS5887858A JP56185433A JP18543381A JPS5887858A JP S5887858 A JPS5887858 A JP S5887858A JP 56185433 A JP56185433 A JP 56185433A JP 18543381 A JP18543381 A JP 18543381A JP S5887858 A JPS5887858 A JP S5887858A
- Authority
- JP
- Japan
- Prior art keywords
- channel
- gate
- vth
- gate electrode
- field effect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0927—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising a P-well only in the substrate
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は相補型絶縁ゲート電界幼来牛専体装置に関する
ものでめる。
ものでめる。
このねの半等（ｌ＋装置＋ｔｕｊ： ａ Ｍ ＯＥｌ
（ｏｏｎｐｌｅｍｏｎ −ｔ４ｒｙ Ｍ ＯＳ ）と称
孕れ、ば消費電力の１０のインバータやＮＡＮＤ回路寺
金儒成丁６のに用いられている、ＣＩＭＯ８ｒｉ一般に
、同一チップに設けられたＰチャ洋ルＭ Ｉ Ｓ Ｆ
Ｂ ’ｒ （Ｍｅｔａｌ Ｉｎ５ｕ −１ａｔＯｒ
Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ ｌｌ：
ｆｆｅｃｔ ’ｒｒａ −ｎｓｉｓｔｏｒ ） と
ＮチャネルＭ工５ＦＥＴどからなっている。これらの各
Ｍ Ｉ ＥＩ ＰＩｌｆ ’ｒのゲート電極は柚々の拐
料で１１才数丁Ｓれるが、特ＶＣ各ゲート市イーを共に
Ｎ＋型型組結晶シリコンルト、ポリＳ１と称する。）で
形成した場合、次のような問題点が生じることヲ′／＋
発明者はつさＷめた。
（ｏｏｎｐｌｅｍｏｎ −ｔ４ｒｙ Ｍ ＯＳ ）と称
孕れ、ば消費電力の１０のインバータやＮＡＮＤ回路寺
金儒成丁６のに用いられている、ＣＩＭＯ８ｒｉ一般に
、同一チップに設けられたＰチャ洋ルＭ Ｉ Ｓ Ｆ
Ｂ ’ｒ （Ｍｅｔａｌ Ｉｎ５ｕ −１ａｔＯｒ
Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ ｌｌ：
ｆｆｅｃｔ ’ｒｒａ −ｎｓｉｓｔｏｒ ） と
ＮチャネルＭ工５ＦＥＴどからなっている。これらの各
Ｍ Ｉ ＥＩ ＰＩｌｆ ’ｒのゲート電極は柚々の拐
料で１１才数丁Ｓれるが、特ＶＣ各ゲート市イーを共に
Ｎ＋型型組結晶シリコンルト、ポリＳ１と称する。）で
形成した場合、次のような問題点が生じることヲ′／＋
発明者はつさＷめた。
ＭＩＳＦ’ＥＴにおい′７：は、ケート酸化課の映写（
ｔｏｘ）のばらつきに起因してしきい帥電圧（ｖｔｈ）
が不良となることがあか本発明者の検討によれば、Ｎチ
ャネルＭ 工Ｓ ＩＴ’ ｂ； ＴでばＶ０□□のｔＯ
Ｘ依仔性が大であるのに対し、ＰチャネルＭ工５ＦＫＴ
Ｔは小であＺ）ことが判明しｆＣｏ この原因として、
り−）ＣＷｔ上ＩＣのようにＮ 型ポリＳ１で形成し′
ｆＣ場合、ＮチャネルＭｉＳＦＢＴでにＮ型ポリＳ１と
単結晶シリコン（基板）との１ｔ１の仕事関数が比戦的
小芒いために、ｖｔｈの１ｏｘ依存性が顕著だ出てくる
ものと考えられる。
ｔｏｘ）のばらつきに起因してしきい帥電圧（ｖｔｈ）
が不良となることがあか本発明者の検討によれば、Ｎチ
ャネルＭ 工Ｓ ＩＴ’ ｂ； ＴでばＶ０□□のｔＯ
Ｘ依仔性が大であるのに対し、ＰチャネルＭ工５ＦＫＴ
Ｔは小であＺ）ことが判明しｆＣｏ この原因として、
り−）ＣＷｔ上ＩＣのようにＮ 型ポリＳ１で形成し′
ｆＣ場合、ＮチャネルＭｉＳＦＢＴでにＮ型ポリＳ１と
単結晶シリコン（基板）との１ｔ１の仕事関数が比戦的
小芒いために、ｖｔｈの１ｏｘ依存性が顕著だ出てくる
ものと考えられる。
従って、本発明の目的は、Ｎチャネル及びＰチャネルの
Ｍ工ＳＢ’ＥＴ共に、Ｖｔｈのｔａｘ依存性金小さくし
てｖｔｈ不良をなくシ、併せてケート酸化を行ない易く
することにある。
Ｍ工ＳＢ’ＥＴ共に、Ｖｔｈのｔａｘ依存性金小さくし
てｖｔｈ不良をなくシ、併せてケート酸化を行ない易く
することにある。
この目的全達成するために、本発明者は、上Ｈ［；ｔｏ
ｘ依存性か上ｂ［゛仕事関数に１力係してＩｆ）ること
に層目し、この・１土事関ｄりを大さくすべく百てＮチ
ャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔのケート市極全Ｐ＋県ポ
リＳ１で形成し、かつＰチャネルＭ工５ＦＢＴのケート
電極はＮ＋型ボ１Ｊ８ｉで形成丁ハば、ｖ０ｈ不良ケな
くせることをつき止め、本発明に到達し、にものである
、。
ｘ依存性か上ｂ［゛仕事関数に１力係してＩｆ）ること
に層目し、この・１土事関ｄりを大さくすべく百てＮチ
ャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔのケート市極全Ｐ＋県ポ
リＳ１で形成し、かつＰチャネルＭ工５ＦＢＴのケート
電極はＮ＋型ボ１Ｊ８ｉで形成丁ハば、ｖ０ｈ不良ケな
くせることをつき止め、本発明に到達し、にものである
、。
以下、不発ψＩの実施し１を図面について詳細に油１明
する。
する。
第１］ネ：ば、本実〃ＩＩ！しυ（でよるＯ Ｍ ＯＳ
を示すものであって、喘徴的なことは、ＮチャネルＭＩ
８ＦＩＴＩのケー ト直峙２がＰ へりボＩＪ Ｓ ｉ
で形成σれ、ｌｒ−ツＰチャ坏ｎ Ｍ Ｉ Ｓ Ｆ Ｅ
Ｔ ３のゲートｙｌ！ｒ、極４かＮ 型ポリＳ１で形
成芒れていることである。
を示すものであって、喘徴的なことは、ＮチャネルＭＩ
８ＦＩＴＩのケー ト直峙２がＰ へりボＩＪ Ｓ ｉ
で形成σれ、ｌｒ−ツＰチャ坏ｎ Ｍ Ｉ Ｓ Ｆ Ｅ
Ｔ ３のゲートｙｌ！ｒ、極４かＮ 型ポリＳ１で形
成芒れていることである。
なお、図中、５ｉ−ｊＮｉ〜゛１シリコン基扱、６はＰ
型ウェル、７及び８はＮ 型ンース又はドレイン領域、
９及び１０σＰ−″型ソース又はトレイン十〇域、１１
は末子分離用フィールドＦｌｉＯ，ｌ戻、］２はゲート
酸化膜、１３はリンンリクーートガラス膜、】４．１５
及び１６は各アルミニウム電４−又は配鯛である。
型ウェル、７及び８はＮ 型ンース又はドレイン領域、
９及び１０σＰ−″型ソース又はトレイン十〇域、１１
は末子分離用フィールドＦｌｉＯ，ｌ戻、］２はゲート
酸化膜、１３はリンンリクーートガラス膜、】４．１５
及び１６は各アルミニウム電４−又は配鯛である。
このように、持にＮチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ
ｌのケート電極２’＜Ｐ 型ポリＳ１で形成すれば、
その■ｔｌ□のｔｏｘ依存性が著しく小嘔くなる３、こ
７ｔを以下に詳＃ＩＩＩ Ｋ説１月する。
ｌのケート電極２’＜Ｐ 型ポリＳ１で形成すれば、
その■ｔｌ□のｔｏｘ依存性が著しく小嘔くなる３、こ
７ｔを以下に詳＃ＩＩＩ Ｋ説１月する。
一般に、ｖｔｈは次の式で表わ芒ねる。
（但、φＭＳはゲート電極−基板間の仕事関数、φ２は
基板シリコンの１件フェルミレー＜／Ｌと実際のフェル
ミレベルトｔｊ）Ｍ、Ｃｏｘはケート谷ｔＬ ＱＢはチ
ャネル非イオン拐込み状態でのゲートバイアス時の空乏
層電荷、Ｏ，Ｂｓはゲート酸化６Ｑとの界面に存在する
電荷、Ｑ、１はチャネルイオン拐込み状態でのケートバ
イアス時の空乏層電荷でろる。）ここで、ケート電極２
？］−Ｎ 型ポリＳ１から本実施的のようにＰ ｆｉ
４！ＩポリＳ１とすると、上！ｒ’φＭ８＋２６の項が
一〇、５ Ｖ （Ｎ”−型ポリＳ１の場合）より１．
ｌ Ｖ柳度尚くなり：；＋Ｕ、５Ｖとなることが分った
。従って、このＦｆｆ、ＴｆＶｔｈ＋０５■のエンハン
スメントモードに設定する場合、上記φ１＋２φ、が太
さくてＣの項だけでｖｔｈ分全力・せぐことがでさるの
で、上Ｂじ（ＱＢ ”ｓｓ佳Ｑよ）の項會はぼゼロとす
ることかでさる。つ１す、ゲート酸化験厚ｔ、ｏｘに依
存する項がほぼゼロとなるために、得られたｖｔｈはｔ
ｏｘ依存性か著しく小さくなり、ｔＯｘによるばらつ８
を実質的に生じないことになる。上記（Ｑお一〇、８＋
−０１）の瑣はＱ ヶコントロールすることで、容易か
つ１１を度良くほぼゼロ＋１こすることかでさる。これ
に対し、ゲート電極をＮ 型ポリＳ１で形成すると、目
的とするｖｔｈ（＝（１，５ｖ ）’１侍るには（ＱＢ
−Ｑ８ｓ十Ｑ□）が１．ＯＶにもなり、ｔｏｘ に関
連する０ＯｘＶ（よってｖｔ、ｈのｔｏｘ依存性が生じ
ることＫなる。
基板シリコンの１件フェルミレー＜／Ｌと実際のフェル
ミレベルトｔｊ）Ｍ、Ｃｏｘはケート谷ｔＬ ＱＢはチ
ャネル非イオン拐込み状態でのゲートバイアス時の空乏
層電荷、Ｏ，Ｂｓはゲート酸化６Ｑとの界面に存在する
電荷、Ｑ、１はチャネルイオン拐込み状態でのケートバ
イアス時の空乏層電荷でろる。）ここで、ケート電極２
？］−Ｎ 型ポリＳ１から本実施的のようにＰ ｆｉ
４！ＩポリＳ１とすると、上！ｒ’φＭ８＋２６の項が
一〇、５ Ｖ （Ｎ”−型ポリＳ１の場合）より１．
ｌ Ｖ柳度尚くなり：；＋Ｕ、５Ｖとなることが分った
。従って、このＦｆｆ、ＴｆＶｔｈ＋０５■のエンハン
スメントモードに設定する場合、上記φ１＋２φ、が太
さくてＣの項だけでｖｔｈ分全力・せぐことがでさるの
で、上Ｂじ（ＱＢ ”ｓｓ佳Ｑよ）の項會はぼゼロとす
ることかでさる。つ１す、ゲート酸化験厚ｔ、ｏｘに依
存する項がほぼゼロとなるために、得られたｖｔｈはｔ
ｏｘ依存性か著しく小さくなり、ｔＯｘによるばらつ８
を実質的に生じないことになる。上記（Ｑお一〇、８＋
−０１）の瑣はＱ ヶコントロールすることで、容易か
つ１１を度良くほぼゼロ＋１こすることかでさる。これ
に対し、ゲート電極をＮ 型ポリＳ１で形成すると、目
的とするｖｔｈ（＝（１，５ｖ ）’１侍るには（ＱＢ
−Ｑ８ｓ十Ｑ□）が１．ＯＶにもなり、ｔｏｘ に関
連する０ＯｘＶ（よってｖｔ、ｈのｔｏｘ依存性が生じ
ることＫなる。
他方、ＰチャネルＭ工８ＦＥｉＴ３の方は、ケート電極
４ｔＮ 型ポリＳ１で形成ｌ〜ても、その■□０、はｔ
ｏ、ｘ依存性が小はく、ばらつきがあ萱り生じないこと
が確認葛れている。
４ｔＮ 型ポリＳ１で形成ｌ〜ても、その■□０、はｔ
ｏ、ｘ依存性が小はく、ばらつきがあ萱り生じないこと
が確認葛れている。
上記の如く、本実施列による０ＭＯ８は、Ｎチャネル及
びＰチャネルＭ Ｉ Ｅｌ １’ Ｆｊ Ｔ共にｔｏｘ
のばらつきによるｖｔｈ不良紫なぐすことができる。こ
の結果、ケートｉ化工稈でゲート酸化膜の膜厚にばらつ
きが生じても問題はなく、従ってゲート酸化に８易に余
裕を以って行なうことがでさ、目的とする特性倉得る上
での歩留が向上する。
びＰチャネルＭ Ｉ Ｅｌ １’ Ｆｊ Ｔ共にｔｏｘ
のばらつきによるｖｔｈ不良紫なぐすことができる。こ
の結果、ケートｉ化工稈でゲート酸化膜の膜厚にばらつ
きが生じても問題はなく、従ってゲート酸化に８易に余
裕を以って行なうことがでさ、目的とする特性倉得る上
での歩留が向上する。
次に、本実施的によるＣＭ ０１３の製造方法を第２図
について説明する。
について説明する。
゛まず第２Ａ図のように、公知の拡散技術によってＮ型
シリコン基板５にＰ型ウェル６ケ形成した後、Ｓｉ３Ｎ
４ 膜２０會マスクとする公知の込択酸化ｂｅ父ばＬ
ＯＯＯＳ （ＬＯ（！ａｌ ０ＸｉｄａｔｉＯｎ ｏｆ
ＳＦｌｉｃｏｎ ）に二って、Ｐｆｉシリコン基板５
の一王面に系半分離用のフィールド８１０２験１１を選
択的に形成する。なおこのｓｔｏ、ＮＡｌ１’Ｆには、
予めイオン担込み紫付なってチャネルストッパ（図示せ
ず）を形成しておく。
シリコン基板５にＰ型ウェル６ケ形成した後、Ｓｉ３Ｎ
４ 膜２０會マスクとする公知の込択酸化ｂｅ父ばＬ
ＯＯＯＳ （ＬＯ（！ａｌ ０ＸｉｄａｔｉＯｎ ｏｆ
ＳＦｌｉｃｏｎ ）に二って、Ｐｆｉシリコン基板５
の一王面に系半分離用のフィールド８１０２験１１を選
択的に形成する。なおこのｓｔｏ、ＮＡｌ１’Ｆには、
予めイオン担込み紫付なってチャネルストッパ（図示せ
ず）を形成しておく。
次いで、Ｓｉ３．Ｎ４ 映２０及び下地のＳｉ （１、
１反２１ｆｘツチングで除去した抜、第２Ｂ図のように
、公知のゲート酸化でゲートｌ化膜１２ケ成長せしめ、
史に公知の化学的幼相成長技術Ｔ−？面にポリＳｉｔ植
２２を傍虐する。
１反２１ｆｘツチングで除去した抜、第２Ｂ図のように
、公知のゲート酸化でゲートｌ化膜１２ケ成長せしめ、
史に公知の化学的幼相成長技術Ｔ−？面にポリＳｉｔ植
２２を傍虐する。
次いで第２Ｃ図のように、フォトレジスト２３で所定箇
ｎｒ會覆って、ボ’） Ｓ ｉ Ｊ鰻２２の’＜ｉ４ｃ
に１公知の方法でボロン全拡散又はイオン杓込み（ドー
ズ誉１０１５〜１０１１１１α／Ｉ−２）Ｌ、ウェル（
ｊ上のポリ）ＩＬｉＰ ノｊｑポリ５Ｈ１２に選択的
Ｖこｆ懐する。
ｎｒ會覆って、ボ’） Ｓ ｉ Ｊ鰻２２の’＜ｉ４ｃ
に１公知の方法でボロン全拡散又はイオン杓込み（ドー
ズ誉１０１５〜１０１１１１α／Ｉ−２）Ｌ、ウェル（
ｊ上のポリ）ＩＬｉＰ ノｊｑポリ５Ｈ１２に選択的
Ｖこｆ懐する。
次いで第２Ｄ図のように、今液（１ウェル６−ｈａ−７
オトレジスｌ−２４で惜い、上す己と同様の方法でフォ
トレジスト２４１Ｊ外のポリＥ’ｉＪｍ２２に砒素又は
リン全ドーピングし、そのポリ８１層（ｉｌ−Ｎ＋型ボ
’ＪＳｉｌｔｉ４４しｖ洒択的に変換する。
オトレジスｌ−２４で惜い、上す己と同様の方法でフォ
トレジスト２４１Ｊ外のポリＥ’ｉＪｍ２２に砒素又は
リン全ドーピングし、そのポリ８１層（ｉｌ−Ｎ＋型ボ
’ＪＳｉｌｔｉ４４しｖ洒択的に変換する。
次いで第２Ｅ図のように、フォトレジスト１２全マスク
とする公知のフォトエツチングによってポリ５Ｌｌｔｌ
１２．４ｉケート電極形状にパターニングする。、 次いで第２Ｆ図のように、フォトレジスト２５で所定論
所全積ってＡ８のイオンビーム２６？曲射し、ゲート電
極２の両側のケート酸化膜１２全通してＡ８イオン打込
みを行ない、ウェル６にＮ＋型領領域７８？自己整合的
（セルファライン）に形成する。枦に、同様に、基板５
にホロンをイオン打込ツムし、Ｐ 型領域９１０を十７
１ファラインにノ杉成↑る（第２Ｇ図）。
とする公知のフォトエツチングによってポリ５Ｌｌｔｌ
１２．４ｉケート電極形状にパターニングする。、 次いで第２Ｆ図のように、フォトレジスト２５で所定論
所全積ってＡ８のイオンビーム２６？曲射し、ゲート電
極２の両側のケート酸化膜１２全通してＡ８イオン打込
みを行ない、ウェル６にＮ＋型領領域７８？自己整合的
（セルファライン）に形成する。枦に、同様に、基板５
にホロンをイオン打込ツムし、Ｐ 型領域９１０を十７
１ファラインにノ杉成↑る（第２Ｇ図）。
？ｌ／Ｓいて第２↓）図のように、全面にリンシリケー
トガラス膜１３を公知の化斗′的免相成長技術マ゛伝着
し、更に公知１のフォトエツチングでカラスａｌｐ ｌ
ｉ（に各スルーホール２７．２８．２９．３０全プ杉
成する。しｈ・る債公知の貞空蒸廓技術１゛級崩したア
ルミニウムのパターニングによって、第１図に示した如
き各アルミニウム有極又は配蒔’１４〜ｔｂ等を形成す
る。
トガラス膜１３を公知の化斗′的免相成長技術マ゛伝着
し、更に公知１のフォトエツチングでカラスａｌｐ ｌ
ｉ（に各スルーホール２７．２８．２９．３０全プ杉
成する。しｈ・る債公知の貞空蒸廓技術１゛級崩したア
ルミニウムのパターニングによって、第１図に示した如
き各アルミニウム有極又は配蒔’１４〜ｔｂ等を形成す
る。
以上、本発明を例示したが、Ｊ−′ｖｌ・の実施列は不
発ＩＩＪＪの技術的思想に基りて更に変形かね」能であ
る。
発ＩＩＪＪの技術的思想に基りて更に変形かね」能であ
る。
図面は本発明の実施レリ全ボ丁ものであって、第１図は
０Ｍ０８Ｏ陶［面図、第２Ａ ＩＱ１〜第１〜図はその
製造方法の主要工程全順次示す各断面図でおなお、図面
に水式れた符号において、２はＰ＋型ポリＳ１ゲート電
祢、４はＮ生型ポリｓ１ゲート甫極、１２はケート酸化
膜であ枳、 第 １ 図
０Ｍ０８Ｏ陶［面図、第２Ａ ＩＱ１〜第１〜図はその
製造方法の主要工程全順次示す各断面図でおなお、図面
に水式れた符号において、２はＰ＋型ポリＳ１ゲート電
祢、４はＮ生型ポリｓ１ゲート甫極、１２はケート酸化
膜であ枳、 第 １ 図
Claims (1)
- １、 Ｎナヤ不ル絶縁ゲート型電界効釆トランジスタ
のケート￥ｌｔ極がＰ 型多結晶シリコン層で形成でれ
、かつＰチャネルＩｅ縁ゲート型電界効釆トランジスタ
のケート＊極がＮ 型多結晶シリコン層で形成されてい
るＣとｔ相徴とする相補型絶縁ゲート匿界効果十勢体装
酋。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56185433A JPS5887858A (ja) | 1981-11-20 | 1981-11-20 | 相補型絶縁ゲ−ト電界効果半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56185433A JPS5887858A (ja) | 1981-11-20 | 1981-11-20 | 相補型絶縁ゲ−ト電界効果半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5887858A true JPS5887858A (ja) | 1983-05-25 |
Family
ID=16170695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56185433A Pending JPS5887858A (ja) | 1981-11-20 | 1981-11-20 | 相補型絶縁ゲ−ト電界効果半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5887858A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6050955A (ja) * | 1983-08-30 | 1985-03-22 | Toshiba Corp | 半導体装置 |
| EP0137564A2 (en) * | 1983-10-07 | 1985-04-17 | Koninklijke Philips Electronics N.V. | Integrated circuit comprising complementary field effect transistors |
| JPS6276665A (ja) * | 1985-09-30 | 1987-04-08 | Toshiba Corp | 相補型半導体装置 |
| EP1102319A1 (en) * | 1999-11-19 | 2001-05-23 | STMicroelectronics S.r.l. | Process for manufacturing electronic devices comprising high voltage mos transistors, and electronic device thus obtained |
| JP2006073859A (ja) * | 2004-09-03 | 2006-03-16 | Samsung Electronics Co Ltd | 半導体装置及びその製造方法 |
| WO2008015940A1 (fr) * | 2006-08-01 | 2008-02-07 | Nec Corporation | Dispositif à semi-conducteur et ses procédés de fabrication |
| JP2010212714A (ja) * | 2010-04-27 | 2010-09-24 | Canon Inc | 固体撮像素子 |
-
1981
- 1981-11-20 JP JP56185433A patent/JPS5887858A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6050955A (ja) * | 1983-08-30 | 1985-03-22 | Toshiba Corp | 半導体装置 |
| JPH0556022B2 (ja) * | 1983-08-30 | 1993-08-18 | Tokyo Shibaura Electric Co | |
| EP0137564A2 (en) * | 1983-10-07 | 1985-04-17 | Koninklijke Philips Electronics N.V. | Integrated circuit comprising complementary field effect transistors |
| JPS6276665A (ja) * | 1985-09-30 | 1987-04-08 | Toshiba Corp | 相補型半導体装置 |
| JPH0322708B2 (ja) * | 1985-09-30 | 1991-03-27 | Tokyo Shibaura Electric Co | |
| EP1102319A1 (en) * | 1999-11-19 | 2001-05-23 | STMicroelectronics S.r.l. | Process for manufacturing electronic devices comprising high voltage mos transistors, and electronic device thus obtained |
| US6501147B1 (en) | 1999-11-19 | 2002-12-31 | Stmicroelectronics S.R.L. | Process for manufacturing electronic devices comprising high voltage MOS transistors, and electronic device thus obtained |
| JP2006073859A (ja) * | 2004-09-03 | 2006-03-16 | Samsung Electronics Co Ltd | 半導体装置及びその製造方法 |
| WO2008015940A1 (fr) * | 2006-08-01 | 2008-02-07 | Nec Corporation | Dispositif à semi-conducteur et ses procédés de fabrication |
| JP2010212714A (ja) * | 2010-04-27 | 2010-09-24 | Canon Inc | 固体撮像素子 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4178674A (en) | Process for forming a contact region between layers of polysilicon with an integral polysilicon resistor | |
| US4668970A (en) | Semiconductor device | |
| US9318476B2 (en) | High performance standard cell with continuous oxide definition and characterized leakage current | |
| JPH02135780A (ja) | 高電圧薄膜トランジスタとその製造方法 | |
| JPS5887858A (ja) | 相補型絶縁ゲ−ト電界効果半導体装置 | |
| US4142197A (en) | Drain extensions for closed COS/MOS logic devices | |
| GB2064866A (en) | Field effect semiconductor device | |
| JPH0117264B2 (ja) | ||
| US4745453A (en) | Semiconductor device | |
| JPH0278229A (ja) | 電界効果トランジスタおよびその製造方法 | |
| JPS5946084A (ja) | 電界効果型トランジスタおよびその製造方法 | |
| JPS55120171A (en) | Semiconductor integrated circuit | |
| JPS63119578A (ja) | 半導体装置 | |
| JPH08288379A (ja) | 半導体装置及びその製造方法 | |
| JPS6092653A (ja) | 半導体集積回路装置 | |
| JPS5742169A (en) | Production of semiconductor device | |
| JPS6350850Y2 (ja) | ||
| JPH0812917B2 (ja) | Ｍｉｓトランジスタの動作方法およびｍｉｓトランジスタ | |
| JPH065754B2 (ja) | 半導体装置 | |
| JPS6058644A (ja) | 半導体装置 | |
| KR950011651B1 (ko) | 마스크 롬 | |
| JPS62183537A (ja) | 半導体装置 | |
| JPS6037767A (ja) | 半導体装置の製造方法 | |
| JPH0127590B2 (ja) | ||
| JPS6213064A (ja) | 半導体装置の製造方法 |