JPS62183537A - 半導体装置 - Google Patents
半導体装置Info
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- JPS62183537A JPS62183537A JP2500786A JP2500786A JPS62183537A JP S62183537 A JPS62183537 A JP S62183537A JP 2500786 A JP2500786 A JP 2500786A JP 2500786 A JP2500786 A JP 2500786A JP S62183537 A JPS62183537 A JP S62183537A
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- 239000000758 substrate Substances 0.000 claims abstract description 40
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- 229910052710 silicon Inorganic materials 0.000 abstract description 21
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- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
絶縁膜上に形成された半導体基体に複数のＭＩＳ電界効
果トランジスタを形成する半導体装置において、各ＭＩ
Ｓ電界効果トランジスタを電気的に分離するチャネルス
トッパ領域を該半導体基体に形成し、またチャネルスト
ッパ領域の一部にコンタクト用の高濃度の不純物領域を
設けることにより、該コンタクト用の高濃度の不純物領
域を介してチャネルストッパ領域および各ＭＩＳ電界効
果トランジスタのゲート下の基体の共通の電位設定が小
占有面積で可能となる。
果トランジスタを形成する半導体装置において、各ＭＩ
Ｓ電界効果トランジスタを電気的に分離するチャネルス
トッパ領域を該半導体基体に形成し、またチャネルスト
ッパ領域の一部にコンタクト用の高濃度の不純物領域を
設けることにより、該コンタクト用の高濃度の不純物領
域を介してチャネルストッパ領域および各ＭＩＳ電界効
果トランジスタのゲート下の基体の共通の電位設定が小
占有面積で可能となる。
本発明は絶縁膜上に形成された半導体基体（以下ＳＯＩ
という、）に複数のＭＩＳ電界効果トランジスタ（以下
ＭＩ ５ＦＥＴという。）を形成する半導体装置に関す
るものであり、更に詳しく言えば、ＭＩＳＦＥＴのゲー
ト下の基体にバックチャネルが生じないように該ゲート
下の基体の電位を設定するための構造に関する。
という、）に複数のＭＩＳ電界効果トランジスタ（以下
ＭＩ ５ＦＥＴという。）を形成する半導体装置に関す
るものであり、更に詳しく言えば、ＭＩＳＦＥＴのゲー
ト下の基体にバックチャネルが生じないように該ゲート
下の基体の電位を設定するための構造に関する。
ソース、ドレインの接合容量が極めて小さく形成できる
ので高速化が可能となり、あるいは半導体素子を３次元
方向に積層形成できるので高集積化が図れる等の利点か
ら、ＳＯＩ構造の半導体装置が注目されている。
ので高速化が可能となり、あるいは半導体素子を３次元
方向に積層形成できるので高集積化が図れる等の利点か
ら、ＳＯＩ構造の半導体装置が注目されている。
かかるＳＯＩ構造の半導体装置は、例えばシリコン基板
上にｌｐＬｍ程度の厚い絶縁膜を形成し、該絶縁膜上に
厚さ５０００Ａ程度の多結晶シリコン層を形成し、該多
結晶シリコン層をレーザーアニール技術等によって単結
晶化してシリコン基体を形成し、該シリコン基体上にＭ
ＩＳＦＥＴなどの素子を形成することによって作成され
る。
上にｌｐＬｍ程度の厚い絶縁膜を形成し、該絶縁膜上に
厚さ５０００Ａ程度の多結晶シリコン層を形成し、該多
結晶シリコン層をレーザーアニール技術等によって単結
晶化してシリコン基体を形成し、該シリコン基体上にＭ
ＩＳＦＥＴなどの素子を形成することによって作成され
る。
第２図（ａ）〜（Ｃ）は従来例に係るｎチャネルＭＩ
５１７）エンハンスメント／デプリーション−トランジ
スタからなる６トランジスタのスタティックメモリセル
の構造を示す図であり、第２図（ａ）は等価回路図、第
２図（ｂ）は平面図、第２図（ｅ）は矢視（Ａ−Ａ）断
面図である。
５１７）エンハンスメント／デプリーション−トランジ
スタからなる６トランジスタのスタティックメモリセル
の構造を示す図であり、第２図（ａ）は等価回路図、第
２図（ｂ）は平面図、第２図（ｅ）は矢視（Ａ−Ａ）断
面図である。
図ニおいて、ＴＩ、Ｔ４はデプレーション型ｎ−ＭＩ
５ＦＥＴ、Ｔ２ 、Ｔ３ 、Ｔ５ 、Ｔ６はエンハンス
メント型ｎ −Ｍ Ｉ Ｓ Ｆ Ｅ Ｔである（第２図
（ｂ）において、ゲート部を斜線で示す、）。
５ＦＥＴ、Ｔ２ 、Ｔ３ 、Ｔ５ 、Ｔ６はエンハンス
メント型ｎ −Ｍ Ｉ Ｓ Ｆ Ｅ Ｔである（第２図
（ｂ）において、ゲート部を斜線で示す、）。
Ｗはワード線であり、ＭＩＳＦＥＴのゲート電極ととも
に、多結晶シリコン層により形成されている。ＢＬＩ
、ＢＬ２はそれぞれ第１．第２のビット線、 Ｖｃｃは
高電位電源配線ＩＶＳＳは接地電位電源配線であり、こ
れらはアルミニウム（Ａｌｌ）により形成されている。
に、多結晶シリコン層により形成されている。ＢＬＩ
、ＢＬ２はそれぞれ第１．第２のビット線、 Ｖｃｃは
高電位電源配線ＩＶＳＳは接地電位電源配線であり、こ
れらはアルミニウム（Ａｌｌ）により形成されている。
また１はシリコン基板、２はＩｇｍ程度の厚いシリコン
酸化膜（Ｓｔ ０２膜）、３はＰ型シリコン基体である
。４はＭＩＳＦＥＴのソース・ドレインを形成する高濃
度のＮ型拡散層であり、配線抵抗の低減化としても用い
られる。５はゲート酸化膜（Ｓｉ（ｂ膜）、７はブロッ
ク用酸化膜であり、６はゲート電極用の多結晶シリコン
層である。また８はカバー用のＰＳＧ膜である。
酸化膜（Ｓｔ ０２膜）、３はＰ型シリコン基体である
。４はＭＩＳＦＥＴのソース・ドレインを形成する高濃
度のＮ型拡散層であり、配線抵抗の低減化としても用い
られる。５はゲート酸化膜（Ｓｉ（ｂ膜）、７はブロッ
ク用酸化膜であり、６はゲート電極用の多結晶シリコン
層である。また８はカバー用のＰＳＧ膜である。
図のように、ＳＯＩ上に形成された各
ＭＩ ５ＦＥＴの間にはブロック用酸化膜７およびＰＳ
Ｇ膜８が形成されて互いに電気的に分離しているので、
適正な回路動作が可能となる。
Ｇ膜８が形成されて互いに電気的に分離しているので、
適正な回路動作が可能となる。
ところでＳＯＩ上のＰ型シリコン基体３の厚さは５００
０Ａ程度で比較的薄いため、イオン打ち込みによってＮ
型拡散層４を形成する場合にも、その深さはＳ［０２膜
２の表面にまで達することになる。
０Ａ程度で比較的薄いため、イオン打ち込みによってＮ
型拡散層４を形成する場合にも、その深さはＳ［０２膜
２の表面にまで達することになる。
したがってＳＯＩ上に形成される各ＭＩＳＦＥＴのケー
ト電極下のＰ型シリコン基体は、シリコン基板に形成さ
れるＭＩＳＦＥＴと異なり電気的にフローティングな状
態となっている。
ト電極下のＰ型シリコン基体は、シリコン基板に形成さ
れるＭＩＳＦＥＴと異なり電気的にフローティングな状
態となっている。
このため何らかの原因でシリコン基板ｌに電気的ノイズ
が発生するとき、５１０２膜２を介してｓ、ｏ２膜２に
接するシリコン基体３の面がＮ型反転し、ＭＩＳＦＥＴ
のソース・ドレイン間にリーク電流を生じせしめる場合
がある。
が発生するとき、５１０２膜２を介してｓ、ｏ２膜２に
接するシリコン基体３の面がＮ型反転し、ＭＩＳＦＥＴ
のソース・ドレイン間にリーク電流を生じせしめる場合
がある。
そこで、各ＭＩＳＦＥＴのＰ型シリコン基体が一定電位
に設定できるように、基体コンタクト用のコンタクト領
域を設けることが考えられる。しかし、この方法によれ
ば、すべてのＭＩＳＦＥＴについてコンタクト領域を設
ける必要があり、高集積化の点で問題がある。
に設定できるように、基体コンタクト用のコンタクト領
域を設けることが考えられる。しかし、この方法によれ
ば、すべてのＭＩＳＦＥＴについてコンタクト領域を設
ける必要があり、高集積化の点で問題がある。
本発明はかかる問題点に鑑み創作されたものであり、Ｓ
ＯＩ上に複数のＭＩＳＦＥＴを作成する場合において、
各ＭＩ ５ＦＥＴのシリコン基体を一定の電圧に設定す
ることにより安定な動作を確保し、かつ高集積化が可能
な半導体装置の提供を目的とする。
ＯＩ上に複数のＭＩＳＦＥＴを作成する場合において、
各ＭＩ ５ＦＥＴのシリコン基体を一定の電圧に設定す
ることにより安定な動作を確保し、かつ高集積化が可能
な半導体装置の提供を目的とする。
本発明は絶縁膜上に形成された一導電型半導体基体に複
数のＭＩＳ電界効果トランジスタを備える半導体装置に
おいて、前記ＭＩＳ電界効果トランジスタの各々を電気
的に分離するための前記半導体基体内に設けられたチャ
ネルストッパ用の一導電型不純物領域と、前記チャネル
ストッパ領域の一部に形成されたコンタクト用の高濃度
の一導電型不純物領域とを有し、前記コンタクト用の高
濃度の一導電型不純物領域を介して前記チャネルストッ
パ用の一導電型不純物領域および前記各ＭＩＳ電界効果
トランジスタのゲート下の基体を一定の共通電位に設定
することを特徴とする。
数のＭＩＳ電界効果トランジスタを備える半導体装置に
おいて、前記ＭＩＳ電界効果トランジスタの各々を電気
的に分離するための前記半導体基体内に設けられたチャ
ネルストッパ用の一導電型不純物領域と、前記チャネル
ストッパ領域の一部に形成されたコンタクト用の高濃度
の一導電型不純物領域とを有し、前記コンタクト用の高
濃度の一導電型不純物領域を介して前記チャネルストッ
パ用の一導電型不純物領域および前記各ＭＩＳ電界効果
トランジスタのゲート下の基体を一定の共通電位に設定
することを特徴とする。
ＳＯＩに形成される各ＭＩＳＦＥＴの間には、５ｉ０２
膜などの絶縁膜の代わりに半導体基体と同一導電型のチ
ャネルストッパ領域が形成される。
膜などの絶縁膜の代わりに半導体基体と同一導電型のチ
ャネルストッパ領域が形成される。
これにより各ＭＩＳＦＥＴのゲート電極下の半導体基体
はチャネルストッパ領域および他のＭＩＳＦＥＴの半導
体基体と互いに電気的に接続されることになる。
はチャネルストッパ領域および他のＭＩＳＦＥＴの半導
体基体と互いに電気的に接続されることになる。
また、このように連続的に接続されているから、チャネ
ルストッパ領域の一部にコンタクト用の高濃度の不純物
領域を形成し、該不純物領域を介して所定の電源電圧を
供給することにより、複数のＭＩＳＦＥＴの半導体基体
のすべてをその電圧に設定することが可能になる。
ルストッパ領域の一部にコンタクト用の高濃度の不純物
領域を形成し、該不純物領域を介して所定の電源電圧を
供給することにより、複数のＭＩＳＦＥＴの半導体基体
のすべてをその電圧に設定することが可能になる。
すなわち高集積化を維持しながら、ＳＯＩ上にＭＩＳＦ
ＥＴのバックチャネルによるリーク電流の防止が可能と
なる。
ＥＴのバックチャネルによるリーク電流の防止が可能と
なる。
次に図を参照しながら実施例について説明する。第１図
は本発明の実施例に係る半導体装置の構成を示す図であ
り、回路機能は第２図（ａ）に示す回路と同じでる。第
１図（ａ）はその平面図、第１図（ｂ）は第１図（＆）
に示す矢視（Ａ−Ａ）断面図である。
は本発明の実施例に係る半導体装置の構成を示す図であ
り、回路機能は第２図（ａ）に示す回路と同じでる。第
１図（ａ）はその平面図、第１図（ｂ）は第１図（＆）
に示す矢視（Ａ−Ａ）断面図である。
第１図Ｃ１ｋ）は第２図（ｂ）に、また第１図（ｂ）は
第２図（Ｃ）にそれぞれ対応し、同じ符号および同じ番
号は同じものを示している。
第２図（Ｃ）にそれぞれ対応し、同じ符号および同じ番
号は同じものを示している。
第１図の本発明の実施例に係る半導体装置が第２図の従
来例装置と基本的に異なる点は、各ＭＩＳＦＥＴ間の分
離が絶縁膜ではなくチャネルストッパ領域の形成によっ
て行われているということと、チャネルストッパ領域お
よびＭＩＳＦＥＴのゲート電極下のＰ型シリコン基体の
電位を一定に設定する構成にしていることである。
来例装置と基本的に異なる点は、各ＭＩＳＦＥＴ間の分
離が絶縁膜ではなくチャネルストッパ領域の形成によっ
て行われているということと、チャネルストッパ領域お
よびＭＩＳＦＥＴのゲート電極下のＰ型シリコン基体の
電位を一定に設定する構成にしていることである。
すなわち、９はチャネルストッパ用のＰ型拡散層（第１
図（ａ）において斜線部、）であり、これにＪ：Ｌ各Ｍ
Ｉ ５ＦＥＴ （Ｔｌ 〜Ｔ６）は電気的に分離されて
いる。また１０は高濃度のコンタクト用のＰ型拡散層で
あり、１１はＶＳＳのＡＩＬ配線とＰＭ拡散層１０とを
接続するコンタクトホールである。
図（ａ）において斜線部、）であり、これにＪ：Ｌ各Ｍ
Ｉ ５ＦＥＴ （Ｔｌ 〜Ｔ６）は電気的に分離されて
いる。また１０は高濃度のコンタクト用のＰ型拡散層で
あり、１１はＶＳＳのＡＩＬ配線とＰＭ拡散層１０とを
接続するコンタクトホールである。
このように、本発明の実施例によれば、接地電源ＶＳＳ
に接続するためのコンタクト用Ｐ型拡散層ｌＯを１つ設
けることにより、チャネルストッパＰ型拡散層９を介し
て、すべてのＭＩＳＦＥＴ（ＴＩ−７６）のＰ型シリコ
ン基体をＶＳＳ電位に設定し、バックチャネルのリーク
電流の発生を防止することが可能となる。
に接続するためのコンタクト用Ｐ型拡散層ｌＯを１つ設
けることにより、チャネルストッパＰ型拡散層９を介し
て、すべてのＭＩＳＦＥＴ（ＴＩ−７６）のＰ型シリコ
ン基体をＶＳＳ電位に設定し、バックチャネルのリーク
電流の発生を防止することが可能となる。
なお実施例ではＰ型シリコン基体３にｎチャネルＭＩＳ
ＦＥＴを形成する場合について説明したが、Ｎ型シリコ
ン基体にｐチャネルＭＩＳＦＥＴを形成する場合につい
てもチャネルストッパの不純物の型をＮ型にすることに
より、そのまま適用可能である。また本発明はシリコン
基体以外の半導体基体についても適用可能である。
ＦＥＴを形成する場合について説明したが、Ｎ型シリコ
ン基体にｐチャネルＭＩＳＦＥＴを形成する場合につい
てもチャネルストッパの不純物の型をＮ型にすることに
より、そのまま適用可能である。また本発明はシリコン
基体以外の半導体基体についても適用可能である。
マタ、チャネルストッパ領域がオーミックコンタクトに
適した濃度であるとき、特にコンタクト用の拡散層を形
成する必要がないことは勿論である。
適した濃度であるとき、特にコンタクト用の拡散層を形
成する必要がないことは勿論である。
以上説明したように、本発明によればＳＯＩ上に形成す
る複数のＭＩＳＦＥＴのゲート下の半導体基体を所定の
電圧に設定することができるので、リーク電流の少ない
素子の作成が可能となる。
る複数のＭＩＳＦＥＴのゲート下の半導体基体を所定の
電圧に設定することができるので、リーク電流の少ない
素子の作成が可能となる。
また各ＭＩＳＦＥＴを電気的に分離するチャネルストッ
パ領域を利用することにより、各ＭＩＳＦＥＴの半導体
基体の電位設定に要する面積を小さくすることができる
ので、半導体素子の集積度の向上を図ることができる。
パ領域を利用することにより、各ＭＩＳＦＥＴの半導体
基体の電位設定に要する面積を小さくすることができる
ので、半導体素子の集積度の向上を図ることができる。
第１図は本発明の実施例に係る半導体装置の構成を示す
図であり、第２図は従来例に係る半導体装置の構成を示
す図である。 １−・・シリコン基板 ２・・・ｓ、ｏ２膜 ３・−ｐ型シリコン基体（半導体基体）４・・・Ｎ型拡
散層 ５・・・ゲート酸化膜 ６・・・ゲート電極 ７・・・ブロック用酸化膜 ８・・・ＰＳＧ膜 ９・・・チャネルストッパ用Ｐ型拡散層ｌＯ・・・コン
タクト用のＰ型拡散層 １１・・・コンタクトホール （α）算イｔＪ回部名ト図 （ｏ）１肪面図 ′＆粂側め訛１浬 （だの２） 第２図 （シ）￥１′ｉ１囮 ？疋木傳」の銑胡図 （愛の１） 第２図
図であり、第２図は従来例に係る半導体装置の構成を示
す図である。 １−・・シリコン基板 ２・・・ｓ、ｏ２膜 ３・−ｐ型シリコン基体（半導体基体）４・・・Ｎ型拡
散層 ５・・・ゲート酸化膜 ６・・・ゲート電極 ７・・・ブロック用酸化膜 ８・・・ＰＳＧ膜 ９・・・チャネルストッパ用Ｐ型拡散層ｌＯ・・・コン
タクト用のＰ型拡散層 １１・・・コンタクトホール （α）算イｔＪ回部名ト図 （ｏ）１肪面図 ′＆粂側め訛１浬 （だの２） 第２図 （シ）￥１′ｉ１囮 ？疋木傳」の銑胡図 （愛の１） 第２図
Claims (1)
- 【特許請求の範囲】 絶縁膜上に形成された一導電型半導体基体に複数のＭＩ
Ｓ電界効果トランジスタを備える半導体装置において、 前記ＭＩＳ電界効果トランジスタの各々を電気的に分離
するための前記半導体基体内に設けられたチャネルスト
ッパ用の一導電型不純物領域と、前記チャネルストッパ
領域の一部に形成されたコンタクト用の高濃度の一導電
型不純物領域とを有し、 前記コンタクト用の高濃度の一導電型不純物領域を介し
て前記チャネルストッパ用の一導電型不純物領域および
前記各ＭＩＳ電界効果トランジスタのゲート下の基体を
一定の共通電位に設定することを特徴とする半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2500786A JPH0715939B2 (ja) | 1986-02-07 | 1986-02-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2500786A JPH0715939B2 (ja) | 1986-02-07 | 1986-02-07 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62183537A true JPS62183537A (ja) | 1987-08-11 |
| JPH0715939B2 JPH0715939B2 (ja) | 1995-02-22 |
Family
ID=12153878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2500786A Expired - Lifetime JPH0715939B2 (ja) | 1986-02-07 | 1986-02-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0715939B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0266958A (ja) * | 1988-09-01 | 1990-03-07 | Fujitsu Ltd | 半導体集積回路装置 |
-
1986
- 1986-02-07 JP JP2500786A patent/JPH0715939B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0266958A (ja) * | 1988-09-01 | 1990-03-07 | Fujitsu Ltd | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0715939B2 (ja) | 1995-02-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |