JPS6343901B2 - - Google Patents
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- JPS6343901B2 JPS6343901B2 JP57153932A JP15393282A JPS6343901B2 JP S6343901 B2 JPS6343901 B2 JP S6343901B2 JP 57153932 A JP57153932 A JP 57153932A JP 15393282 A JP15393282 A JP 15393282A JP S6343901 B2 JPS6343901 B2 JP S6343901B2
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- JP
- Japan
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- wiring
- layer
- transistor
- type mos
- type
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Links
- 239000000758 substrate Substances 0.000 claims description 17
- 230000003068 static effect Effects 0.000 claims description 9
- 238000009792 diffusion process Methods 0.000 claims description 8
- 239000004065 semiconductor Substances 0.000 claims 3
- 230000005669 field effect Effects 0.000 claims 1
- 239000012535 impurity Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Description
【発明の詳細な説明】
本発明はスタテイツク形MOSメモリ装置に関
する。
する。
従来のスタテイツク形MOSメモリ・セルの回
路図を第１図に示す。フリツプ・フロツプ回路を
形成するトランジスタ１，２とそれに電力を供給
するための抵抗３，４およびデータ線５，６とフ
リツプ・フロツプをつなぐスイツチ用トランジス
タ７，８と７，８のゲートと接続されたワード線
９よりなる。このメモリ・セルにおいては、メモ
リ情報は節点１０，１１にたくわえられ、例え
ば、節点１０が高い電位になつている場合にはト
ランジスタ２がオン状態となるために、節点１１
は低い電位になつている。このような状態でデー
タ線５，６を高電位にし、さらにワード線９を高
電位にして、スイツチ用トランジスタ７，８をオ
ン状態にすると、トランジスタ２はオン状態にな
つているために、データ線６からトランジスタ
８，２を通つて電流が流れるのに対し、データ線
５はトランジスタ１がカツト・オフ状態であるた
めに電流が流れない。
路図を第１図に示す。フリツプ・フロツプ回路を
形成するトランジスタ１，２とそれに電力を供給
するための抵抗３，４およびデータ線５，６とフ
リツプ・フロツプをつなぐスイツチ用トランジス
タ７，８と７，８のゲートと接続されたワード線
９よりなる。このメモリ・セルにおいては、メモ
リ情報は節点１０，１１にたくわえられ、例え
ば、節点１０が高い電位になつている場合にはト
ランジスタ２がオン状態となるために、節点１１
は低い電位になつている。このような状態でデー
タ線５，６を高電位にし、さらにワード線９を高
電位にして、スイツチ用トランジスタ７，８をオ
ン状態にすると、トランジスタ２はオン状態にな
つているために、データ線６からトランジスタ
８，２を通つて電流が流れるのに対し、データ線
５はトランジスタ１がカツト・オフ状態であるた
めに電流が流れない。
このような回路を通常のMOS形集積回路で構
成しようとする場合、抵抗３，４、MOSトラン
ジスタ１，２，７，８、VDD配線１２およびVSS
配線１３等を互いに重ならないように配置するた
めに、セルの面積が大きくなつてしまうという欠
点があつた。
成しようとする場合、抵抗３，４、MOSトラン
ジスタ１，２，７，８、VDD配線１２およびVSS
配線１３等を互いに重ならないように配置するた
めに、セルの面積が大きくなつてしまうという欠
点があつた。
T.J.Rodgersらはこのような欠点をなくすため
に、Ｖ形MOSトランジスタによつてVSS配線を基
板内部に埋め込むことによつてVSS配線を基板表
面に形成する必要をなくし、第１図のメモリ・セ
ルの面積の低減をはかつている（IEEJ，SC―
12，No.５，p.515（1977））。第２図ａはこのメモ
リ・セル部の平面図、同図ｂは図ａのＡ―A′断
面における構造を示すものである。以下、第１図
の回路図と比較して第２図の構造を説明する。下
記の説明はｎチヤネル形のMOSトランジスタを
例として行なうが、ｐチヤネル形の場合も同様の
説明ができる。
に、Ｖ形MOSトランジスタによつてVSS配線を基
板内部に埋め込むことによつてVSS配線を基板表
面に形成する必要をなくし、第１図のメモリ・セ
ルの面積の低減をはかつている（IEEJ，SC―
12，No.５，p.515（1977））。第２図ａはこのメモ
リ・セル部の平面図、同図ｂは図ａのＡ―A′断
面における構造を示すものである。以下、第１図
の回路図と比較して第２図の構造を説明する。下
記の説明はｎチヤネル形のMOSトランジスタを
例として行なうが、ｐチヤネル形の場合も同様の
説明ができる。
第１図のトランジスタ１，２はＶ形MOSトラ
ンジスタ１４，１５で構成し、第１図のVSS配線
１３は基板内部に埋め込まれたn+層２７で構成
する。第１図の抵抗３，４に相当する部分は、１
６，１７のMOSトランジスタで構成し、その多
結晶シリコン・ゲート２５には適当な一定電圧を
印加してその抵抗値を制御する。第１図のデータ
線５，６はAl配線１８，１９で構成し、コンタ
クト用の穴３０，３１を通してn+層３２に電気
的につながつている。第１図のスイツチ用トラン
ジスタ７，８は多結晶シリコンで形成されたワー
ド線２６をゲートとするMOSトランジスタ２０，
２１で構成され、第１図のトランジスタ１、すな
わち、Ｖ形MOSトランジスタ１４のゲート１
４′と第１図のトランジスタ８、すなわち、MOS
トランジスタ２１のソース（あるいはドレイン）
のn+層とは２３の部分で直接接触させることに
より電気的に接続する。同様に、第１図のトラン
ジスタ２、すなわち、Ｖ形MOSトランジスタ１
５のゲート１５′は第１図のトランジスタ７、す
なわち、MOSトランジスタ２０のソース（ある
いはドレイン）と２２の部分で電気的に接続され
る。また、第１図のVDD配線１２はn+層よりなる
拡散層配線２４により構成される。なお、図ｂに
おいて、２８，２９は絶縁膜、３３はｐ形シリコ
ン基板である。
ンジスタ１４，１５で構成し、第１図のVSS配線
１３は基板内部に埋め込まれたn+層２７で構成
する。第１図の抵抗３，４に相当する部分は、１
６，１７のMOSトランジスタで構成し、その多
結晶シリコン・ゲート２５には適当な一定電圧を
印加してその抵抗値を制御する。第１図のデータ
線５，６はAl配線１８，１９で構成し、コンタ
クト用の穴３０，３１を通してn+層３２に電気
的につながつている。第１図のスイツチ用トラン
ジスタ７，８は多結晶シリコンで形成されたワー
ド線２６をゲートとするMOSトランジスタ２０，
２１で構成され、第１図のトランジスタ１、すな
わち、Ｖ形MOSトランジスタ１４のゲート１
４′と第１図のトランジスタ８、すなわち、MOS
トランジスタ２１のソース（あるいはドレイン）
のn+層とは２３の部分で直接接触させることに
より電気的に接続する。同様に、第１図のトラン
ジスタ２、すなわち、Ｖ形MOSトランジスタ１
５のゲート１５′は第１図のトランジスタ７、す
なわち、MOSトランジスタ２０のソース（ある
いはドレイン）と２２の部分で電気的に接続され
る。また、第１図のVDD配線１２はn+層よりなる
拡散層配線２４により構成される。なお、図ｂに
おいて、２８，２９は絶縁膜、３３はｐ形シリコ
ン基板である。
このようにVSS配線を基板内部に埋め込むこと
により、従来のメモリ・セルと比較してセル面積
は約30％小さくすることができる。しかし、この
メモリ・セルにおいても、VDD配線２４、第１図
の抵抗３，４に相当するMOSトランジスタ１６，
１７、Ｖ形MOSトランジスタ１４，１５、スイ
ツチ用トランジスタ２０，２１等を基板表面上に
互いに重ならないように配置しなければならな
い。
により、従来のメモリ・セルと比較してセル面積
は約30％小さくすることができる。しかし、この
メモリ・セルにおいても、VDD配線２４、第１図
の抵抗３，４に相当するMOSトランジスタ１６，
１７、Ｖ形MOSトランジスタ１４，１５、スイ
ツチ用トランジスタ２０，２１等を基板表面上に
互いに重ならないように配置しなければならな
い。
本発明は、第１図のVDD配線１２、抵抗３，４
およびメモリ・セル内部で使用される拡散層配線
部を基板内部に埋め込むことにより、よりセル面
積の小さなスタテイツク形MOSメモリ・セルを
提供するものである。
およびメモリ・セル内部で使用される拡散層配線
部を基板内部に埋め込むことにより、よりセル面
積の小さなスタテイツク形MOSメモリ・セルを
提供するものである。
以下、本発明を実施例により詳細に説明する。
第３図は本発明の実施例を示す図で、図ａは平
面図、図ｂ，ｃ，ｄはそれぞれ図ａのＡ―A′断
面図、Ｂ―B′断面図、Ｃ―C′断面図である。以
下、本実施例を第１図の回路図と対比させながら
説明する。
面図、図ｂ，ｃ，ｄはそれぞれ図ａのＡ―A′断
面図、Ｂ―B′断面図、Ｃ―C′断面図である。以
下、本実施例を第１図の回路図と対比させながら
説明する。
第３図において、第１図のトランジスタ１，２
は３４，３５のＶ形MOSトランジスタで構成し、
第１図の抵抗３，４はイオン打込み法でｐ形シリ
コン基板５５中に形成した高抵抗ｎ形拡散層３
６，３７で形成する。第１図のデータ線５，６は
Al配線３８，３９で形成し、第１図のスイツチ
用MOSトランジスタ７，８は多結晶シリコン層
５３で形成されたワード線５３をゲートとするＶ
形MOSトランジスタ４０，４１で構成する。ま
た、データ線３８，３９は絶縁膜にあけたコンタ
クト用の穴４２，４３を通してｐ形シリコン基板
５５の表面部に形成したn+層４４，４５と電気
的に接続されている。Ｖ形MOSトランジスタ３
５（第１図のトランジスタ２）の多結晶シリコン
からなるゲート３５′はＶ形穴５４を通して基板
５５の埋め込みn+層４６と電気的に接続され、
このn+層４６はＶ形MOSトランジスタ３４のド
レイン拡散層及びスイツチ用Ｖ形MOSトランジ
スタの４０のソース（あるいはドレイン）となつ
ている。同様に、Ｖ形MOSトランジスタ３４
（第１図のトランジスタ１）の多結晶シリコンか
らなるゲート３４′はＶ形穴４７を通して基板５
５の埋め込み層４８と電気的に接続され、この
n+層４８はトランジスタ３５のドレイン及びス
イツチ用Ｖ形MOSトランジスタ４１のソース
（またはドレイン）となつている。また、第１図
のVDD配線１２は埋め込みn+層４９で構成され、
前記ｎ形拡散層３６，３７はVDD配線である埋め
込みn+層４９と配線用n+埋め込み層４６，４８
の間に形成する。第１図のVSS配線１３はAl配線
５０で形成し、コンタクト穴５１を通してn+層
５２と電気的に接続され、このn+層５２はＶ形
MOSトランジスタ３４，３５のソースとなつて
いる。なお、ここで、５６，５７は絶縁膜であ
る。
は３４，３５のＶ形MOSトランジスタで構成し、
第１図の抵抗３，４はイオン打込み法でｐ形シリ
コン基板５５中に形成した高抵抗ｎ形拡散層３
６，３７で形成する。第１図のデータ線５，６は
Al配線３８，３９で形成し、第１図のスイツチ
用MOSトランジスタ７，８は多結晶シリコン層
５３で形成されたワード線５３をゲートとするＶ
形MOSトランジスタ４０，４１で構成する。ま
た、データ線３８，３９は絶縁膜にあけたコンタ
クト用の穴４２，４３を通してｐ形シリコン基板
５５の表面部に形成したn+層４４，４５と電気
的に接続されている。Ｖ形MOSトランジスタ３
５（第１図のトランジスタ２）の多結晶シリコン
からなるゲート３５′はＶ形穴５４を通して基板
５５の埋め込みn+層４６と電気的に接続され、
このn+層４６はＶ形MOSトランジスタ３４のド
レイン拡散層及びスイツチ用Ｖ形MOSトランジ
スタの４０のソース（あるいはドレイン）となつ
ている。同様に、Ｖ形MOSトランジスタ３４
（第１図のトランジスタ１）の多結晶シリコンか
らなるゲート３４′はＶ形穴４７を通して基板５
５の埋め込み層４８と電気的に接続され、この
n+層４８はトランジスタ３５のドレイン及びス
イツチ用Ｖ形MOSトランジスタ４１のソース
（またはドレイン）となつている。また、第１図
のVDD配線１２は埋め込みn+層４９で構成され、
前記ｎ形拡散層３６，３７はVDD配線である埋め
込みn+層４９と配線用n+埋め込み層４６，４８
の間に形成する。第１図のVSS配線１３はAl配線
５０で形成し、コンタクト穴５１を通してn+層
５２と電気的に接続され、このn+層５２はＶ形
MOSトランジスタ３４，３５のソースとなつて
いる。なお、ここで、５６，５７は絶縁膜であ
る。
本発明のメモリ・セルでは、第３図に示したよ
うに、セルの内部配線が埋め込みn+層４６，４
８で形成されるとともに抵抗３６，３７および
VDD配線４９が基板内部に構成されているため
に、メモリ・セルの面積を従来のセルに比べて40
％、第２図のＶ形MOSトランジスタを使い、VSS
配線を基板内部に埋め込んだ従来のメモリ・セル
に比べても10〜15％小さくすることができる。
うに、セルの内部配線が埋め込みn+層４６，４
８で形成されるとともに抵抗３６，３７および
VDD配線４９が基板内部に構成されているため
に、メモリ・セルの面積を従来のセルに比べて40
％、第２図のＶ形MOSトランジスタを使い、VSS
配線を基板内部に埋め込んだ従来のメモリ・セル
に比べても10〜15％小さくすることができる。
以上述べたように、本発明によれば、スタテイ
ツク形メモリ・セルのセル面積を従来のものより
小さくすることができるので、従来より高集積の
スタテイツク形メモリ集積回路を作ることができ
る。
ツク形メモリ・セルのセル面積を従来のものより
小さくすることができるので、従来より高集積の
スタテイツク形メモリ集積回路を作ることができ
る。
第１図はスタテイツク形MOSメモリ・セルの
回路図、第２図ａは従来のＶ形MOSトランジス
タを用いた従来のスタテイツク形MOSメモリ・
セルの平面図、第２図ｂは第２図ａのＡ―A′断
面図、第３図ａは本発明のスタテイツク形MOS
メモリ・セルの平面図、第３図ｂ，ｃ，ｄはそれ
ぞれ第３図ａのＡ―A′断面図、Ｂ―B′断面図、
Ｃ―C′断面図である。 図において、１，２……MOSトランジスタ、
３，４……抵抗、５，６……データ線、７，８…
…スイツチ用MOSトランジスタ、９……ワード
線、１２……VDD配線、１３……VSS配線、１４，
１５……Ｖ形MOSトランジスタ、１４′，１５′
……多結晶シリコンゲート、１６，１７……
MOSトランジスタ、１８，１９……Al配線、２
０，２１……スイツチ用MOSトランジスタ、２
４……n+層、２５，２６……多結晶シリコンゲ
ート、２７……n+埋め込み層、２８，２９……
絶縁膜、３０，３１……コンタクト用穴、３２…
…n+層、３３……ｐ形シリコン基板、３４，３
５……Ｖ形MOSトランジスタ、３６，３７……
高抵抗ｎ形拡散層、３８，３９……Al配線層、
４０，４１……スイツチ用Ｖ形MOSトランジス
タ、４２，４３……コンタクト用穴、４４，４５
……n+層、４６……n+埋め込み層、４７……Ｖ
形穴、４８，４９……n+埋め込み層、５０……
Al配線、５１……コンタクト用穴、５２……n+
層、５３……多結晶シリコンゲート、５４……Ｖ
形穴、５５……ｐ形シリコン基板、５６，５７…
…絶縁膜。
回路図、第２図ａは従来のＶ形MOSトランジス
タを用いた従来のスタテイツク形MOSメモリ・
セルの平面図、第２図ｂは第２図ａのＡ―A′断
面図、第３図ａは本発明のスタテイツク形MOS
メモリ・セルの平面図、第３図ｂ，ｃ，ｄはそれ
ぞれ第３図ａのＡ―A′断面図、Ｂ―B′断面図、
Ｃ―C′断面図である。 図において、１，２……MOSトランジスタ、
３，４……抵抗、５，６……データ線、７，８…
…スイツチ用MOSトランジスタ、９……ワード
線、１２……VDD配線、１３……VSS配線、１４，
１５……Ｖ形MOSトランジスタ、１４′，１５′
……多結晶シリコンゲート、１６，１７……
MOSトランジスタ、１８，１９……Al配線、２
０，２１……スイツチ用MOSトランジスタ、２
４……n+層、２５，２６……多結晶シリコンゲ
ート、２７……n+埋め込み層、２８，２９……
絶縁膜、３０，３１……コンタクト用穴、３２…
…n+層、３３……ｐ形シリコン基板、３４，３
５……Ｖ形MOSトランジスタ、３６，３７……
高抵抗ｎ形拡散層、３８，３９……Al配線層、
４０，４１……スイツチ用Ｖ形MOSトランジス
タ、４２，４３……コンタクト用穴、４４，４５
……n+層、４６……n+埋め込み層、４７……Ｖ
形穴、４８，４９……n+埋め込み層、５０……
Al配線、５１……コンタクト用穴、５２……n+
層、５３……多結晶シリコンゲート、５４……Ｖ
形穴、５５……ｐ形シリコン基板、５６，５７…
…絶縁膜。
Claims (1)
- １ 第１導電形半導体基板内に埋め込まれた第２
導電形拡散層に先端が入り込んだＶ字溝部分の側
壁部に形成された電界効果トランジスタと、該拡
散層に先端が入り込んだ他のＶ字溝部分の側壁部
に前記第２導電形の不純物層で形成された配線層
とにより構成されたスタテイツクメモリ装置であ
ることを特徴とする半導体回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57153932A JPS5858755A (ja) | 1982-09-06 | 1982-09-06 | 半導体回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57153932A JPS5858755A (ja) | 1982-09-06 | 1982-09-06 | 半導体回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5858755A JPS5858755A (ja) | 1983-04-07 |
| JPS6343901B2 true JPS6343901B2 (ja) | 1988-09-01 |
Family
ID=15573228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57153932A Granted JPS5858755A (ja) | 1982-09-06 | 1982-09-06 | 半導体回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5858755A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63174354A (ja) * | 1987-01-14 | 1988-07-18 | Hitachi Ltd | 半導体記憶装置 |
| US4794561A (en) * | 1987-07-02 | 1988-12-27 | Integrated Device Technology, Inc. | Static ram cell with trench pull-down transistors and buried-layer ground plate |
| JPH01194460A (ja) * | 1988-01-29 | 1989-08-04 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2007099204A (ja) * | 2005-10-07 | 2007-04-19 | Aisin Seiki Co Ltd | 車両用シート装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5325380A (en) * | 1976-08-07 | 1978-03-09 | Nippon Gakki Seizo Kk | Semiconductor integrated circuit devic e |
-
1982
- 1982-09-06 JP JP57153932A patent/JPS5858755A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5325380A (en) * | 1976-08-07 | 1978-03-09 | Nippon Gakki Seizo Kk | Semiconductor integrated circuit devic e |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5858755A (ja) | 1983-04-07 |
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