JPH01194460A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （概要） 電子回路の構成に必要欠くべからざるインハ−夕回路を
立体的に構成した半導体装置及びその製造方法に関し、 半導体基板の中に抵抗領域とスイッチングトランジスタ
を立体的に配置してインバータ回路を構成し、インバー
タ回路の占有面積を縮小することを目的とし、 電源電圧を供給するための一導電型半導体層と、該一導
電型半導体層上に形成された反対導電型半導体層と、該
反対導電型半導体層に形成され前記一導電型半導体層へ
達する溝と、該溝内壁を絶縁する絶縁膜と、該溝を所定
の深さまて導電材料で埋め込んて形成した負荷抵抗領域
と、該負荷抵抗領域よりも上部の前記溝の内壁にソース
領域、ゲート電極、ドレイン領域を縦方向に配置してな
るＭＯＳトランジスタとで構成されるインバータを具備
するように構成する。

〔産業上の利用分野〕

本発明は高集積化に適した半導体装置の構造及びその製
造方法に係り、更に詳しくは電子回路の構成に必要欠く
べからざるインバータ回路を、立体的に構成した半導体
装置及びその製造方法に関する。

〔従来の技術〕

半導体基板に形成した従来のインバータ回路を第３図（
ａ）、（ｂ）に示す。第３図（ａ）はインバータ回路の
平面図、第３図（ｂ）はインバータ回路の回路図である
。

図においで、ｌはポリシリコン等て作られた負荷抵抗用
の抵抗領域、２は電源に接続するｖｃｃ端子、３　はス
イッチングトランジスタ、４はゲート電極に設けられた
入力端子、５はソース領域に設けられた接地電位が与え
られるｖｓｓ端子、６は抵抗領域１とスイッチングトラ
ンジスタ３のドレイン領域の端子７との接続回路間に設
けた出力端子である。尚、破線はアルミニウム等の金属
配線を示す。

従来は図のように半導体基板上に抵抗領域１とスイッチ
ングトランジスタ３を平面的に形成してインバータ回路
を構成するのか一般的であった。

（発明か解決しようとする問題点） 近年電子装置はますます小形化されつつあり、これに使
用される半導体集積回路においても、高集積度化が要望
されている。

従来例に示すインバータ回路は、半導体基板上に平面的
に形成した抵抗領域とスイッチングトランジスタを形成
しているので、抵抗領域の占有面積とトランジスタの占
有面積を必要とし、集積度の向上を阻害しているという
問題点があった。

本発明は半導体基板の中に溝を掘り、この溝に抵抗領域
とスイッチングトランジスタを立体的に配置してインバ
ータ回路を構成し、インバータ回路の占有面積を縮小す
ることを目的とする。

〔問題点を解決するための手段〕

本発明に係る半導体装置は、電源電圧を供給するための
一導電型半導体層と、該一導電型半導体層上に形成され
た反対導電型半導体層と、該反対導電型半導体層に形成
され前記一導電型半導体層へ達する溝１１と、該溝１１
内壁を絶縁する絶縁膜と、該溝を所定の深さまで導電材
料で埋め込んて形成した負荷抵抗領域と、該負荷抵抗領
域よりも上部の前記溝の内壁にソース領域１４、ゲート
電極１３、ドレイン領域１２を縦方向に配着してなるＭ
ＯＳ）−ランジスタとて構成されるインバータを具備す
るように構成する。

また、本発明に係る半導体装置の製造方法は、一導電型
半導体層上に反対導電型半導体層を形成する工程と、該
反対導電型半導体層に該一導電型半導体層に達する溝１
１を形成する工程と、該溝１１の内壁に絶縁膜を形成す
る工程と、該溝１１内に前記一導電型半導体層を露出し
た状態で、導電材料により前記溝を所定の深さまて埋め
込み、負荷抵抗領域を形成する工程と、前記溝１１の内
壁内に前記負荷抵抗領域に電気的に接続した第１の一導
電型拡散領域を形成する工程と、前記溝ｌｌの内壁上に
ケート絶縁膜２１を形成する工程と、前記溝１１の開口
部近傍の内壁に第２の一導電型拡散領域を形成する工程
とを含むことにより構成される。

（作用） 本発明ては、インバータ回路形成にあたっで、ｎ゛層９
電源電圧ｖｃｃの印加領域とし、このｎ＋層層上上形成
したＰ−層ｌＯに縦の溝１１を掘って溝の下部に抵抗領
域ｌを形成し、この溝１１の上部において抵抗領域１に
接続してスイッチングトランジスタ３を形成しているの
で、抵抗領域ｌとスイッチングトランジスタ３が溝１１
の内部に立体的に形成されると共に電源電圧■ｃＣかｎ
＋層９から得られるので、抵抗領域ｌの占有面積、及び
抵抗領域ｌとスイッチングトランジスタ３の間の接続部
分がトランジスタの下に入ることによって占有面積を縮
小てきる。また、抵抗値は抵抗領域ｌの長さを基板の厚
さ方向に変えることによって調整できる。さらに、スイ
ッチングトランジスタ３は溝１１を利用した環状構造で
あるため、同一性能の平面構造のトランジスタに比して
形状を小さくてきることによっても占有面積を縮小でき
る。従っで、本発明のインバータ回路構造は従来のもの
に比して集積回路の集積度を２倍以上に向上させること
がてきる。

（実施例） 以下、第１図を用いて本発明の一実施例の構造につき詳
細に説明する。

第１図は本発明の一実施例の説明図であり、（ａ）は回
路図、（ｂ）は平面図、（Ｃ）は（ｂ）のＡ−Ａ′線に
おける断面図である。図中、８はＰ−型の半導体基板、
９はｎ゛層、１０はＰ−層、１２はドレイン領域、１３
はゲート電極、１４はソース領域、１５はドレイン領域
、１６．１７は５ｉｎ２膜、１８はポリシリコン層、１
９は電極、２０は第１ポリシリコン層、２１はゲート絶
縁膜である。

本実施例により構成するインバータの回路は第１図（ａ
）の如く、負荷抵抗と、ＭＯＳトランジスタで構成され
るもので、これは従来と同じである。しかしなから平面
的なサイズは、第３図（ａ）の従来のインバータと比較
すると、第１図（ｂ）のように大幅に縮小されている。

これは、本実施例においては、負荷抵抗と、ＭＯＳ）−
ランジスタを第１図（Ｃ）の如く立体的に形成している
ためである。

すなわち、本実施例においては、負荷抵抗は、溝ｌｌ内
に埋め込まれた第１ポリシリコン層２゜によって構成さ
れ、ＭＯＳトランジスタは同じく溝１１内に縦方向に形
成されている。従っで、ゲート電極１３はポリシリコン
等でゲート絶縁膜２１を介して溝１１の内壁に対向して
環状に形成され、ｎ゛型のソース領域１４は溝１１の上
部に環状に形成される。その結果、ＭＯＳ）−ランジス
タのチャネルは、Ｐ−層１０内に縦方向に形成されるこ
とになる。このように本実施例では、ＭＯＳトランジス
タのチャネルも環状に形成されるので、従来のインバー
タのＭＯＳ）ランシスタと同じチャネル幅のトランジス
タを形成する場合には、トランジスタの平面サイズ自体
も縮小され、−層の高集積化が図られている。

更に、本実施例では電源電圧Ｖ。Ｃの供給を従来のよう
に半導体基板表面て行なわず、半導体基板内部て行なう
構造としたため、この点からも一層の高集積化か図られ
ている。

すなわち、電源電圧ｖＣｃは、複数のインバータに対し
て共通に設けられた電極１９、不純物かトープされたポ
リシリコン層■８、ｎ“層を介しで、負荷抵抗である第
１ポリシリコン層２ｏへと供給される。尚、Ｐ−型の半
導体基板８上に形成されたｎ′″層９は、所望の位置の
インバータに電源電圧ｖＣｃか与えられるように、ｎ゛
型の不純物を半導体基板９に選択的に拡散して形成され
ている。また、ポリシリコン層１８及び第１ポリシリコ
ン層２０は、それぞれＳｉｎ、、膜１７によってＰ−層
ｌＯから絶縁されており、ｎ′″層９とＰ−層ｌ。

、半導体基板８との間には逆バイアスがかかるように電
位か設定されている。

尚、第１図（ｂ）、（ｃ）では、入力端子及び設置４電
位■ｓｓを与える端子は図示していないが、これらはゲ
ート電極１３を構成する第２ポリシリコン層、ソース領
域１４を構成する拡散層を延長して適宜形成される。

次に、第１図に示すインバータの製造方法の一実施例を
第２図により説明する。

第２図（ａ）〜（ｍ　）は本発明の一実施例による抵抗
領域とスイッチングトランジスタを基板の溝１１内に形
成したインバータ回路の製造工程を説明するための断面
図である。

先ず、第２図（ａ）に示すように、単結晶シリコンの半
導体基板（Ｐ−型）８にイオン注入法によりＡｓを選択
的に注入しで、電源電圧ｖｃｃを供給するためのｎ゛層
９所望のパターンで形成する。このようにしてｎ′″層
９が形成された半導体基板８上にエピタキシャル成長法
によってＰ−層ｌＯを第２図（ｂ）の如く形成する。モ
してＰ−層１０の表面に熱酸化による５ｉｎ２膜１６と
ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉ
ｔｉｏｎ）法によるＳｊＪ＜膜２２を形成する。これら
の保護膜の目的は後述する縦溝を掘るときのマスク及び
ポリシリコンな埋めた後のエッチハックの際のエツチン
グ・ストッパにするものである。

次いで、Ｓｉ：、Ｎ、膜２２の表面にバターニンクした
レジストを付けて溝１１を形成する部分の５ｉ０２膜１
６、Ｓｉ３Ｎ４膜２２を除去する。この状態でトライエ
ツチングを行ない、底部か十分にｎ＋層９に届くように
溝１１を第２図（Ｃ）の如く形成する。次に、溝１１の
内壁を酸化してＳｉＯ２膜１７全１７し、溝１１の底部
の５ｉｎ２膜１７を除去すると第２図（Ｃ）の構造か得
られる。このとき、５ｉＯｚ膜１７をリアクティフ・イ
オン・エツチング（ＲＩＥ）等の異方性エツチングする
ことにより側壁のＳｉＯ□膜２１全２１て底部の５ｉｎ
２膜のみを選択的に除去てきる。この溝の中に、本発明
におけるインバータ回路を以下に説明する工程により形
成する。

次いて第２図（ｄ）に示すように、溝１１内にポリシリ
コンをＣＶＤ法て成長させて第１ポリシリコン層２０を
形成する。この第１ポリシリコン２０層は抵抗領域を作
るもので、求める抵抗値によってトープする不純物の濃
度を変える。また第１ポリシリコン層２０はノンドープ
ポリシリコンでも良く、抵抗値は溝１１の深さにより調
整してもよい。この第１ポリシリコン層２０、すなわち
抵抗領域は側壁かＳｉＯ２膜１７全１７てアイソレーシ
ョンされ、底面はＳｉＯ□膜１７か除去されているので
ｎ３層９とコンタクトしている。

次いで、第２図（ｅ）に示すように、第１ポリシリコン
層２０をＲＩＥてエッチハックして負荷抵抗となる部分
を形成する。さらに後述する電極１５に対する第１ポリ
シリコン層２０の上部にコンタクト抵抗を下げるためイ
オン注入法によりＡ５を７０　Ｋｅｖ　、　８　Ｘ　１
０１５／ｃｍ２て注入する。次に、活性化のため、１０
００°Ｃて１０分間のアニールを行なうと、第１ポリシ
リコン層２０上部にｎ゛型領領域２３形成される。この
際、第１ポリシリコン層２０の下部にはｎ＋領域９から
の拡散による拡散層（ｎ＋型）２４か形成される。尚、
第２図（ｅ）における第１ポリシリコン層２０のエツチ
ングの深さはスイッチングトランジスタのチャネル長に
応して決定される。

次いで、第２図（ｆ）に示すように、溝１１の上部側壁
の５ｉｎ２膜１７を弗酸によるウェットエツチングで除
去する。このとき、溝１１の側壁とｎ゛型領領域２３の
間にてきた隙間２４′は、ＣＶＤ法によるポリシリコン
成長をさせれば両側からのポリシリコン成長とあいまっ
て容易に埋めることかてきる。次に溝１１の側壁に付い
たポリシリコンを等方性エツチングて除去する。

次いで、第２図（ｇ）の如く溝１１内を酸化する。溝内
に形成された酸化膜は後続のＳｉ３Ｎ、膜２２のエツチ
ング工程におけるマスクとなる。このとき領域１２の外
周へ熱酸化処理によってｎ＋型不純物が拡散し、ドレイ
ン領域１２か形成される。次いで、以下に示すゲート酸
化膜２１の形成工程に移る。先す、第２図（ｈ）に示す
ように、Ｐ−層ｌＯの表面のＳｉ、Ｎ、膜２２をリン酸
によるウエットエッチンつて除去し、さらに溝の側壁も
ウエウトエッチンつてきれいに洗浄し、熱酸化により溝
の側壁にゲート絶縁＋１２２１の形成を行なう。

次いで、第２図（ｉ）に示すように、ゲート電極１３を
作るため、溝１１の開口部内を含めてボッシリコンをＣ
ＶＤ法により成長させて第２ポリシリコン層１３”を形
成する。次いで第２ポリシリコン層１３′をパターニン
グし、その表面を酸化すると第２図（ｉ）の形状となる
。尚、第２ポリシリコン層１３′をパターニングすると
きにはｎ（−型領域２３を表出するようにコンタクト窓
２５′をあけ、第２図（ｊ）の如く、出方の取出し目を
形成する。

次いで、第２図（ｋ）に示すように、溝１１の外周部に
イオン注入法によってＡｓを注入してソース領域１４を
形成する。次いで、溝１１の開口部に出力を取出すため
に、ＣＶＤ法によりポリシリコンを成長させて第３ポリ
シリコン層１５′を形成する。さらに、第３ポリシリコ
ン層１５′をパターニングによりドレイン領域１５を形
成し、これを出力電極としで、第２図（１）に示すイン
バータ回路を形成する。

尚、第２図（ｍ　）に示す部分断面図は、第２図（ｋ）
に示すインバータ回路のソース領域１４と、入力（ゲー
ト）領域１３と、出力（ドレイン）領域１５に対するコ
ンタクト構成の一例を示す。

ゲート領域１３に接続する接続端子２５と、出力（ドレ
イン）領域１５に接続する出力端子２６は、スイッチン
グトランジスタからの引出し線によって基板の表面に設
置てき、ソース領域１４に接続する接地端子（図示せず
）も同様にして基板表面に設置てきる。また、電源端子
２７はインバータから離れた任意の位置の基板表面から
基板下部のｎ″層９とどく孔２８をあけ、この孔の内面
に絶縁膜を形成し、孔の中をポリシリコンて埋めて導電
路とすれば基板表面に電源端子を設置てきる。尚、使用
する半導体基板をｎ型基板としで、基板裏面側から電源
電圧Ｖｃｃを供給しても良い。

〔効果〕

本発明のインバータ回路は、スイッチングトランジスタ
と抵抗領域を半導体基板に設けた溝の中に形成している
ので、インバータ回路の占有面積を従来に比して１／２
以下に縮小することかできる。

また、スイッチングトランジスタのチャネルは環状構造
であるため、従来の平面構造と同じチャネル幅をえる場
合には、より小形にてきる。

また、抵抗領域は抵抗値をドービンクの量と深さ方向の
長さて調整できる利点がある。

また、インバータ回路に電源電圧ｖｃｃを供給するライ
ンか基板に埋め込まれるので、半導体基板表面での配線
レイアウトの自由度か向上する。

さらに、スイッチングトランジスタの実効チャネルの長
さは、負荷抵抗を形成するため、埋込んだポリシリコン
のエッチハックの量で調整できる利点かある。

【図面の簡単な説明】

第１図（ａ）、（ｂ）及び（Ｃ）は本発明の一実施例の
インバータ回路の回路図、平面図及び断面図、 第２図（ａ）〜（ｍ）は本発明の一実施例にょる抵抗領
域とスイッチングトランジスタを組み合わせて構成した
インバータ回路の製造工程を説明するための断面図、 第３図（ａ）及び（ｂ）は従来例によるインバータ回路
の構造図及び回路図である。 図においで、 ■・・・抵抗領域、 ３・・・スイッチングトランジスタ、 ８・・・Ｐ−型の半導体基板。 ９・・・ｎ＋層、 １０・・・Ｐ−層、 １１・・・溝、 １２．１５・・・ドレイン領域、 １３・・・ゲート電極、 １３′・・・第２ポリシリコン層、 １４・・・ソース領域、 １５′・・・第３ポリシリコン層、 １６．１７・・・ＳｉＯ□膜、 ２０・・・第１ポリシリコン層、 ２１・・・ゲート絶縁膜、 ２４・・・拡散層 を示す。 第２図 第３図

Claims (2)

【特許請求の範囲】
1. （１）電源電圧を供給するための一導電型半導体層と、 該一導電型半導体層上に形成された反対導電型半導体層
   と、 該反対導電型半導体層に形成され前記一導電型半導体層
   へ達する溝と、 該溝内壁を絶縁する絶縁膜と、 該溝を所定の深さまで導電材料で埋め込んで形成した負
   荷抵抗領域と、 該負荷抵抗領域よりも上部の前記溝の内壁にソース領域
   、ゲート電極、ドレイン領域を縦方向に配置してなるＭ
   ＯＳトランジスタとで構成されるインバータを具備する
   ことを特徴とする半導体装置。
2. （２）一導電型半導体層上に反対導電型半導体層を形成
   する工程と、 該反対導電型半導体層に該一導電型半導体層に達する溝
   を形成する工程と、 該溝の内壁に絶縁膜を形成する工程と、 該溝内に前記一導電型半導体層を露出した状態で、導電
   材料により前記溝を所定の深さまで埋め込み、負荷抵抗
   領域を形成する工程と、 前記溝の内壁内に前記負荷抵抗領域に電気的に接続した
   第１の一導電型拡散領域を形成する工程と、 前記溝の内壁上にゲート絶縁膜を形成する工程と、 前記溝の開口部近傍の内壁に第２の一導電型拡散領域を
   形成する工程とを含むことを特徴とする半導体装置の製
   造方法。