JPH04233764A - 縦形トランジスタ - Google Patents

縦形トランジスタ

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JPH04233764A JP3214437A JP21443791A JPH04233764A JP H04233764 A JPH04233764 A JP H04233764A JP 3214437 A JP3214437 A JP 3214437A JP 21443791 A JP21443791 A JP 21443791A JP H04233764 A JPH04233764 A JP H04233764A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、総じて集積回路に関
連し、より詳細には新規な縦形トランジスタに関連する
ものである。
【０００２】
【従来の技術】電力用集積回路では、単一チップ上に複
数個の電力用デバイスを製作することが、しばしば要請
される。このような電力用集積回路の用途の１つに、モ
ータ制御用のＨ型ブリッヂ駆動回路がある。複数個の電
力用デバイスを持つ集積回路の製造原価を逓減させ、か
つ生産性を向上させるには、各電力用デバイスの寸法を
極力小さくする必要がある。電力用デバイスの大きさは
、オン抵抗値（Ｒｏｎ　）の要求仕様でほぼ定まる。単
位面積当りの最小オン抵抗値は、一般に、横形ＭＯＳデ
バイスでは、そのようなことはないが、縦形ＭＯＳデバ
イスでは、大いに関心事である。縦形デバイスでは、ゲ
ートが半導体表面上に製作され、ソースがゲート端部直
下に形成された反対導電形のドープ領域内に製作され、
ドレイン接続部がチップの底面に配置されている。従っ
て、基板はドレインとして働く。ゲートに電圧が印加さ
れると、反対導電形のドープ領域を貫いてソース〜ドレ
イン間に電流路が形成され、基板表面のソースから基板
底面のドレインへ向けて電流が通過可能になる。
【０００３】縦形ＭＯＳデバイスは、横形の対抗品に対
して、種々の利点を享有している。第一に、単位面積当
りのチャンネル（電流路）幅、換言するならば、許容電
流能力が大である。第二に、ドレイン接続部が縦形トラ
ンジスタの底部にあるので、大電流を取扱うのに必要な
金属構造が簡単である。残念ながら、１つ以上のかかる
底部ドレイン形デバイスが、バッチ処理工程で、１つの
チップ上に集積されるとなると、すべてのドレインどう
しが一体的に接続されてしまう。このことは、このデバ
イスの回路への複雑な形態での応用にかなりの制約を与
える。従前提案済みのデバイスの１つでは、複数個の縦
形トランジスタが多結晶シリコン内に設けられている。 この構造はドレインどうしの結合を減少させるものの、
所望の程度までには、ドレインどうしを分離していない
。従って、各縦形トランジスタごとに他のデバイスから
完全に分離された構造への要請が喚起されている。
【０００４】図１は、従来技術による２つの縦形トラン
ジスタ１０ａ　、１０ｂ　の断面を側面から見た図であ
る。ここに図示された実施例では、Ｎ形チャンネルのデ
バイスが示されているが、この技術に精通している人々
にとっては、周知のことであるが、Ｐ形チャンネルのデ
バイスもドープ領域の導電形を入れ換えることで、同様
に具現できる。通常の熱酸化により絶縁酸化物１３が製
作された後、ゲート１２が、Ｎ形エピタキシャル層１４
を覆って形成され、そのゲート１２は、ゲート酸化物層
１６によってエピタキシャル層１４から分離される。エ
ピタキシャル層１４は、Ｎ＋半導体層１８（以下、基板
という）を覆って形成される。第１のＰ形ドープ領域２
０は、それの一部分がゲート１２端部の下地層となるよ
うに、エピタキシャル層１４内に画成される。第２のＮ
＋形ドープ領域２２は、対応する第１のドープ領域２０
の領域内に画成される。第２のドープ領域２２は、対応
するトランジスタのソースを構成する。ドレイン接続部
２４は、基板１８の底面下に製作される。動作状態では
、第１のドープ領域２０内に反転層２６を形成すべく、
ゲート１２に対して電圧が印加される。その結果、ソー
ス２２とドレイン２４間に低インピーダンスの電流路が
生成される。
【０００５】図１に示されるかかる縦形トランジスタに
は、ありふれた横形ＭＯＳトランジスタを上回る数々の
利点がある。第一に、電力用ＤＭＯＳの単位面積当りの
電流路の幅が、横形デバイスのそれに比較すると、縦形
デバイスでは、一段と大である。そのことは、基板表面
にドレイン領域を設ける必要がないことに由来している
。そして、これにより、単位面積当りの電流の増大、換
言すると、ここに実現されるべきオン抵抗値（Ｒｏｎ　
）の逓減が可能になる。第二に、ドレイン領域は、基板
底面にのみ存在しているので、横形デバイスにあっては
、ソース、ゲート、ドレインの３端子を１つの表面上で
接続するのに対比して、縦形デバイスにあっては、ゲー
ト、ソースの２端子の相互接続しか必要としない。かか
る簡単な相互接続により、一層簡単な金属相互接続工程
が可能になる。
【０００６】
【発明が解決しようとする課題】その反面、縦形トラン
ジスタに課せられた厳しい制約も、図１から理解されよ
う。２つのトランジスタ１０ａ　、１０ｂのドレイン接
続部２４は、共に共通のドープ層１８に接続されている
。そこで、２つのドレインが電気的に接続されていて、
これにより、回路としての有用性に制約が課せられてい
る。
【０００７】
【課題を解決するための手段】この発明によれば、従来
の縦形トランジスタに付随する不都合を実質的に除去す
る縦形トランジスタが提供される。この発明では、縦形
トランジスタは、第１の導電形の半導体層を備えており
、そこには、第２の導電形の第１のドープ領域が画成さ
れる。第１のドープ領域内には、第１の導電形の第２の
ドープ領域が画成される。ゲートは、第１のドープ領域
の端部を覆って設けられ、そのゲートに電圧が印加され
ると、第１のドープ領域内にチャンネル（電流路）が形
成され、これにより第２のドープ領域と半導体層との間
に低インピーダンスの通路が確保される。かかる縦形ト
ランジスタにあって、この発明によるものでは、絶縁領
域が、半導体層を貫いて形成されていて、トランジスタ
と他のデバイスとが分離されている。
【０００８】この発明の要旨は、上記のような複数個の
デバイスが、単一のチップ上に製作されていても、それ
らの複数個のドレインどうしの本来的な接続を伴わない
ようにすることができるという技術的利点を備えている
ことである。
【０００９】
【実施例】図２から図４までは、本発明による縦形トラ
ンジスタに関し、製造中の３段階の工程における各断面
を側面から見たものである。本発明の好適な実施例では
、ＳＯＩ（絶縁層上シリコン）材が、デバイス間の絶縁
を行いながら、複数個の底面ドレイン接続のデバイスを
単一チップ上に集積するのに用いられている。図２から
図４までには、多結晶シリコン基板を用いたデバイスが
示されている。図５には、シリコン基板を用いた場合の
ボンド後のウエハについての実施例が示されている。 図２〜図４を参照すれば明らかなように、適宜のＳＯＩ
基板が採用されており、そこには、多結晶シリコンベー
ス層２８が、典型的には、酸化物の絶縁層３４によって
、エピタキシャルＮ＋層３０とエピタキシャルＮ−層３
２から各別に分離されている。このように、酸化物層３
４は、多くのＳＯＩ構造の場合とは異なり、基板全面を
一様に覆う層ではない。
【００１０】溝３６が、エピタキシャル層３０、３２を
貫いてエッチング処理される。そして、この溝３６は、
酸化物３８か或いは別の種類の絶縁材で充填される。そ
の後、ゲート酸化物層４０が基板の上面４２を覆って形
成される。簡明を尊んで、基板は、上面４２と下面４４
を持つものとして説明されているが、ここに言う「上」
、「下」は、向きを特定するだけの趣旨のものであって
、処理過程中のある一時点におけるウエハの実際の方向
を意味しているわけではない。実際には、ウエハは、処
理室内では、上面４２を下に向けていることが多い。多
結晶シリコン層４６が、ゲート酸化物層４０を覆って形
成され、更にゲート４６を形成すべく多結晶シリコン層
４６には、ゲート酸化物層４０と一体的にエッチング処
理が施される。典型的には、ゲート４６は、ドープされ
た多結晶シリコンで製作されるので、電導性を持ってい
る。
【００１１】図３を参照すれば明らかなように、第１の
ドープ領域４８と第２のドープ領域５０とが、基板上面
４２に画成される。２つのドープ領域４８、５０の拡散
深さと拡散広がりは、拡散の処理時間と処理温度により
制御される。典型的には、Ｐ形ドープ領域４８を画成す
るには、硼素ドーパントが打込まれ、Ｎ形ドープ領域５
０を画成するには、燐ドーパントが使用される。図示さ
れた実施例では、２個１組のソース（第２ドープ領域５
０）が具備されていて、これにより、ここでのトランジ
スタによって導かれる電流の増大が図られる。次いで、
金属層５２が、基板下面４４上に形成されて、ドレイン
接続部が備えられる。下面４４には、フォトレジストマ
スク５３によって、パターン描画されて、絶縁酸化物領
域３４の下方に窓５４が設けられる。図４では、溝５６
を穿設すべく、エッチング処理が施される。多結晶シリ
コン基材層２８に対しては、ＨＦ−ＨＮＯ３−ＨＡｃ　
（各８％、７．５　％、１７％）のようなプレーナエッ
チング剤が用いられて、基板層２８への等方性のエッチ
ング処理が施される。この処理工程中に、絶縁酸化物領
域３４が、エッチング阻止材として働く。かくして、２
つのエピタキシャル層３０、３２内に画成済みの能動領
域が、背面からのエッチング処理で被るかもしれない損
傷から保護される。エッチング処理の完了後、フォトレ
ジストマスク５３が除去されて、溝５６が絶縁材５８で
充填される。好適な実施例では、絶縁材５８はポリイミ
ドから成る。
【００１２】図３は、本発明による代替的な実施例を示
すものであって、ここでは、ＳＯＩ基板にシリコン基材
層６０が含まれている。この実施例では、異方性のエッ
チング処理を裏面から施すに際して、ＫＯＨ　のような
エッチング剤を、用いるのが普通である。本発明は、Ｓ
ＯＩ基板に関連して記述されているが、他の半導体材料
、例えば、ガリュウム砒素も本発明に関連して採用可能
であることは明白である。更に、図ではＮ形チャンネル
のデバイスが示されているが、Ｐ形チャンネルのデバイ
スも、然るべき層やドープ領域の導電型を反転させるこ
とで製作が可能であり、このようなことは、ここでの技
術に精通している人々にとって周知である。
【００１３】本発明が以上で詳細に記述されたが、多様
な変更、置換、変形が、請求項に明らかなように、本発
明の精神と技術的範囲から逸脱することなく実施可能で
あることが理解されよう。
【００１４】〈その他の開示事項〉 １．第１の導電形の半導体層２８と、半導体層２８内に
画成された第２の導電形の第１のドープ領域４８と、第
１のドープ領域４８内に画成された第１の導電形の第２
のドープ領域５０と、電圧が印加されると、第２のドー
プ領域５０と半導体層２８間に低インピーダンス電路を
提供するチャンネルが第１のドープ領域４８内に形成さ
れるように、第１のドープ領域４８を覆って設けられた
ゲートと、トランジスタを他のデバイスから分離すべく
、半導体層２８を貫いて製作された絶縁領域５８とから
成る縦形トランジスタ。 ２．第１項に述べたトランジスタにおいて、該半導体層
は半導体基板に隣接して作成された半導体材料で作られ
たエピタキシャル層から構成される。 ３．第２項のトランジスタにおいて、該半導体基板がシ
リコンで構成される。 ４．第２項のトランジスタにおいて、該半導体基板が多
結晶シリコンで構成される。 ５．第２項のトランジスタにおいて、該絶縁領域が該基
板を貫いて作成された絶縁領域で構成される。 ６．第５項のトランジスタにおいて、該絶縁領域が、該
エピタキシャル層と該基板間に作成された第２の絶縁領
域を含む。 ７．第６項のトランジスタにおいて、該絶縁領域は更に
、該第１絶縁領域に隣接し、また該エピタキシャル層を
貫いて作成された、第３絶縁層で構成される。 ８．第１項のトランジスタにおいて、該トランジスタが
ＤＭＯＳトランジスタで構成される。 ９．半導体基板と、該半導体基板に隣接して作成された
半導体材料で作られたエピタキシャル層と、該基板の複
数部分と該エピタキシャル層間に作成された第１絶縁領
域と、該第１絶縁領域に隣接し、該エピタキシャル層を
貫いて作成された第２絶縁領域と、該基板を貫通し、該
第１絶縁領域に隣接して作成された第３絶縁領域と、該
エピタキシャル層内に作成された第２導電形の第１ドー
プ領域と、該第１ドープ領域内に作成された該第１導電
形の第２ドープと、そして、電圧を加えると、該第２ド
ープ領域と該半導体層間の低インピーダンス通路を具備
する電流路が創成されるように、該第１ドープ領域を覆
って設けられたゲートとからなる縦形トランジスタ。 １０．第９項のトランジスタにおいて、該基板がシリコ
ンで構成される。 １１．第９項のトランジスタにおいて、該基板が多結晶
シリコンで構成される。 １２．上面と下面を持つ、第１導電形の半導体層を形成
し、該半導体層の上面内に第２導電形の第１ドープ領域
を作成し、該第１ドープ領域内に該第１導電形の第２ド
ープ領域を作成し、トランジスタを隣接デバイスから分
離するのに、該半導体領域内に絶縁領域を作成する、各
段階から構成されるトランジスタ作成方法。 １３．第１２項とそれ以降の項目の方法において、該基
板の複数部分と該エピタキシャル層間に第１絶縁領域を
作成する段階から構成される。 １４．第１３項の方法において、絶縁領域の作成が、該
半導体層の下面を貫いて溝をエッチングし、絶縁材料で
該溝を充填する段階から構成される。 １５．第１２項の方法において、半導体層の作成が、半
導体基板を覆って設けられる絶縁層を作成し、半導体基
板と絶縁領域を覆って設けられる半導体エピタキシャル
層を作成する段階から構成される。 １６．第１５項の方法において、絶縁領域を作成する該
段階が、エッチング阻止に該絶縁領域を用いて該基板を
貫通した溝をエッチングする段階から構成される。 １７．第１６項及びそれ以降の方法において、該溝を絶
縁材料によって充填する段階から構成される。 １８．第１７項及びそれ以降の方法において、エッチン
グ阻止として該絶縁領域を用いて該エピタキシャル層を
貫いた溝をエッチングし、該溝を絶縁材料で充填する、
段階から構成される。
【図面の簡単な説明】
【図１】従来技術による縦形トランジスタを示す。
【図２】本発明による縦形トランジスタの各処理工程に
おける断面を図示する。
【図３】本発明による縦形トランジスタの各処理工程に
おける断面を図示する。
【図４】本発明による縦形トランジスタの各処理工程に
おける断面を図示する。
【図５】本発明による縦形トランジスタの他の実施例を
図示する。
【符号の説明】
１２　　ゲート １３　　絶縁酸化物 １４　　Ｎ形エピタキシャル層 １６　　ゲート酸化物層 １８　　Ｎ＋半導体層（基板） ２０　　第１のＰ形ドープ領域 ２２　　第２のＮ＋形ドープ領域 ２４　　ドレイン接続部 ２６　　反転層 ２８　　ポリ基材層 ３０、３２　　エピタキシャル層 ３４　　絶縁酸化物領域 ３６　　溝 ４０　　ゲート酸化物層 ４２　　上面 ４４　　下面 ４６　　ゲート ４８　　第１のドープ領域 ５０　　第２のドープ領域 ５２　　金属層 ５３　　フォトレジストマスク ５８　　絶縁材 ６０　　シリコン基材層

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】　　第１の導電形の半導体層２８と、半導
    体層２８内に画成された第２の導電形の第１のドープ領
    域４８と、第１のドープ領域４８内に画成された第１の
    導電形の第２のドープ領域５０と、電圧が印加されると
    、第２のドープ領域５０と半導体層２８間に低インピー
    ダンス電路を提供するチャンネルが第１のドープ領域４
    ８内に形成されるように、第１のドープ領域４８を覆っ
    て設けられたゲートと、トランジスタを他のデバイスか
    ら分離すべく、半導体層２８を貫いて製作された絶縁領
    域５８とから成る縦形トランジスタ。
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