JPH04233764A - 縦形トランジスタ - Google Patents
縦形トランジスタInfo
- Publication number
- JPH04233764A JPH04233764A JP3214437A JP21443791A JPH04233764A JP H04233764 A JPH04233764 A JP H04233764A JP 3214437 A JP3214437 A JP 3214437A JP 21443791 A JP21443791 A JP 21443791A JP H04233764 A JPH04233764 A JP H04233764A
- Authority
- JP
- Japan
- Prior art keywords
- doped region
- layer
- insulating
- gate
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 claims abstract description 35
- 239000011810 insulating material Substances 0.000 abstract description 9
- 239000000463 material Substances 0.000 abstract description 7
- 229910052751 metal Inorganic materials 0.000 abstract description 5
- 239000002184 metal Substances 0.000 abstract description 5
- 239000000758 substrate Substances 0.000 description 35
- 238000000034 method Methods 0.000 description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 238000005530 etching Methods 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 4
- 108091006146 Channels Proteins 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 2
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 2
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76297—Dielectric isolation using EPIC techniques, i.e. epitaxial passivated integrated circuit
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/764—Air gaps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76275—Vertical isolation by bonding techniques
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76283—Lateral isolation by refilling of trenches with dielectric material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76289—Lateral isolation by air gap
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/085—Isolated-integrated
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/135—Removal of substrate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】この発明は、総じて集積回路に関
連し、より詳細には新規な縦形トランジスタに関連する
ものである。
連し、より詳細には新規な縦形トランジスタに関連する
ものである。
【0002】
【従来の技術】電力用集積回路では、単一チップ上に複
数個の電力用デバイスを製作することが、しばしば要請
される。このような電力用集積回路の用途の1つに、モ
ータ制御用のH型ブリッヂ駆動回路がある。複数個の電
力用デバイスを持つ集積回路の製造原価を逓減させ、か
つ生産性を向上させるには、各電力用デバイスの寸法を
極力小さくする必要がある。電力用デバイスの大きさは
、オン抵抗値(Ron )の要求仕様でほぼ定まる。単
位面積当りの最小オン抵抗値は、一般に、横形MOSデ
バイスでは、そのようなことはないが、縦形MOSデバ
イスでは、大いに関心事である。縦形デバイスでは、ゲ
ートが半導体表面上に製作され、ソースがゲート端部直
下に形成された反対導電形のドープ領域内に製作され、
ドレイン接続部がチップの底面に配置されている。従っ
て、基板はドレインとして働く。ゲートに電圧が印加さ
れると、反対導電形のドープ領域を貫いてソース〜ドレ
イン間に電流路が形成され、基板表面のソースから基板
底面のドレインへ向けて電流が通過可能になる。
数個の電力用デバイスを製作することが、しばしば要請
される。このような電力用集積回路の用途の1つに、モ
ータ制御用のH型ブリッヂ駆動回路がある。複数個の電
力用デバイスを持つ集積回路の製造原価を逓減させ、か
つ生産性を向上させるには、各電力用デバイスの寸法を
極力小さくする必要がある。電力用デバイスの大きさは
、オン抵抗値(Ron )の要求仕様でほぼ定まる。単
位面積当りの最小オン抵抗値は、一般に、横形MOSデ
バイスでは、そのようなことはないが、縦形MOSデバ
イスでは、大いに関心事である。縦形デバイスでは、ゲ
ートが半導体表面上に製作され、ソースがゲート端部直
下に形成された反対導電形のドープ領域内に製作され、
ドレイン接続部がチップの底面に配置されている。従っ
て、基板はドレインとして働く。ゲートに電圧が印加さ
れると、反対導電形のドープ領域を貫いてソース〜ドレ
イン間に電流路が形成され、基板表面のソースから基板
底面のドレインへ向けて電流が通過可能になる。
【0003】縦形MOSデバイスは、横形の対抗品に対
して、種々の利点を享有している。第一に、単位面積当
りのチャンネル(電流路)幅、換言するならば、許容電
流能力が大である。第二に、ドレイン接続部が縦形トラ
ンジスタの底部にあるので、大電流を取扱うのに必要な
金属構造が簡単である。残念ながら、1つ以上のかかる
底部ドレイン形デバイスが、バッチ処理工程で、1つの
チップ上に集積されるとなると、すべてのドレインどう
しが一体的に接続されてしまう。このことは、このデバ
イスの回路への複雑な形態での応用にかなりの制約を与
える。従前提案済みのデバイスの1つでは、複数個の縦
形トランジスタが多結晶シリコン内に設けられている。 この構造はドレインどうしの結合を減少させるものの、
所望の程度までには、ドレインどうしを分離していない
。従って、各縦形トランジスタごとに他のデバイスから
完全に分離された構造への要請が喚起されている。
して、種々の利点を享有している。第一に、単位面積当
りのチャンネル(電流路)幅、換言するならば、許容電
流能力が大である。第二に、ドレイン接続部が縦形トラ
ンジスタの底部にあるので、大電流を取扱うのに必要な
金属構造が簡単である。残念ながら、1つ以上のかかる
底部ドレイン形デバイスが、バッチ処理工程で、1つの
チップ上に集積されるとなると、すべてのドレインどう
しが一体的に接続されてしまう。このことは、このデバ
イスの回路への複雑な形態での応用にかなりの制約を与
える。従前提案済みのデバイスの1つでは、複数個の縦
形トランジスタが多結晶シリコン内に設けられている。 この構造はドレインどうしの結合を減少させるものの、
所望の程度までには、ドレインどうしを分離していない
。従って、各縦形トランジスタごとに他のデバイスから
完全に分離された構造への要請が喚起されている。
【0004】図1は、従来技術による2つの縦形トラン
ジスタ10a 、10b の断面を側面から見た図であ
る。ここに図示された実施例では、N形チャンネルのデ
バイスが示されているが、この技術に精通している人々
にとっては、周知のことであるが、P形チャンネルのデ
バイスもドープ領域の導電形を入れ換えることで、同様
に具現できる。通常の熱酸化により絶縁酸化物13が製
作された後、ゲート12が、N形エピタキシャル層14
を覆って形成され、そのゲート12は、ゲート酸化物層
16によってエピタキシャル層14から分離される。エ
ピタキシャル層14は、N+半導体層18(以下、基板
という)を覆って形成される。第1のP形ドープ領域2
0は、それの一部分がゲート12端部の下地層となるよ
うに、エピタキシャル層14内に画成される。第2のN
+形ドープ領域22は、対応する第1のドープ領域20
の領域内に画成される。第2のドープ領域22は、対応
するトランジスタのソースを構成する。ドレイン接続部
24は、基板18の底面下に製作される。動作状態では
、第1のドープ領域20内に反転層26を形成すべく、
ゲート12に対して電圧が印加される。その結果、ソー
ス22とドレイン24間に低インピーダンスの電流路が
生成される。
ジスタ10a 、10b の断面を側面から見た図であ
る。ここに図示された実施例では、N形チャンネルのデ
バイスが示されているが、この技術に精通している人々
にとっては、周知のことであるが、P形チャンネルのデ
バイスもドープ領域の導電形を入れ換えることで、同様
に具現できる。通常の熱酸化により絶縁酸化物13が製
作された後、ゲート12が、N形エピタキシャル層14
を覆って形成され、そのゲート12は、ゲート酸化物層
16によってエピタキシャル層14から分離される。エ
ピタキシャル層14は、N+半導体層18(以下、基板
という)を覆って形成される。第1のP形ドープ領域2
0は、それの一部分がゲート12端部の下地層となるよ
うに、エピタキシャル層14内に画成される。第2のN
+形ドープ領域22は、対応する第1のドープ領域20
の領域内に画成される。第2のドープ領域22は、対応
するトランジスタのソースを構成する。ドレイン接続部
24は、基板18の底面下に製作される。動作状態では
、第1のドープ領域20内に反転層26を形成すべく、
ゲート12に対して電圧が印加される。その結果、ソー
ス22とドレイン24間に低インピーダンスの電流路が
生成される。
【0005】図1に示されるかかる縦形トランジスタに
は、ありふれた横形MOSトランジスタを上回る数々の
利点がある。第一に、電力用DMOSの単位面積当りの
電流路の幅が、横形デバイスのそれに比較すると、縦形
デバイスでは、一段と大である。そのことは、基板表面
にドレイン領域を設ける必要がないことに由来している
。そして、これにより、単位面積当りの電流の増大、換
言すると、ここに実現されるべきオン抵抗値(Ron
)の逓減が可能になる。第二に、ドレイン領域は、基板
底面にのみ存在しているので、横形デバイスにあっては
、ソース、ゲート、ドレインの3端子を1つの表面上で
接続するのに対比して、縦形デバイスにあっては、ゲー
ト、ソースの2端子の相互接続しか必要としない。かか
る簡単な相互接続により、一層簡単な金属相互接続工程
が可能になる。
は、ありふれた横形MOSトランジスタを上回る数々の
利点がある。第一に、電力用DMOSの単位面積当りの
電流路の幅が、横形デバイスのそれに比較すると、縦形
デバイスでは、一段と大である。そのことは、基板表面
にドレイン領域を設ける必要がないことに由来している
。そして、これにより、単位面積当りの電流の増大、換
言すると、ここに実現されるべきオン抵抗値(Ron
)の逓減が可能になる。第二に、ドレイン領域は、基板
底面にのみ存在しているので、横形デバイスにあっては
、ソース、ゲート、ドレインの3端子を1つの表面上で
接続するのに対比して、縦形デバイスにあっては、ゲー
ト、ソースの2端子の相互接続しか必要としない。かか
る簡単な相互接続により、一層簡単な金属相互接続工程
が可能になる。
【0006】
【発明が解決しようとする課題】その反面、縦形トラン
ジスタに課せられた厳しい制約も、図1から理解されよ
う。2つのトランジスタ10a 、10bのドレイン接
続部24は、共に共通のドープ層18に接続されている
。そこで、2つのドレインが電気的に接続されていて、
これにより、回路としての有用性に制約が課せられてい
る。
ジスタに課せられた厳しい制約も、図1から理解されよ
う。2つのトランジスタ10a 、10bのドレイン接
続部24は、共に共通のドープ層18に接続されている
。そこで、2つのドレインが電気的に接続されていて、
これにより、回路としての有用性に制約が課せられてい
る。
【0007】
【課題を解決するための手段】この発明によれば、従来
の縦形トランジスタに付随する不都合を実質的に除去す
る縦形トランジスタが提供される。この発明では、縦形
トランジスタは、第1の導電形の半導体層を備えており
、そこには、第2の導電形の第1のドープ領域が画成さ
れる。第1のドープ領域内には、第1の導電形の第2の
ドープ領域が画成される。ゲートは、第1のドープ領域
の端部を覆って設けられ、そのゲートに電圧が印加され
ると、第1のドープ領域内にチャンネル(電流路)が形
成され、これにより第2のドープ領域と半導体層との間
に低インピーダンスの通路が確保される。かかる縦形ト
ランジスタにあって、この発明によるものでは、絶縁領
域が、半導体層を貫いて形成されていて、トランジスタ
と他のデバイスとが分離されている。
の縦形トランジスタに付随する不都合を実質的に除去す
る縦形トランジスタが提供される。この発明では、縦形
トランジスタは、第1の導電形の半導体層を備えており
、そこには、第2の導電形の第1のドープ領域が画成さ
れる。第1のドープ領域内には、第1の導電形の第2の
ドープ領域が画成される。ゲートは、第1のドープ領域
の端部を覆って設けられ、そのゲートに電圧が印加され
ると、第1のドープ領域内にチャンネル(電流路)が形
成され、これにより第2のドープ領域と半導体層との間
に低インピーダンスの通路が確保される。かかる縦形ト
ランジスタにあって、この発明によるものでは、絶縁領
域が、半導体層を貫いて形成されていて、トランジスタ
と他のデバイスとが分離されている。
【0008】この発明の要旨は、上記のような複数個の
デバイスが、単一のチップ上に製作されていても、それ
らの複数個のドレインどうしの本来的な接続を伴わない
ようにすることができるという技術的利点を備えている
ことである。
デバイスが、単一のチップ上に製作されていても、それ
らの複数個のドレインどうしの本来的な接続を伴わない
ようにすることができるという技術的利点を備えている
ことである。
【0009】
【実施例】図2から図4までは、本発明による縦形トラ
ンジスタに関し、製造中の3段階の工程における各断面
を側面から見たものである。本発明の好適な実施例では
、SOI(絶縁層上シリコン)材が、デバイス間の絶縁
を行いながら、複数個の底面ドレイン接続のデバイスを
単一チップ上に集積するのに用いられている。図2から
図4までには、多結晶シリコン基板を用いたデバイスが
示されている。図5には、シリコン基板を用いた場合の
ボンド後のウエハについての実施例が示されている。 図2〜図4を参照すれば明らかなように、適宜のSOI
基板が採用されており、そこには、多結晶シリコンベー
ス層28が、典型的には、酸化物の絶縁層34によって
、エピタキシャルN+層30とエピタキシャルN−層3
2から各別に分離されている。このように、酸化物層3
4は、多くのSOI構造の場合とは異なり、基板全面を
一様に覆う層ではない。
ンジスタに関し、製造中の3段階の工程における各断面
を側面から見たものである。本発明の好適な実施例では
、SOI(絶縁層上シリコン)材が、デバイス間の絶縁
を行いながら、複数個の底面ドレイン接続のデバイスを
単一チップ上に集積するのに用いられている。図2から
図4までには、多結晶シリコン基板を用いたデバイスが
示されている。図5には、シリコン基板を用いた場合の
ボンド後のウエハについての実施例が示されている。 図2〜図4を参照すれば明らかなように、適宜のSOI
基板が採用されており、そこには、多結晶シリコンベー
ス層28が、典型的には、酸化物の絶縁層34によって
、エピタキシャルN+層30とエピタキシャルN−層3
2から各別に分離されている。このように、酸化物層3
4は、多くのSOI構造の場合とは異なり、基板全面を
一様に覆う層ではない。
【0010】溝36が、エピタキシャル層30、32を
貫いてエッチング処理される。そして、この溝36は、
酸化物38か或いは別の種類の絶縁材で充填される。そ
の後、ゲート酸化物層40が基板の上面42を覆って形
成される。簡明を尊んで、基板は、上面42と下面44
を持つものとして説明されているが、ここに言う「上」
、「下」は、向きを特定するだけの趣旨のものであって
、処理過程中のある一時点におけるウエハの実際の方向
を意味しているわけではない。実際には、ウエハは、処
理室内では、上面42を下に向けていることが多い。多
結晶シリコン層46が、ゲート酸化物層40を覆って形
成され、更にゲート46を形成すべく多結晶シリコン層
46には、ゲート酸化物層40と一体的にエッチング処
理が施される。典型的には、ゲート46は、ドープされ
た多結晶シリコンで製作されるので、電導性を持ってい
る。
貫いてエッチング処理される。そして、この溝36は、
酸化物38か或いは別の種類の絶縁材で充填される。そ
の後、ゲート酸化物層40が基板の上面42を覆って形
成される。簡明を尊んで、基板は、上面42と下面44
を持つものとして説明されているが、ここに言う「上」
、「下」は、向きを特定するだけの趣旨のものであって
、処理過程中のある一時点におけるウエハの実際の方向
を意味しているわけではない。実際には、ウエハは、処
理室内では、上面42を下に向けていることが多い。多
結晶シリコン層46が、ゲート酸化物層40を覆って形
成され、更にゲート46を形成すべく多結晶シリコン層
46には、ゲート酸化物層40と一体的にエッチング処
理が施される。典型的には、ゲート46は、ドープされ
た多結晶シリコンで製作されるので、電導性を持ってい
る。
【0011】図3を参照すれば明らかなように、第1の
ドープ領域48と第2のドープ領域50とが、基板上面
42に画成される。2つのドープ領域48、50の拡散
深さと拡散広がりは、拡散の処理時間と処理温度により
制御される。典型的には、P形ドープ領域48を画成す
るには、硼素ドーパントが打込まれ、N形ドープ領域5
0を画成するには、燐ドーパントが使用される。図示さ
れた実施例では、2個1組のソース(第2ドープ領域5
0)が具備されていて、これにより、ここでのトランジ
スタによって導かれる電流の増大が図られる。次いで、
金属層52が、基板下面44上に形成されて、ドレイン
接続部が備えられる。下面44には、フォトレジストマ
スク53によって、パターン描画されて、絶縁酸化物領
域34の下方に窓54が設けられる。図4では、溝56
を穿設すべく、エッチング処理が施される。多結晶シリ
コン基材層28に対しては、HF−HNO3−HAc
(各8%、7.5 %、17%)のようなプレーナエッ
チング剤が用いられて、基板層28への等方性のエッチ
ング処理が施される。この処理工程中に、絶縁酸化物領
域34が、エッチング阻止材として働く。かくして、2
つのエピタキシャル層30、32内に画成済みの能動領
域が、背面からのエッチング処理で被るかもしれない損
傷から保護される。エッチング処理の完了後、フォトレ
ジストマスク53が除去されて、溝56が絶縁材58で
充填される。好適な実施例では、絶縁材58はポリイミ
ドから成る。
ドープ領域48と第2のドープ領域50とが、基板上面
42に画成される。2つのドープ領域48、50の拡散
深さと拡散広がりは、拡散の処理時間と処理温度により
制御される。典型的には、P形ドープ領域48を画成す
るには、硼素ドーパントが打込まれ、N形ドープ領域5
0を画成するには、燐ドーパントが使用される。図示さ
れた実施例では、2個1組のソース(第2ドープ領域5
0)が具備されていて、これにより、ここでのトランジ
スタによって導かれる電流の増大が図られる。次いで、
金属層52が、基板下面44上に形成されて、ドレイン
接続部が備えられる。下面44には、フォトレジストマ
スク53によって、パターン描画されて、絶縁酸化物領
域34の下方に窓54が設けられる。図4では、溝56
を穿設すべく、エッチング処理が施される。多結晶シリ
コン基材層28に対しては、HF−HNO3−HAc
(各8%、7.5 %、17%)のようなプレーナエッ
チング剤が用いられて、基板層28への等方性のエッチ
ング処理が施される。この処理工程中に、絶縁酸化物領
域34が、エッチング阻止材として働く。かくして、2
つのエピタキシャル層30、32内に画成済みの能動領
域が、背面からのエッチング処理で被るかもしれない損
傷から保護される。エッチング処理の完了後、フォトレ
ジストマスク53が除去されて、溝56が絶縁材58で
充填される。好適な実施例では、絶縁材58はポリイミ
ドから成る。
【0012】図3は、本発明による代替的な実施例を示
すものであって、ここでは、SOI基板にシリコン基材
層60が含まれている。この実施例では、異方性のエッ
チング処理を裏面から施すに際して、KOH のような
エッチング剤を、用いるのが普通である。本発明は、S
OI基板に関連して記述されているが、他の半導体材料
、例えば、ガリュウム砒素も本発明に関連して採用可能
であることは明白である。更に、図ではN形チャンネル
のデバイスが示されているが、P形チャンネルのデバイ
スも、然るべき層やドープ領域の導電型を反転させるこ
とで製作が可能であり、このようなことは、ここでの技
術に精通している人々にとって周知である。
すものであって、ここでは、SOI基板にシリコン基材
層60が含まれている。この実施例では、異方性のエッ
チング処理を裏面から施すに際して、KOH のような
エッチング剤を、用いるのが普通である。本発明は、S
OI基板に関連して記述されているが、他の半導体材料
、例えば、ガリュウム砒素も本発明に関連して採用可能
であることは明白である。更に、図ではN形チャンネル
のデバイスが示されているが、P形チャンネルのデバイ
スも、然るべき層やドープ領域の導電型を反転させるこ
とで製作が可能であり、このようなことは、ここでの技
術に精通している人々にとって周知である。
【0013】本発明が以上で詳細に記述されたが、多様
な変更、置換、変形が、請求項に明らかなように、本発
明の精神と技術的範囲から逸脱することなく実施可能で
あることが理解されよう。
な変更、置換、変形が、請求項に明らかなように、本発
明の精神と技術的範囲から逸脱することなく実施可能で
あることが理解されよう。
【0014】〈その他の開示事項〉
1.第1の導電形の半導体層28と、半導体層28内に
画成された第2の導電形の第1のドープ領域48と、第
1のドープ領域48内に画成された第1の導電形の第2
のドープ領域50と、電圧が印加されると、第2のドー
プ領域50と半導体層28間に低インピーダンス電路を
提供するチャンネルが第1のドープ領域48内に形成さ
れるように、第1のドープ領域48を覆って設けられた
ゲートと、トランジスタを他のデバイスから分離すべく
、半導体層28を貫いて製作された絶縁領域58とから
成る縦形トランジスタ。 2.第1項に述べたトランジスタにおいて、該半導体層
は半導体基板に隣接して作成された半導体材料で作られ
たエピタキシャル層から構成される。 3.第2項のトランジスタにおいて、該半導体基板がシ
リコンで構成される。 4.第2項のトランジスタにおいて、該半導体基板が多
結晶シリコンで構成される。 5.第2項のトランジスタにおいて、該絶縁領域が該基
板を貫いて作成された絶縁領域で構成される。 6.第5項のトランジスタにおいて、該絶縁領域が、該
エピタキシャル層と該基板間に作成された第2の絶縁領
域を含む。 7.第6項のトランジスタにおいて、該絶縁領域は更に
、該第1絶縁領域に隣接し、また該エピタキシャル層を
貫いて作成された、第3絶縁層で構成される。 8.第1項のトランジスタにおいて、該トランジスタが
DMOSトランジスタで構成される。 9.半導体基板と、該半導体基板に隣接して作成された
半導体材料で作られたエピタキシャル層と、該基板の複
数部分と該エピタキシャル層間に作成された第1絶縁領
域と、該第1絶縁領域に隣接し、該エピタキシャル層を
貫いて作成された第2絶縁領域と、該基板を貫通し、該
第1絶縁領域に隣接して作成された第3絶縁領域と、該
エピタキシャル層内に作成された第2導電形の第1ドー
プ領域と、該第1ドープ領域内に作成された該第1導電
形の第2ドープと、そして、電圧を加えると、該第2ド
ープ領域と該半導体層間の低インピーダンス通路を具備
する電流路が創成されるように、該第1ドープ領域を覆
って設けられたゲートとからなる縦形トランジスタ。 10.第9項のトランジスタにおいて、該基板がシリコ
ンで構成される。 11.第9項のトランジスタにおいて、該基板が多結晶
シリコンで構成される。 12.上面と下面を持つ、第1導電形の半導体層を形成
し、該半導体層の上面内に第2導電形の第1ドープ領域
を作成し、該第1ドープ領域内に該第1導電形の第2ド
ープ領域を作成し、トランジスタを隣接デバイスから分
離するのに、該半導体領域内に絶縁領域を作成する、各
段階から構成されるトランジスタ作成方法。 13.第12項とそれ以降の項目の方法において、該基
板の複数部分と該エピタキシャル層間に第1絶縁領域を
作成する段階から構成される。 14.第13項の方法において、絶縁領域の作成が、該
半導体層の下面を貫いて溝をエッチングし、絶縁材料で
該溝を充填する段階から構成される。 15.第12項の方法において、半導体層の作成が、半
導体基板を覆って設けられる絶縁層を作成し、半導体基
板と絶縁領域を覆って設けられる半導体エピタキシャル
層を作成する段階から構成される。 16.第15項の方法において、絶縁領域を作成する該
段階が、エッチング阻止に該絶縁領域を用いて該基板を
貫通した溝をエッチングする段階から構成される。 17.第16項及びそれ以降の方法において、該溝を絶
縁材料によって充填する段階から構成される。 18.第17項及びそれ以降の方法において、エッチン
グ阻止として該絶縁領域を用いて該エピタキシャル層を
貫いた溝をエッチングし、該溝を絶縁材料で充填する、
段階から構成される。
画成された第2の導電形の第1のドープ領域48と、第
1のドープ領域48内に画成された第1の導電形の第2
のドープ領域50と、電圧が印加されると、第2のドー
プ領域50と半導体層28間に低インピーダンス電路を
提供するチャンネルが第1のドープ領域48内に形成さ
れるように、第1のドープ領域48を覆って設けられた
ゲートと、トランジスタを他のデバイスから分離すべく
、半導体層28を貫いて製作された絶縁領域58とから
成る縦形トランジスタ。 2.第1項に述べたトランジスタにおいて、該半導体層
は半導体基板に隣接して作成された半導体材料で作られ
たエピタキシャル層から構成される。 3.第2項のトランジスタにおいて、該半導体基板がシ
リコンで構成される。 4.第2項のトランジスタにおいて、該半導体基板が多
結晶シリコンで構成される。 5.第2項のトランジスタにおいて、該絶縁領域が該基
板を貫いて作成された絶縁領域で構成される。 6.第5項のトランジスタにおいて、該絶縁領域が、該
エピタキシャル層と該基板間に作成された第2の絶縁領
域を含む。 7.第6項のトランジスタにおいて、該絶縁領域は更に
、該第1絶縁領域に隣接し、また該エピタキシャル層を
貫いて作成された、第3絶縁層で構成される。 8.第1項のトランジスタにおいて、該トランジスタが
DMOSトランジスタで構成される。 9.半導体基板と、該半導体基板に隣接して作成された
半導体材料で作られたエピタキシャル層と、該基板の複
数部分と該エピタキシャル層間に作成された第1絶縁領
域と、該第1絶縁領域に隣接し、該エピタキシャル層を
貫いて作成された第2絶縁領域と、該基板を貫通し、該
第1絶縁領域に隣接して作成された第3絶縁領域と、該
エピタキシャル層内に作成された第2導電形の第1ドー
プ領域と、該第1ドープ領域内に作成された該第1導電
形の第2ドープと、そして、電圧を加えると、該第2ド
ープ領域と該半導体層間の低インピーダンス通路を具備
する電流路が創成されるように、該第1ドープ領域を覆
って設けられたゲートとからなる縦形トランジスタ。 10.第9項のトランジスタにおいて、該基板がシリコ
ンで構成される。 11.第9項のトランジスタにおいて、該基板が多結晶
シリコンで構成される。 12.上面と下面を持つ、第1導電形の半導体層を形成
し、該半導体層の上面内に第2導電形の第1ドープ領域
を作成し、該第1ドープ領域内に該第1導電形の第2ド
ープ領域を作成し、トランジスタを隣接デバイスから分
離するのに、該半導体領域内に絶縁領域を作成する、各
段階から構成されるトランジスタ作成方法。 13.第12項とそれ以降の項目の方法において、該基
板の複数部分と該エピタキシャル層間に第1絶縁領域を
作成する段階から構成される。 14.第13項の方法において、絶縁領域の作成が、該
半導体層の下面を貫いて溝をエッチングし、絶縁材料で
該溝を充填する段階から構成される。 15.第12項の方法において、半導体層の作成が、半
導体基板を覆って設けられる絶縁層を作成し、半導体基
板と絶縁領域を覆って設けられる半導体エピタキシャル
層を作成する段階から構成される。 16.第15項の方法において、絶縁領域を作成する該
段階が、エッチング阻止に該絶縁領域を用いて該基板を
貫通した溝をエッチングする段階から構成される。 17.第16項及びそれ以降の方法において、該溝を絶
縁材料によって充填する段階から構成される。 18.第17項及びそれ以降の方法において、エッチン
グ阻止として該絶縁領域を用いて該エピタキシャル層を
貫いた溝をエッチングし、該溝を絶縁材料で充填する、
段階から構成される。
【図1】従来技術による縦形トランジスタを示す。
【図2】本発明による縦形トランジスタの各処理工程に
おける断面を図示する。
おける断面を図示する。
【図3】本発明による縦形トランジスタの各処理工程に
おける断面を図示する。
おける断面を図示する。
【図4】本発明による縦形トランジスタの各処理工程に
おける断面を図示する。
おける断面を図示する。
【図5】本発明による縦形トランジスタの他の実施例を
図示する。
図示する。
12 ゲート
13 絶縁酸化物
14 N形エピタキシャル層
16 ゲート酸化物層
18 N+半導体層(基板)
20 第1のP形ドープ領域
22 第2のN+形ドープ領域
24 ドレイン接続部
26 反転層
28 ポリ基材層
30、32 エピタキシャル層
34 絶縁酸化物領域
36 溝
40 ゲート酸化物層
42 上面
44 下面
46 ゲート
48 第1のドープ領域
50 第2のドープ領域
52 金属層
53 フォトレジストマスク
58 絶縁材
60 シリコン基材層
Claims (1)
- 【請求項1】 第1の導電形の半導体層28と、半導
体層28内に画成された第2の導電形の第1のドープ領
域48と、第1のドープ領域48内に画成された第1の
導電形の第2のドープ領域50と、電圧が印加されると
、第2のドープ領域50と半導体層28間に低インピー
ダンス電路を提供するチャンネルが第1のドープ領域4
8内に形成されるように、第1のドープ領域48を覆っ
て設けられたゲートと、トランジスタを他のデバイスか
ら分離すべく、半導体層28を貫いて製作された絶縁領
域58とから成る縦形トランジスタ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US559,756 | 1990-07-30 | ||
US07/559,756 US5294559A (en) | 1990-07-30 | 1990-07-30 | Method of forming a vertical transistor |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04233764A true JPH04233764A (ja) | 1992-08-21 |
JP3246753B2 JP3246753B2 (ja) | 2002-01-15 |
Family
ID=24234897
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21443791A Expired - Fee Related JP3246753B2 (ja) | 1990-07-30 | 1991-07-30 | 縦形トランジスタ |
Country Status (2)
Country | Link |
---|---|
US (2) | US5294559A (ja) |
JP (1) | JP3246753B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2006093174A1 (ja) * | 2005-03-04 | 2006-09-08 | Sumitomo Electric Industries, Ltd. | 縦型窒化ガリウム半導体装置およびエピタキシャル基板 |
WO2012060014A1 (ja) * | 2010-11-05 | 2012-05-10 | 富士通株式会社 | 半導体装置及び半導体装置の製造方法 |
Families Citing this family (35)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06112451A (ja) * | 1992-09-29 | 1994-04-22 | Nagano Denshi Kogyo Kk | Soi基板の製造方法 |
US5604144A (en) * | 1995-05-19 | 1997-02-18 | Kulite Semiconductor Products, Inc. | Method for fabricating active devices on a thin membrane structure using porous silicon or porous silicon carbide |
US6075418A (en) * | 1996-09-17 | 2000-06-13 | Xilinx, Inc. | System with downstream set or clear for measuring signal propagation delays on integrated circuits |
US6069849A (en) * | 1996-09-17 | 2000-05-30 | Xilinx, Inc. | Method and system for measuring signal propagation delays using the duty cycle of a ring oscillator |
US6144262A (en) * | 1996-09-17 | 2000-11-07 | Xilinx, Inc. | Circuit for measuring signal delays of asynchronous register inputs |
US6219305B1 (en) | 1996-09-17 | 2001-04-17 | Xilinx, Inc. | Method and system for measuring signal propagation delays using ring oscillators |
US6466520B1 (en) | 1996-09-17 | 2002-10-15 | Xilinx, Inc. | Built-in AC self test using pulse generators |
US6232845B1 (en) | 1996-09-17 | 2001-05-15 | Xilinx, Inc. | Circuit for measuring signal delays in synchronous memory elements |
US6233205B1 (en) | 1996-09-17 | 2001-05-15 | Xilinx, Inc. | Built-in self test method for measuring clock to out delays |
US5790479A (en) * | 1996-09-17 | 1998-08-04 | Xilinx, Inc. | Method for characterizing interconnect timing characteristics using reference ring oscillator circuit |
WO1999059203A1 (en) * | 1998-05-08 | 1999-11-18 | Infineon Technologies Ag | Substrate and method for manufacturing the same |
US6452230B1 (en) * | 1998-12-23 | 2002-09-17 | International Rectifier Corporation | High voltage mosgated device with trenches to reduce on-resistance |
US6452459B1 (en) | 1999-07-22 | 2002-09-17 | Xilinx, Inc. | Circuit for measuring signal delays of synchronous memory elements |
US6630838B1 (en) | 2001-01-23 | 2003-10-07 | Xilinx, Inc. | Method for implementing dynamic burn-in testing using static test signals |
JP4198469B2 (ja) * | 2001-04-11 | 2008-12-17 | シリコン・セミコンダクター・コーポレイション | パワーデバイスとその製造方法 |
US7235857B2 (en) | 2001-05-25 | 2007-06-26 | Mitsubishi Denki Kabushiki Kaisha | Power semiconductor device |
JP2003243662A (ja) * | 2002-02-14 | 2003-08-29 | Mitsubishi Electric Corp | 半導体装置およびその製造方法、半導体ウェハ |
US7065684B1 (en) | 2002-04-18 | 2006-06-20 | Xilinx, Inc. | Circuits and methods for measuring signal propagation delays on integrated circuits |
US7144818B2 (en) * | 2003-12-05 | 2006-12-05 | Advanced Micro Devices, Inc. | Semiconductor substrate and processes therefor |
US7164200B2 (en) * | 2004-02-27 | 2007-01-16 | Agere Systems Inc. | Techniques for reducing bowing in power transistor devices |
KR100582374B1 (ko) * | 2004-09-08 | 2006-05-22 | 매그나칩 반도체 유한회사 | 고전압 트랜지스터 및 그 제조 방법 |
US7442584B2 (en) * | 2005-11-21 | 2008-10-28 | Stmicroelectronics, Inc. | Isolated vertical power device structure with both N-doped and P-doped trenches |
US20100117153A1 (en) * | 2008-11-07 | 2010-05-13 | Honeywell International Inc. | High voltage soi cmos device and method of manufacture |
US20110260245A1 (en) * | 2010-04-23 | 2011-10-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Cost Effective Global Isolation and Power Dissipation For Power Integrated Circuit Device |
US9805935B2 (en) | 2015-12-31 | 2017-10-31 | International Business Machines Corporation | Bottom source/drain silicidation for vertical field-effect transistor (FET) |
US10002962B2 (en) | 2016-04-27 | 2018-06-19 | International Business Machines Corporation | Vertical FET structure |
US9812567B1 (en) | 2016-05-05 | 2017-11-07 | International Business Machines Corporation | Precise control of vertical transistor gate length |
US9653575B1 (en) | 2016-05-09 | 2017-05-16 | International Business Machines Corporation | Vertical transistor with a body contact for back-biasing |
US9842931B1 (en) | 2016-06-09 | 2017-12-12 | International Business Machines Corporation | Self-aligned shallow trench isolation and doping for vertical fin transistors |
US9853127B1 (en) | 2016-06-22 | 2017-12-26 | International Business Machines Corporation | Silicidation of bottom source/drain sheet using pinch-off sacrificial spacer process |
US10217863B2 (en) | 2016-06-28 | 2019-02-26 | International Business Machines Corporation | Fabrication of a vertical fin field effect transistor with an asymmetric gate structure |
US10243073B2 (en) | 2016-08-19 | 2019-03-26 | International Business Machines Corporation | Vertical channel field-effect transistor (FET) process compatible long channel transistors |
US9704990B1 (en) | 2016-09-19 | 2017-07-11 | International Business Machines Corporation | Vertical FET with strained channel |
US10312346B2 (en) | 2016-10-19 | 2019-06-04 | International Business Machines Corporation | Vertical transistor with variable gate length |
US11387319B2 (en) * | 2019-09-11 | 2022-07-12 | International Business Machines Corporation | Nanosheet transistor device with bottom isolation |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5864045A (ja) * | 1981-10-14 | 1983-04-16 | Fujitsu Ltd | 半導体装置の製造方法 |
US4860081A (en) * | 1984-06-28 | 1989-08-22 | Gte Laboratories Incorporated | Semiconductor integrated circuit structure with insulative partitions |
JPH0671043B2 (ja) * | 1984-08-31 | 1994-09-07 | 株式会社東芝 | シリコン結晶体構造の製造方法 |
JPS61174735A (ja) * | 1985-01-30 | 1986-08-06 | Nec Corp | 半導体集積回路の製造方法 |
EP0314465B1 (en) * | 1987-10-27 | 1998-05-06 | Nec Corporation | Semiconductor device with an isolated vertical power MOSFET. |
JP2788269B2 (ja) * | 1988-02-08 | 1998-08-20 | 株式会社東芝 | 半導体装置およびその製造方法 |
JPH0775260B2 (ja) * | 1988-06-01 | 1995-08-09 | 株式会社日立製作所 | 半導体装置 |
-
1990
- 1990-07-30 US US07/559,756 patent/US5294559A/en not_active Expired - Lifetime
-
1991
- 1991-07-30 JP JP21443791A patent/JP3246753B2/ja not_active Expired - Fee Related
-
1995
- 1995-02-06 US US08/384,816 patent/US6194773B1/en not_active Expired - Lifetime
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2006093174A1 (ja) * | 2005-03-04 | 2006-09-08 | Sumitomo Electric Industries, Ltd. | 縦型窒化ガリウム半導体装置およびエピタキシャル基板 |
US7872285B2 (en) | 2005-03-04 | 2011-01-18 | Sumitomo Electric Industries, Ltd. | Vertical gallium nitride semiconductor device and epitaxial substrate |
WO2012060014A1 (ja) * | 2010-11-05 | 2012-05-10 | 富士通株式会社 | 半導体装置及び半導体装置の製造方法 |
JP5668758B2 (ja) * | 2010-11-05 | 2015-02-12 | 富士通株式会社 | 半導体装置及び半導体装置の製造方法 |
US9564527B2 (en) | 2010-11-05 | 2017-02-07 | Fujitsu Limited | Semiconductor device and manufacturing method of semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
US6194773B1 (en) | 2001-02-27 |
US5294559A (en) | 1994-03-15 |
JP3246753B2 (ja) | 2002-01-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3246753B2 (ja) | 縦形トランジスタ | |
JP3130323B2 (ja) | 基板ソースコンタクトを具備するmosfet及びその製造方法 | |
JP3387563B2 (ja) | 電界効果トランジスタ及びその製造方法 | |
US6309919B1 (en) | Method for fabricating a trench-gated vertical CMOS device | |
KR0169275B1 (ko) | 소자분리영역용의 트렌치구조를 갖춘 반도체장치 | |
US6191457B1 (en) | Integrated circuit structure having a bipolar transistor with a thick base oxide and a field effect transistor with a thin gate oxide | |
US20030168712A1 (en) | Semiconductor device having dual isolation structure and method of fabricating the same | |
JPH1197693A (ja) | 半導体装置およびその製造方法 | |
JPH05226661A (ja) | 半導体装置及びその製造方法 | |
US5476809A (en) | Semiconductor device and method of manufacturing the same | |
US6815794B2 (en) | Semiconductor devices with multiple isolation structure and methods for fabricating the same | |
US5191401A (en) | MOS transistor with high breakdown voltage | |
US5882966A (en) | BiDMOS semiconductor device and method of fabricating the same | |
JP3014012B2 (ja) | 半導体装置の製造方法 | |
JP3069054B2 (ja) | 半導体デバイスのターミネーション構造およびその製法 | |
US6365448B2 (en) | Structure and method for gated lateral bipolar transistors | |
US20030193077A1 (en) | Bipolar transistor and method of fabricating the same | |
US6207974B1 (en) | Process for manufacture of a p-channel MOS gated device with base implant through the contact window | |
JP2587444B2 (ja) | Cmos技術を用いたバイポーラ・トランジスタとその製造方法 | |
US5389561A (en) | Method for making SOI type bipolar transistor | |
GB2296377A (en) | Pillar bipolar transistors | |
US6534822B1 (en) | Silicon on insulator field effect transistor with a double Schottky gate structure | |
JP2000068372A (ja) | 半導体デバイス及びその製造方法 | |
JPH06151728A (ja) | 半導体集積回路装置 | |
JPH0629375A (ja) | 半導体装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081102 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081102 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091102 Year of fee payment: 8 |
|
LAPS | Cancellation because of no payment of annual fees |