WO2012060014A1 - 半導体装置及び半導体装置の製造方法 - Google Patents

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多木　俊裕
理人 西森
忠紘 今田
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富士通株式会社
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    • H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
    • H01L29/267—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys in different semiconductor regions, e.g. heterojunctions

Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.
  • nitride semiconductors such as GaN, AlN, and InN have a wide band gap and excellent material properties, they can be used in applications such as high voltage electronic devices and short wavelength light emitting devices.
  • HEMTs high electron mobility transistors
  • HEMT or the like is used for a high-power / high-voltage switching device or the like. It is necessary to form long. In this case, the chip size of the device to be formed is increased, the number of chips that can be manufactured from one wafer is reduced, the manufacturing cost is increased, and the cost is increased.
  • a field effect transistor having a vertical structure (a structure in which a current flows in a direction substantially perpendicular to the substrate surface) capable of reducing the chip size in a high-power / high-voltage switching device has attracted attention.
  • a vertical field effect transistor has, for example, a structure in which a source electrode is formed on one surface of a substrate and a drain electrode is formed on the other surface. Specifically, a vertical field effect transistor will be described with reference to FIG.
  • an n-GaN layer 612, a p-GaN layer 613, and an n-GaN layer 614 are formed on a substrate 611 made of n + -SiC, n + -GaN, or the like.
  • a source electrode 621 is formed on a part of the surface of the n-GaN layer 614.
  • an opening is formed by etching a part of the n-GaN layer 614, the p-GaN layer 613, and the n-GaN layer 612 from the surface of the n-GaN layer 614.
  • An insulating film 615 is formed so as to cover the surface and the surface inside the opening.
  • a gate electrode 622 is formed in the opening via an insulating film 615, and a drain electrode 623 is formed on the back surface of the substrate 611, that is, the surface opposite to the surface on which the semiconductor layer is formed. ing.
  • a leakage current passing through the p-GaN layer 613 is generated regardless of the potential of the gate electrode 622. To do. That is, a leakage current that flows through the p-GaN layer 613 indicated by the broken line arrow B is generated in a region other than the region that becomes the current path indicated by the broken line arrow A. When such a leakage current occurs, the characteristics of the field effect transistor are degraded.
  • a first semiconductor layer of a first conductivity type formed on one surface of a conductive semiconductor substrate, and formed on the first semiconductor layer A second semiconductor layer of a second conductivity type, a third semiconductor layer of a first conductivity type formed on the second semiconductor layer, the third semiconductor layer, and the second semiconductor layer And an opening formed by removing a part of the first semiconductor layer, a gate insulating film formed so as to cover an inner wall of the opening, and the opening formed in the opening via the gate insulating film
  • a first semiconductor layer of a first conductivity type formed on one surface of a conductive semiconductor substrate, and on the first semiconductor layer A second conductivity type second semiconductor layer formed on the second semiconductor layer; a first conductivity type third semiconductor layer formed on the second semiconductor layer; the third semiconductor layer; An opening formed by removing a part of the second semiconductor layer and the first semiconductor layer, a gate insulating film formed so as to cover an inner wall of the opening, and the gate insulating film through the gate insulating film A gate electrode formed in the opening; a source electrode formed on a surface of the third semiconductor layer; and a portion of the semiconductor substrate corresponding to the source electrode and the first electrode from the other surface of the semiconductor substrate.
  • a first semiconductor layer of a first conductivity type formed on one surface of a conductive semiconductor substrate, and on the first semiconductor layer A second conductivity type second semiconductor layer formed on the second semiconductor layer; a first conductivity type third semiconductor layer formed on the second semiconductor layer; the third semiconductor layer;
  • a first semiconductor layer of a first conductivity type formed on one surface of a conductive semiconductor substrate, and on the first semiconductor layer A second conductivity type second semiconductor layer formed on the second semiconductor layer; a first conductivity type third semiconductor layer formed on the second semiconductor layer; the third semiconductor layer; An opening formed by removing a part of the second semiconductor layer and the first semiconductor layer, a gate insulating film formed so as to cover an inner wall of the opening, and the gate insulating film through the gate insulating film
  • a back surface removal region formed by removing a part of the semiconductor layer of Wherein characterized in that it has and the other surface of the semiconductor substrate, and a drain electrode connected at a portion corresponding to the gate electrode.
  • the first conductive type first semiconductor layer and the second conductive type second semiconductor are formed on one surface of the conductive semiconductor substrate.
  • Forming a layer, a third semiconductor layer of the first conductivity type, and forming an opening by removing a part of the second semiconductor layer, the third semiconductor layer, and the first semiconductor layer A step of forming a gate insulating film in the opening, a step of forming a gate electrode in the opening through the gate insulating film, and a step of forming a source electrode on the third semiconductor layer
  • the first conductive type first semiconductor layer and the second conductive type second semiconductor are formed on one surface of the conductive semiconductor substrate.
  • Forming a layer, a third semiconductor layer of the first conductivity type, and forming an opening by removing a part of the second semiconductor layer, the third semiconductor layer, and the first semiconductor layer A step of forming a gate insulating film in the opening, a step of forming a gate electrode in the opening through the gate insulating film, and a step of forming a source electrode on the third semiconductor layer
  • a leakage current can be reduced in a semiconductor device having a high withstand voltage and a small chip size.
  • the semiconductor device in this embodiment is a field effect transistor having a vertical structure. Specifically, an n-GaN layer 12, a p-GaN layer 13, and an n-GaN layer 14 are formed on a substrate 11 made of n + -SiC or n + -GaN, and the n-GaN layer. A source electrode 21 is formed on a part of the surface 14.
  • An opening is formed by etching a part of the p-GaN layer 13 and the n-GaN layer 12 from the surface of the n-GaN layer 14, and the surface of the n-GaN layer 14 and the inside of the opening are formed.
  • a gate insulating film 15 is formed so as to cover the surface.
  • a gate electrode 22 is formed in the opening via a gate insulating film 15.
  • a drain electrode 23 is formed on the back surface of the substrate 11, that is, the surface opposite to the surface on which the semiconductor layer is formed, in a region corresponding to the region where the gate electrode 22 is formed and its periphery. Yes. Further, the region other than the region where the drain electrode 23 is formed and the portion corresponding to the region where the source electrode 21 is formed and the periphery thereof is provided with an insulating film 32 serving as a back surface insulating film via a fourth insulating film 32. The electrode 31 is formed. Insulation is maintained by the insulating film 32 between the drain electrode 23 and the fourth electrode 31.
  • a potential substantially equal to the potential applied to the source electrode 21 or the gate electrode 22 is applied to the fourth electrode 31.
  • a potential to be turned on is applied to the gate electrode 22
  • the potential applied to the fourth electrode 31 is substantially equal to the potential applied to the gate electrode 22.
  • a current can flow only through the p-GaN layer 13. Thereby, the leakage current can be reduced.
  • the potential applied to the fourth electrode 31 is equal to or lower than the potential applied to the drain electrode 23 and higher than the potential applied to the source electrode 21 or the gate electrode 22. Can do.
  • a buffer layer (not shown) is formed on a substrate 11 made of n + -SiC by a MOVPE (Metal-Organic Vapor Phase Epitaxy) method, and further on the buffer layer.
  • MOVPE Metal-Organic Vapor Phase Epitaxy
  • the n-GaN layer 12 is formed with a thickness of 1 ⁇ m to 10 ⁇ m, and Si is doped as an impurity element by 1 ⁇ 10 17 to 1 ⁇ 10 20 cm ⁇ 3 .
  • the p-GaN layer 13 is formed with a thickness of 10 nm to 1 ⁇ m, and is doped with about 1 ⁇ 10 19 cm ⁇ 3 of Mg as an impurity element.
  • the n-GaN layer 14 is formed with a thickness of 10 nm to 1 ⁇ m, and Si is doped as an impurity element by 1 ⁇ 10 17 to 1 ⁇ 10 20 cm ⁇ 3 .
  • an opening 41 is formed in a region where a gate electrode 22 described later is formed.
  • a photoresist is coated on the n-GaN layer 14, and exposure and development are performed by an exposure apparatus, thereby forming a resist pattern having an opening in a region where the opening 41 is formed.
  • dry etching such as RIE (Reactive Ion ⁇ Etching) is performed using a gas containing chlorine to remove part of the n-GaN layer 14, the p-GaN layer 13, and the n-GaN layer 12, thereby opening the openings.
  • RIE Reactive Ion ⁇ Etching
  • a gate insulating film 15 is formed in the opening 41 and on the surface of the n-GaN layer 14, and the gate electrode is formed in the opening 41 through the gate insulating film 15. 22 is formed.
  • the gate insulating film 15 made of SiN is formed to a thickness of 1 nm to 1 ⁇ m inside the opening 41 and on the surface of the n-GaN layer 14 by plasma CVD (Chemical Vapor Deposition).
  • a photoresist is applied to the surface of the gate insulating film 15, and exposure and development are performed by an exposure apparatus, thereby forming a resist pattern having an opening in a region where the gate electrode 22 is formed.
  • a metal film made of Ni or the like is formed by vacuum deposition, and immersed in an organic solvent or the like, thereby removing the metal film formed on the resist pattern together with the resist pattern by lift-off.
  • the gate electrode 22 can be formed in the opening 41 via the gate insulating film 15.
  • the source electrode 21 is formed. Specifically, a photoresist is applied to the surface of the gate insulating film 15, and exposure and development are performed by an exposure apparatus to form a resist pattern having an opening in a region where the source electrode 21 is formed. Thereafter, dry etching such as RIE is performed using a gas containing fluorine to remove the gate insulating film 15 and expose the surface of the n-GaN layer 14. Further, after that, a metal film made of Ti / Au or the like is formed by vacuum deposition or the like, and immersed in an organic solvent or the like, thereby removing the metal film formed on the resist pattern together with the resist pattern by lift-off. As a result, the source electrode 21 can be formed on the n-GaN layer 14, and thereafter, ohmic contact can be achieved by performing heat treatment in a nitrogen atmosphere.
  • the drain electrode 23 is formed on the back surface of the substrate 11 in a portion corresponding to the region where the gate electrode 22 is formed. Specifically, a photoresist is applied to the back surface of the substrate 11, and exposure and development are performed by an exposure apparatus, thereby forming a resist pattern having an opening in a portion where the drain electrode 23 is formed. Thereafter, a metal laminated film containing Au or the like is formed by vacuum deposition, and immersed in an organic solvent or the like, thereby removing the metal laminated film formed on the resist pattern together with the resist pattern by lift-off. Thus, the drain electrode 23 is formed on the back surface of the substrate 11 in a portion corresponding to the region where the gate electrode 22 is formed. At this time, the drain electrode 23 is not formed in a portion corresponding to the region where the source electrode 21 is formed.
  • an insulating film 32 is formed on the back surface of the substrate 11 and the drain electrode 23.
  • an insulating film 32 made of SiN is formed on the back surface of the substrate 11 and the drain electrode 23 by plasma CVD with a thickness of 10 nm to 10 ⁇ m.
  • a fourth electrode 31 is formed on the insulating film 32 in a region where the drain electrode 23 is not formed.
  • a photoresist is applied to the surface of the insulating film 32, and exposure and development are performed by an exposure apparatus, thereby forming a resist pattern having an opening in a region where the fourth electrode 31 is formed.
  • a metal laminated film made of Au or the like is formed by vacuum deposition, and immersed in an organic solvent or the like, thereby removing the metal laminated film formed on the resist pattern together with the resist pattern by lift-off.
  • the fourth electrode 31 is formed on the insulating film 32 in a region where the drain electrode 23 is not formed and corresponding to the region where the source electrode 21 is formed.
  • an insulating film 42 is formed on the region including the fourth electrode 31, and one of the insulating films 32 and 42 in the region where the drain electrode 23 is formed.
  • the opening 43 is formed by removing the portion.
  • an insulating film 42 made of SiN is formed on the region including the fourth electrode 31 by plasma CVD.
  • a photoresist is applied on the insulating film 42, and exposure and development are performed by an exposure apparatus, thereby forming a resist pattern having an opening in a region where the opening 43 is formed.
  • dry etching such as RIE using a gas containing fluorine, a part of the insulating films 32 and 42 is removed, and the surface of the drain electrode 23 is exposed.
  • the semiconductor device in this embodiment can be manufactured.
  • the semiconductor device in the present embodiment is a semiconductor device having a structure in which the source electrode 21 and the fourth electrode 31 are electrically connected by a via hole (not shown) provided in the substrate 11.
  • another structure of the semiconductor device in the present embodiment has a structure in which the gate electrode 22 and the fourth electrode 31 are electrically connected by a via hole (not shown) provided in the substrate 11. It may be a thing.
  • a buffer layer (not shown) is formed on a substrate 11 made of n + -SiC by a MOVPE (Metal-Organic Vapor Phase Epitaxy) method, and further thereon.
  • MOVPE Metal-Organic Vapor Phase Epitaxy
  • an opening 41 is formed in a region where a gate electrode 22 to be described later is formed.
  • a gate insulating film 15 is formed in the opening 41 and on the surface of the n-GaN layer 14, and the gate electrode is formed in the opening 41 through the gate insulating film 15. 22 is formed.
  • the source electrode 21 is formed.
  • an insulating film 132 to be a back surface insulating film is formed on the back surface of the substrate 11.
  • an insulating film 132 made of SiN is formed on the back surface of the substrate 11 with a thickness of 10 nm to 10 ⁇ m by plasma CVD.
  • a fourth electrode 133 is formed in a region on the insulating film 132 excluding a portion corresponding to the region where the gate electrode 22 is formed.
  • a photoresist is applied on the insulating film 132, and exposure and development are performed by an exposure apparatus, thereby forming a resist pattern having an opening in a portion where the fourth electrode 133 is formed.
  • a metal laminated film containing Au or the like is formed by vacuum deposition, and immersed in an organic solvent or the like, thereby removing the metal laminated film formed on the resist pattern together with the resist pattern by lift-off.
  • the fourth electrode 133 is formed in a region excluding a portion corresponding to the region where the gate electrode 22 is formed and corresponding to a region where the source electrode 21 is formed. To do.
  • an insulating film 142 is formed on the fourth electrode 133 and the insulating film 132, and a portion of the insulating film corresponding to the region where the gate electrode 22 is formed. 132 and the insulating film 142 are removed, and an opening 143 is formed. Specifically, an insulating film 142 made of SiN is formed on the fourth electrode 133 and the insulating film 132 by plasma CVD. Thereafter, a photoresist is applied onto the insulating film 142, and exposure and development are performed by an exposure apparatus, thereby forming a resist pattern having an opening in a region where the opening 143 is formed.
  • the insulating films 132 and 142 in the region where the resist pattern is not formed are removed by dry etching such as RIE using a gas containing fluorine, and a part of the back surface of the substrate 11 is exposed to open the opening 143.
  • a metal laminated film containing Au or the like is formed on the insulating film 142 and the exposed back surface of the substrate 11 to form a drain electrode 144.
  • the drain electrode 144 is connected to the substrate 11 whose back surface is exposed at the opening 143.
  • the semiconductor device in this embodiment can be manufactured.
  • the semiconductor device in this embodiment is a semiconductor device having a structure in which the source electrode 21 and the fourth electrode 133 are electrically connected by a via hole (not shown) provided in the substrate 11.
  • the semiconductor device in this embodiment may have a structure in which the gate electrode 22 and the fourth electrode 133 are electrically connected by a via hole (not illustrated) provided in the substrate 11. .
  • a buffer layer (not shown) is formed on a substrate 11 made of n + -SiC by a MOVPE (Metal-Organic Vapor Phase Epitaxy) method, and further on the buffer layer.
  • MOVPE Metal-Organic Vapor Phase Epitaxy
  • an opening 41 is formed in a region where a gate electrode 22 to be described later is formed.
  • a gate insulating film 15 is formed in the opening 41 and on the surface of the n-GaN layer 14, and the gate electrode is formed in the opening 41 through the gate insulating film 15. 22 is formed.
  • the source electrode 21 is formed.
  • a part of the region other than the region corresponding to the region where the gate electrode 22 is formed on the back surface of the substrate 11 is removed by dry etching or ion milling.
  • the n-GaN layer 12 is exposed and a back surface removal region 230 is formed.
  • a photoresist is applied to the back surface of the substrate 11, and exposure and development are performed by an exposure device, thereby forming a resist pattern having an opening in a region where the back surface of the substrate 11 is removed.
  • a part of the substrate 11 and the n-GaN layer 12 in a region where the resist pattern is not formed is removed by dry etching or the like to expose the n-GaN layer 12 and form a back surface removal region 230.
  • the formed back surface removal region 230 is formed in a portion corresponding to the region where the source electrode 21 is formed on the back surface side of the substrate 11.
  • an insulating film 232 serving as a back surface insulating film is formed on the back surface of the substrate 11 and the back surface removal region 230 where the n-GaN layer 12 is exposed.
  • the insulating film 132 made of SiN is formed with a thickness of 10 nm to 10 ⁇ m by plasma CVD.
  • a fourth electrode 233 is formed on the insulating film 232 formed in the back surface removal region 230.
  • a photoresist is coated on the insulating film 232, and exposure and development are performed by an exposure apparatus, whereby a resist pattern having an opening is formed in a portion where the fourth electrode 233 is formed.
  • a metal laminated film containing Au or the like is formed by vacuum deposition, and immersed in an organic solvent or the like, thereby removing the metal laminated film formed on the resist pattern together with the resist pattern by lift-off.
  • the fourth electrode 233 is formed on the insulating film 232 formed in the back surface removal region 230.
  • the fourth electrode 233 thus formed is formed in a portion corresponding to the region where the source electrode 21 is formed.
  • an insulating film 242 is formed on the fourth electrode 233 and the insulating film 232, and a portion of the insulating film corresponding to the region where the gate electrode 22 is formed. 232 and the insulating film 242 are removed, and an opening 243 is formed. Specifically, an insulating film 242 made of SiN is formed on the fourth electrode 233 and the insulating film 232 by plasma CVD. Thereafter, a photoresist is applied onto the insulating film 242, and exposure and development are performed by an exposure apparatus, thereby forming a resist pattern having an opening in a region where the opening 243 is formed.
  • the insulating films 232 and 242 in the region where the resist pattern is not formed are removed, and a part of the back surface of the substrate 11 is exposed.
  • the opening 243 is formed.
  • a drain electrode 244 connected to the opening 243 where the back surface of the substrate 11 is exposed is formed.
  • a photoresist is applied to the surface of the insulating film 242, and exposure and development are performed by an exposure apparatus, thereby forming a resist pattern having an opening in a region where the drain electrode 244 is formed.
  • a metal laminated film made of Au or the like is formed by vacuum deposition, and immersed in an organic solvent or the like, thereby removing the metal laminated film formed on the resist pattern together with the resist pattern by lift-off.
  • the drain electrode 244 connected to the opening 243 in which the back surface of the substrate 11 is exposed can be formed.
  • the semiconductor device in this embodiment can be manufactured.
  • the semiconductor device in this embodiment is a semiconductor device having a structure in which the source electrode 21 and the fourth electrode 233 are electrically connected by a via hole (not shown) provided in the substrate 11.
  • another structure of the semiconductor device in this embodiment is a structure in which the gate electrode 22 and the fourth electrode 233 are electrically connected by a via hole (not illustrated) provided in the substrate 11. It may be a thing.
  • a buffer layer (not shown) is formed on a substrate 11 made of n + -SiC by a MOVPE (Metal-Organic Vapor Phase Epitaxy) method, and further on the buffer layer.
  • MOVPE Metal-Organic Vapor Phase Epitaxy
  • an opening 41 is formed in a region where a gate electrode 22 to be described later is formed.
  • a gate insulating film 15 is formed in the opening 41 and on the surface of the n-GaN layer 14, and the gate electrode is formed in the opening 41 through the gate insulating film 15. 22 is formed.
  • the source electrode 21 is formed. Specifically, a photoresist is applied to the surface of the gate insulating film 15, and exposure and development are performed by an exposure apparatus to form a resist pattern having an opening in a region where the source electrode 21 is formed.
  • the drain electrode 23 is formed on the back surface of the substrate 11 in a portion corresponding to the region where the gate electrode 22 is formed. Note that the drain electrode 23 is not formed in a portion corresponding to the region where the source electrode 21 is formed.
  • an insulating film 32 is formed on the back surface of the substrate 11 and the drain electrode 23.
  • an insulating film 32 made of SiN is formed on the back surface of the substrate 11 and the drain electrode 23 by plasma CVD with a thickness of 10 nm to 10 ⁇ m.
  • an opening 343 is formed by removing a part of the insulating film 32 in the region where the drain electrode 23 is formed.
  • a photoresist is coated on the insulating film 32, and exposure and development are performed by an exposure apparatus, thereby forming a resist pattern having an opening in a region where the opening 343 is formed.
  • dry etching such as RIE is performed using a gas containing fluorine, thereby removing the insulating film 32 in the region where the resist pattern is not formed and exposing a part of the surface of the drain electrode 23.
  • the semiconductor device in this embodiment can be manufactured.
  • the drain electrode 23 is formed on the back surface of the substrate 11 in a portion corresponding to the region where the gate electrode 22 is formed, and corresponds to the region where the source electrode 21 is formed. It is not formed in the part. Therefore, leakage current flowing between the source and the drain can be reduced without providing the fourth electrode.
  • a buffer layer (not shown) is formed on a substrate 11 made of n + -SiC by a MOVPE (Metal-Organic Vapor Phase Epitaxy) method, and further on the buffer layer.
  • MOVPE Metal-Organic Vapor Phase Epitaxy
  • an opening 41 is formed in a region where a gate electrode 22 to be described later is formed.
  • the gate insulating film 15 is formed in the opening 41 and on the surface of the n-GaN layer 14, and the gate electrode is formed in the opening 41 through the gate insulating film 15. 22 is formed.
  • the source electrode 21 is formed.
  • a part of the region other than the region corresponding to the region where the gate electrode 22 is formed on the back surface of the substrate 11 is removed by dry etching or ion milling.
  • the n-GaN layer 12 is exposed and a back surface removal region 230 is formed.
  • a photoresist is applied to the back surface of the substrate 11, and exposure and development are performed by an exposure device, thereby forming a resist pattern having an opening in a region where the back surface of the substrate 11 is removed.
  • a part of the substrate 11 and the n-GaN layer 12 in a region where the resist pattern is not formed is removed by performing dry etching or the like to form a back surface removal region 230.
  • the back surface removal region 230 to be formed is formed in a portion corresponding to the region where the source electrode 21 is formed.
  • an insulating film 232 is formed on the back surface of the substrate 11 and the back surface removal region 230 where the n-GaN layer 12 is exposed.
  • the insulating film 132 made of SiN is formed with a thickness of 10 nm to 10 ⁇ m by plasma CVD.
  • a portion of the insulating film 232 corresponding to the region where the gate electrode 22 is formed is removed to form an opening 443.
  • a photoresist is coated on the insulating film 232, and exposure and development are performed by an exposure apparatus, whereby a resist pattern having an opening in a region where the opening 443 is formed is formed.
  • the insulating film 432 in the region where the resist pattern is not formed is removed by dry etching such as RIE using a gas containing fluorine, and the back surface of the substrate 11 is exposed to form an opening 443.
  • a drain electrode 444 connected at the opening 443 where the back surface of the substrate 11 is exposed is formed.
  • a photoresist is applied to the surface of the insulating film 232, and exposure and development are performed by an exposure apparatus, thereby forming a resist pattern having an opening in a region where the drain electrode 444 is formed.
  • a metal laminated film made of Au or the like is formed by vacuum deposition, and immersed in an organic solvent or the like, thereby removing the metal laminated film formed on the resist pattern together with the resist pattern by lift-off. Thereby, the rain electrode 444 can be formed.
  • the drain electrode 444 is connected to the back surface of the substrate 11 at the opening 443 where the back surface of the substrate 11 is exposed.
  • the semiconductor device in this embodiment can be manufactured.
  • the drain electrode 23 is formed on the back surface of the substrate 11 in a portion corresponding to the region where the gate electrode 22 is formed, and corresponds to the region where the source electrode 21 is formed. It is not formed in martial arts. Therefore, leakage current flowing between the source and the drain can be reduced without providing the fourth electrode.
  • Substrate 12 n-GaN layer 13 p-GaN layer 14 n-GaN layer 15 Gate insulating film 21 Source electrode 22 Gate electrode 23 Drain electrode 31 Fourth electrode 32 Insulating film (back surface insulating film) 42 Insulating film 43 Opening

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Abstract

導電性を有する半導体基板の一方の面上に形成された第１の導電型の第１の半導体層と、前記第１の半導体層上に形成された第２の導電型の第２の半導体層と、前記第２の半導体層上に形成された第１の導電型の第３の半導体層と、前記第３の半導体層、前記第２の半導体層及び前記第１の半導体層の一部を除去することにより形成された開口部と、前記開口部の内壁を覆うように形成されたゲート絶縁膜と、前記ゲート絶縁膜を介し前記開口部内に形成されたゲート電極と、前記第３の半導体層の表面に形成されたソース電極と、前記半導体基板の他方の面と、前記ゲート電極に対応する部分において接続されているドレイン電極と、前記半導体基板の他方の面において、前記ソース電極に対応する部分に形成された第４の電極と、を有することを特徴とする半導体装置を提供する。これにより、絶縁耐圧が高く、チップサイズが小さい半導体装置において、リーク電流を少なくすることができる。

Description

半導体装置及び半導体装置の製造方法
　本発明は、半導体装置及び半導体装置の製造方法に関する。
　ＧａＮ、ＡｌＮ、ＩｎＮ等の窒化物半導体は、バンドギャップも広く、また、材料特性にも優れているため、高耐圧電子デバイス、短波長発光デバイス等の用途に用いることができる。特に、高耐圧電子デバイスとなる電界効果型トランジスタについては、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）について検討がされており、高出力・高効率増幅器や大電力スイッチングデバイス等に用いることができる。
　ところで、従来の横型構造（基板面に対し略平行に電流が流れる構造）のＨＥＭＴ等では、大電力・高耐圧スイッチングデバイス等に用いるために、十分な耐圧を確保しようとすると、電極間距離を長く形成する必要がある。この場合、形成されるデバイスのチップサイズが大きくなってしまい、１枚のウエハから製造することのできるチップ数が少なくなり、製造コストが増大し、高コストなものとなってしまう。
　従って、大電力・高耐圧スイッチングデバイスにおいて、チップサイズを小さくすることが可能である縦型構造（基板面に対し略垂直方向に電流が流れる構造）の電界効果型トランジスタが注目されている。
特開２００２－３５９２５６号公報 特開２００８－５３４４８号公報
Applied Physics Express 1 (2008) 011105 Applied Physics Express 1 (2008) 021104
　縦型構造の電界効果型トランジスタは、例えば、基板の一方の面にソース電極が形成され、他方の面にドレイン電極が形成される構造のものである。具体的に、図１に基づき縦型構造の電界効果型トランジスタについて説明する。
　この縦型構造の電界効果型トランジスタは、ｎ＋－ＳｉＣまたは、ｎ＋－ＧａＮ等からなる基板６１１上に、ｎ－ＧａＮ層６１２、ｐ－ＧａＮ層６１３、ｎ－ＧａＮ層６１４が形成されており、ｎ－ＧａＮ層６１４の表面の一部には、ソース電極６２１が形成されている。また、ｎ－ＧａＮ層６１４の表面より、ｎ－ＧａＮ層６１４、ｐ－ＧａＮ層６１３、ｎ－ＧａＮ層６１２の一部をエッチングすることにより開口部が形成されており、ｎ－ＧａＮ層６１４の表面及び開口部の内部の表面を覆うように絶縁膜６１５が形成されている。また、開口部には、絶縁膜６１５を介しゲート電極６２２が形成されており、基板６１１の裏面、即ち、半導体層が形成されている面の反対側の面には、ドレイン電極６２３が形成されている。
　このような構造の電界効果型トランジスタでは、ソース電極６２１とドレイン電極６２３との間に電圧が印加されると、ゲート電極６２２の電位にかかわらず、ｐ－ＧａＮ層６１３を通過するリーク電流が発生する。即ち、破線矢印Ａで示される電流経路となる領域以外の領域において、破線矢印Ｂで示されるｐ－ＧａＮ層６１３を流れるリーク電流が発生する。このようなリーク電流が発生した場合、電界効果型トランジスタにおける特性が低下してしまう。
　このため、絶縁耐圧が高く、チップサイズが小さい半導体装置において、リーク電流の少ない構造の半導体装置及び半導体装置の製造方法が望まれている。
　本実施の形態の一観点によれば、導電性を有する半導体基板の一方の面上に形成された第１の導電型の第１の半導体層と、前記第１の半導体層上に形成された第２の導電型の第２の半導体層と、前記第２の半導体層上に形成された第１の導電型の第３の半導体層と、前記第３の半導体層、前記第２の半導体層及び前記第１の半導体層の一部を除去することにより形成された開口部と、前記開口部の内壁を覆うように形成されたゲート絶縁膜と、前記ゲート絶縁膜を介し前記開口部内に形成されたゲート電極と、前記第３の半導体層の表面に形成されたソース電極と、前記半導体基板の他方の面と、前記ゲート電極に対応する部分において接続されているドレイン電極と、前記半導体基板の他方の面において、前記ソース電極に対応する部分に形成された第４の電極と、を有することを特徴とする。
　また、本実施の形態の他の一観点によれば、導電性を有する半導体基板の一方の面上に形成された第１の導電型の第１の半導体層と、前記第１の半導体層上に形成された第２の導電型の第２の半導体層と、前記第２の半導体層上に形成された第１の導電型の第３の半導体層と、前記第３の半導体層、前記第２の半導体層及び前記第１の半導体層の一部を除去することにより形成された開口部と、前記開口部の内壁を覆うように形成されたゲート絶縁膜と、前記ゲート絶縁膜を介し前記開口部内に形成されたゲート電極と、前記第３の半導体層の表面に形成されたソース電極と、前記半導体基板の他方の面より、前記ソース電極に対応する部分の前記半導体基板及び前記第１の半導体層の一部を除去することにより形成された裏面除去領域と、前記第１の半導体層が露出している前記裏面除去領域に形成された第４の電極と、前記半導体基板の他方の面と、前記ゲート電極に対応する部分において接続されているドレイン電極と、を有することを特徴とする。
　また、本実施の形態の他の一観点によれば、導電性を有する半導体基板の一方の面上に形成された第１の導電型の第１の半導体層と、前記第１の半導体層上に形成された第２の導電型の第２の半導体層と、前記第２の半導体層上に形成された第１の導電型の第３の半導体層と、前記第３の半導体層、前記第２の半導体層及び前記第１の半導体層の一部を除去することにより形成された開口部と、前記開口部の内壁を覆うように形成されたゲート絶縁膜と、前記ゲート絶縁膜を介し前記開口部内に形成されたゲート電極と、前記第３の半導体層の表面に形成されたソース電極と、前記半導体基板の他方の面において、前記ソース電極に対応する部分には接続されることなく、前記ゲート電極に対応する部分と接続されているドレイン電極と、を有することを特徴とする。
　また、本実施の形態の他の一観点によれば、導電性を有する半導体基板の一方の面上に形成された第１の導電型の第１の半導体層と、前記第１の半導体層上に形成された第２の導電型の第２の半導体層と、前記第２の半導体層上に形成された第１の導電型の第３の半導体層と、前記第３の半導体層、前記第２の半導体層及び前記第１の半導体層の一部を除去することにより形成された開口部と、前記開口部の内壁を覆うように形成されたゲート絶縁膜と、前記ゲート絶縁膜を介し前記開口部内に形成されたゲート電極と、前記第３の半導体層の表面に形成されたソース電極と、前記半導体基板の他方の面より、前記ソース電極に対応する部分の前記半導体基板及び前記第１の半導体層の一部を除去することにより形成された裏面除去領域と、前記半導体基板の他方の面と、前記ゲート電極に対応する部分において接続されているドレイン電極と、を有することを特徴とする。
　また、本実施の形態の他の一観点によれば、導電性を有する半導体基板の一方の面上に、第１の導電型の第１の半導体層、第２の導電型の第２の半導体層、第１の導電型の第３の半導体層を積層形成する工程と、前記第２の半導体層、前記第３の半導体層及び前記第１の半導体層の一部を除去し開口部を形成する工程と、前記開口部内にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介し前記開口部内にゲート電極を形成する工程と、前記第３の半導体層上にソース電極を形成する工程と、前記半導体基板の他方の面において、前記ソース電極に対応する部分には接続されることなく、前記ゲート電極に対応する部分と接続されるドレイン電極を形成する工程と、を有することを特徴とする。
　また、本実施の形態の他の一観点によれば、導電性を有する半導体基板の一方の面上に、第１の導電型の第１の半導体層、第２の導電型の第２の半導体層、第１の導電型の第３の半導体層を積層形成する工程と、前記第２の半導体層、前記第３の半導体層及び前記第１の半導体層の一部を除去し開口部を形成する工程と、前記開口部内にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介し前記開口部内にゲート電極を形成する工程と、前記第３の半導体層上にソース電極を形成する工程と、前記半導体基板の他方の面より、前記ソース電極に対応する部分の前記半導体基板及び前記第１の半導体層の一部を除去することにより裏面除去領域を形成する工程と、前記半導体基板の他方の面において、前記ゲート電極に対応する部分と接続されるドレイン電極を形成する工程と、を有することを特徴とする。
　開示の半導体装置及び半導体装置の製造方法によれば、絶縁耐圧が高く、チップサイズが小さい半導体装置において、リーク電流を少なくすることができる。
縦型構造の電界効果型トランジスタの構造図 第１の実施の形態における半導体装置の構造図 第１の実施の形態における半導体装置の製造工程図（１） 第１の実施の形態における半導体装置の製造工程図（２） 第１の実施の形態における半導体装置の製造工程図（３） 第２の実施の形態における半導体装置の製造工程図（１） 第２の実施の形態における半導体装置の製造工程図（２） 第２の実施の形態における半導体装置の製造工程図（３） 第３の実施の形態における半導体装置の製造工程図（１） 第３の実施の形態における半導体装置の製造工程図（２） 第３の実施の形態における半導体装置の製造工程図（３） 第４の実施の形態における半導体装置の製造工程図（１） 第４の実施の形態における半導体装置の製造工程図（２） 第４の実施の形態における半導体装置の製造工程図（３） 第５の実施の形態における半導体装置の製造工程図（１） 第５の実施の形態における半導体装置の製造工程図（２） 第５の実施の形態における半導体装置の製造工程図（３）
　実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。
　〔第１の実施の形態〕
　（半導体装置）
　次に、本実施の形態における半導体装置について説明する。図２に示されるように、本実施の形態における半導体装置は、縦型構造の電界効果型トランジスタである。具体的には、ｎ＋－ＳｉＣまたは、ｎ＋－ＧａＮ等からなる基板１１上に、ｎ－ＧａＮ層１２、ｐ－ＧａＮ層１３、ｎ－ＧａＮ層１４が形成されており、ｎ－ＧａＮ層１４の表面の一部には、ソース電極２１が形成されている。また、ｎ－ＧａＮ層１４の表面より、ｐ－ＧａＮ層１３、ｎ－ＧａＮ層１２の一部をエッチングすることにより開口部が形成されており、ｎ－ＧａＮ層１４の表面及び開口部の内部表面を覆うようにゲート絶縁膜１５が形成されている。開口部には、ゲート絶縁膜１５を介しゲート電極２２が形成されている。
　また、基板１１の裏面、即ち、半導体層が形成されている面の反対側の面には、ゲート電極２２の形成されている領域及びその周囲に対応する部分に、ドレイン電極２３が形成されている。また、ドレイン電極２３が形成されている領域以外の領域であって、ソース電極２１の形成されている領域及びその周囲に対応する部分には、裏面絶縁膜となる絶縁膜３２を介し、第４の電極３１が形成されている。ドレイン電極２３と第４の電極３１との間は、絶縁膜３２により絶縁性が保たれている。
　本実施の形態における半導体装置では、第４の電極３１には、ソース電極２１またはゲート電極２２に印加される電位と略等しい電位が印加されている。これにより、ゲート電極２２にオン状態となる電位が印加された場合、破線矢印Ｃに示されるように、ゲート絶縁膜１５を介したゲート電極２２近傍におけるｐ－ＧａＮ層１３において電流が流れる。しかしながら、それよりも外側の領域のｐ－ＧａＮ層１３においては殆どリーク電流が流れることはない。
　ここで、第４の電極３１にソース電極２１の電位と同じ電位を印加し、ゲート電極２２にオン状態となる電位を印加した場合、ゲート絶縁膜１５を介したゲート電極２２近傍におけるｐ－ＧａＮ層１３において、ソース電極２１からドレイン電極２３に電流が流れる。しかしながら、第４の電極３１とソース電極２１とは同電位となっており、また、絶縁膜３２が形成されているため、ソース電極２１から第４の電極３１に電流が流れることはない。
　よって、ゲート電極２２に、ソース電極２１とドレイン電極２３との間に流れる電流がオフとなるような電位が印加された場合においても、ソース電極２１とドレイン電極２３との間には殆ど電流が流れることはない。即ち、本実施の形態における半導体装置では、オン状態において破線矢印Ｃに示すように、ゲート電極２２近傍となるゲート絶縁膜１５を介したｐ－ＧａＮ層１３の領域には電流は流れるが、それ以外の領域では電流は流れない。よって、オフ状態においてリーク電流を大幅に減らすことができ、素子特性を向上させることができる。
　また、第４の電極３１に印加される電位が、ゲート電極２２に印加される電位と略等しい場合においても同様であり、この場合においても、破線矢印Ｃに示すように、ゲート電極２２近傍のｐ－ＧａＮ層１３にのみ電流を流すことができる。これにより、リーク電流を減らすことができる。尚、第４の電極３１に印加される電位は、ドレイン電極２３に印加される電位以下であって、ソース電極２１またはゲート電極２２に印加される電位以上であれば、同様の効果を得ることができる。
　（半導体装置の製造方法）
　次に、本実施の形態における半導体装置の製造方法について図３から図５に基づき説明する。
　最初に、図３（ａ）に示されるように、ｎ＋－ＳｉＣからなる基板１１上に、ＭＯＶＰＥ（Metal-Organic Vapor Phase Epitaxy）法により、不図示のバッファ層を形成し、更にその上に、ｎ－ＧａＮ層１２、ｐ－ＧａＮ層１３、ｎ－ＧａＮ層１４を積層形成する。
　ｎ－ＧａＮ層１２は、１μｍ～１０μｍの厚さで形成されており、不純物元素としてＳｉが１×１０１７～１×１０２０ｃｍ－３ドーピングされている。ｐ－ＧａＮ層１３は、１０ｎｍ～１μｍの厚さで形成されており、不純物元素としてＭｇが約１×１０１９ｃｍ－３ドーピングされている。ｎ－ＧａＮ層１４は、１０ｎｍ～１μｍの厚さで形成されており、不純物元素としてＳｉが１×１０１７～１×１０２０ｃｍ－３ドーピングされている。
　次に、図３（ｂ）に示されるように、後述するゲート電極２２の形成される領域に開口部４１を形成する。具体的には、ｎ－ＧａＮ層１４上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、開口部４１の形成される領域に開口を有するレジストパターンを形成する。この後、塩素を含むガスを用いてＲＩＥ（Reactive Ion Etching）等のドライエッチングを行なうことにより、ｎ－ＧａＮ層１４、ｐ－ＧａＮ層１３、ｎ－ＧａＮ層１２の一部を除去し、開口部４１を形成する。
　次に、図３（ｃ）に示されるように、開口部４１の内部及びｎ－ＧａＮ層１４の表面にゲート絶縁膜１５を形成し、ゲート絶縁膜１５を介した開口部４１内にゲート電極２２を形成する。具体的には、プラズマＣＶＤ（Chemical Vapor Deposition）により開口部４１の内部及びｎ－ＧａＮ層１４の表面にＳｉＮからなるゲート絶縁膜１５を１ｎｍ～１μｍの厚さで成膜する。この後、ゲート絶縁膜１５の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極２２が形成される領域に開口を有するレジストパターンを形成する。更に、この後、真空蒸着によりＮｉ等からなる金属膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターン上に形成されている金属膜をリフトオフによりレジストパターンとともに除去する。これにより、開口部４１にはゲート絶縁膜１５を介してゲート電極２２を形成することができる。
　次に、図４（ａ）に示されるように、ソース電極２１を形成する。具体的には、ゲート絶縁膜１５の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことによりソース電極２１が形成される領域に開口を有するレジストパターンを形成する。この後、フッ素を含むガスを用いてＲＩＥ等のドライエッチングを行なうことにより、ゲート絶縁膜１５を除去し、ｎ－ＧａＮ層１４の表面を露出させる。更に、この後、真空蒸着等によりＴｉ／Ａｕ等からなる金属膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターン上に形成されている金属膜をリフトオフによりレジストパターンとともに除去する。これによりｎ－ＧａＮ層１４上にソース電極２１を形成することができ、この後、窒素雰囲気中において熱処理を行なうことによりオーミックコンタクトさせることができる。
　次に、図４（ｂ）に示されるように、基板１１の裏面において、ゲート電極２２が形成されている領域に対応する部分に、ドレイン電極２３を形成する。具体的には、基板１１の裏面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ドレイン電極２３が形成される部分に開口を有するレジストパターンを形成する。この後、真空蒸着によりＡｕ等を含む金属積層膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターン上に形成されている金属積層膜をリフトオフによりレジストパターンとともに除去する。これにより基板１１の裏面において、ゲート電極２２が形成されている領域に対応する部分に、ドレイン電極２３を形成する。この際、ソース電極２１が形成されている領域に対応する部分には、ドレイン電極２３は形成されない。
　次に、図４（ｃ）に示されるように、基板１１の裏面及びドレイン電極２３上に絶縁膜３２を形成する。具体的には、基板１１の裏面及びドレイン電極２３上にプラズマＣＶＤによりＳｉＮからなる絶縁膜３２を１０ｎｍ～１０μｍの厚さで成膜する。
　次に、図５（ａ）に示されるように、絶縁膜３２上であって、ドレイン電極２３の形成されていない領域に第４の電極３１を形成する。具体的には、絶縁膜３２の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、第４の電極３１が形成される領域に開口を有するレジストパターンを形成する。この後、真空蒸着によりＡｕ等からなる金属積層膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターン上に形成されている金属積層膜をリフトオフによりレジストパターンとともに除去する。これにより、絶縁膜３２上において、ドレイン電極２３の形成されていない領域であって、ソース電極２１の形成されている領域に対応する部分に第４の電極３１を形成する。
　次に、図５（ｂ）に示されるように、第４の電極３１を含む領域上に絶縁膜４２を形成し、更に、ドレイン電極２３の形成されている領域における絶縁膜３２及び４２の一部を除去することにより開口部４３を形成する。具体的には、第４の電極３１を含む領域上にプラズマＣＶＤによりＳｉＮからなる絶縁膜４２を成膜する。この後、絶縁膜４２上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、開口部４３の形成される領域に開口を有するレジストパターンを形成する。更に、この後、フッ素を含むガスを用いてＲＩＥ等のドライエッチングを行なうことにより絶縁膜３２及び４２の一部を除去し、ドレイン電極２３の表面を露出させる。
　以上により、本実施の形態における半導体装置を製造することができる。本実施の形態における半導体装置は、基板１１に設けられた不図示のビアホールにより、ソース電極２１と第４の電極３１とが電気的に接続されている構造の半導体装置である。しかしながら、本実施の形態における半導体装置の別の構造のものとしては、基板１１に設けられた不図示のビアホールにより、ゲート電極２２と第４の電極３１とが電気的に接続されている構造のものであってもよい。
　〔第２の実施の形態〕
　次に、第２の実施の形態における半導体装置の製造方法について、図６から図８に基づき説明する。
　最初に、図６（ａ）に示されるように、ｎ＋－ＳｉＣからなる基板１１上に、ＭＯＶＰＥ（Metal-Organic Vapor Phase Epitaxy）法により、不図示のバッファ層を形成し、更にその上に、ｎ－ＧａＮ層１２、ｐ－ＧａＮ層１３、ｎ－ＧａＮ層１４を積層形成する。
　次に、図６（ｂ）に示されるように、後述するゲート電極２２の形成される領域に開口部４１を形成する。
　次に、図６（ｃ）に示されるように、開口部４１の内部及びｎ－ＧａＮ層１４の表面にゲート絶縁膜１５を形成し、ゲート絶縁膜１５を介した開口部４１内にゲート電極２２を形成する。
　次に、図７（ａ）に示されるように、ソース電極２１を形成する。
　次に、図７（ｂ）に示されるように、基板１１の裏面に裏面絶縁膜となる絶縁膜１３２を形成する。具体的には、基板１１の裏面にプラズマＣＶＤによりＳｉＮからなる絶縁膜１３２を１０ｎｍ～１０μｍの厚さで成膜する。
　次に、図７（ｃ）に示されるように、絶縁膜１３２上であって、ゲート電極２２が形成されている領域に対応する部分を除いた領域に第４の電極１３３を形成する。具体的には、絶縁膜１３２上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、第４の電極１３３が形成される部分に開口を有するレジストパターンを形成する。この後、真空蒸着によりＡｕ等を含む金属積層膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターン上に形成されている金属積層膜をリフトオフによりレジストパターンとともに除去する。これにより絶縁膜１３２上において、ゲート電極２２が形成されている領域に対応する部分を除いた領域であって、ソース電極２１が形成されている領域に対応する部分に第４の電極１３３を形成する。
　次に、図８（ａ）に示されるように、第４の電極１３３及び絶縁膜１３２上に絶縁膜１４２を形成し、更に、ゲート電極２２が形成されている領域に対応する部分の絶縁膜１３２及び絶縁膜１４２を除去し開口部１４３を形成する。具体的には、第４の電極１３３及び絶縁膜１３２上にプラズマＣＶＤによりＳｉＮからなる絶縁膜１４２を成膜する。この後、絶縁膜１４２上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、開口部１４３の形成される領域に開口を有するレジストパターンを形成する。更に、この後、フッ素を含むガスを用いたＲＩＥ等のドライエッチングによりレジストパターンの形成されていない領域における絶縁膜１３２及び１４２を除去し、基板１１の裏面の一部を露出させて開口部１４３を形成する。
　次に、図８（ｂ）に示されるように、絶縁膜１４２上及び露出している基板１１の裏面に、Ａｕ等を含む金属積層膜を成膜しドレイン電極１４４を形成する。このドレイン電極１４４は、開口部１４３において裏面が露出している基板１１と接続される。
　以上により、本実施の形態における半導体装置を製造することができる。本実施の形態における半導体装置は、基板１１に設けられた不図示のビアホールにより、ソース電極２１と第４の電極１３３とが電気的に接続されている構造の半導体装置である。しかしながら、本実施の形態における半導体装置としては、基板１１に設けられた不図示のビアホールにより、ゲート電極２２と第４の電極１３３とが電気的に接続されている構造のものであってもよい。
　尚、上記以外の内容については、第１の実施の形態と同様である。
　〔第３の実施の形態〕
　次に、第３の実施の形態における半導体装置の製造方法について、図９から図１１に基づき説明する。
　最初に、図９（ａ）に示されるように、ｎ＋－ＳｉＣからなる基板１１上に、ＭＯＶＰＥ（Metal-Organic Vapor Phase Epitaxy）法により、不図示のバッファ層を形成し、更にその上に、ｎ－ＧａＮ層１２、ｐ－ＧａＮ層１３、ｎ－ＧａＮ層１４を積層形成する。
　次に、図９（ｂ）に示されるように、後述するゲート電極２２の形成される領域に開口部４１を形成する。
　次に、図９（ｃ）に示されるように、開口部４１の内部及びｎ－ＧａＮ層１４の表面にゲート絶縁膜１５を形成し、ゲート絶縁膜１５を介した開口部４１内にゲート電極２２を形成する。
　次に、図１０（ａ）に示されるように、ソース電極２１を形成する。
　次に、図１０（ｂ）に示されるように、基板１１の裏面において、ゲート電極２２が形成されている領域に対応する部分を除いた領域の一部をドライエッチングまたはイオンミリング等により除去しｎ－ＧａＮ層１２を露出させ裏面除去領域２３０を形成する。具体的には、基板１１の裏面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、基板１１の裏面が除去される領域に開口を有するレジストパターンを形成する。この後、レジストパターンの形成されていない領域の基板１１及びｎ－ＧａＮ層１２の一部をドライエッチング等により除去し、ｎ－ＧａＮ層１２を露出させ裏面除去領域２３０を形成する。形成される裏面除去領域２３０は、基板１１の裏面側において、ソース電極２１が形成されている領域に対応する部分に形成される。
　次に、図１０（ｃ）に示されるように、基板１１の裏面及びｎ－ＧａＮ層１２が露出している裏面除去領域２３０に裏面絶縁膜となる絶縁膜２３２を形成する。具体的には、プラズマＣＶＤによりＳｉＮからなる絶縁膜１３２を１０ｎｍ～１０μｍの厚さで成膜する。
　次に、図１１（ａ）に示されるように、裏面除去領域２３０に形成された絶縁膜２３２上に、第４の電極２３３を形成する。具体的には、絶縁膜２３２上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、第４の電極２３３が形成される部分に開口を有するレジストパターンを形成する。この後、真空蒸着によりＡｕ等を含む金属積層膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターン上に形成されている金属積層膜をリフトオフによりレジストパターンとともに除去する。これにより裏面除去領域２３０に形成されている絶縁膜２３２上に、第４の電極２３３を形成する。このように形成された第４の電極２３３は、ソース電極２１が形成されている領域に対応する部分に形成される。
　次に、図１１（ｂ）に示されるように、第４の電極２３３及び絶縁膜２３２上に絶縁膜２４２を形成し、更に、ゲート電極２２が形成されている領域に対応する部分の絶縁膜２３２及び絶縁膜２４２を除去し開口部２４３を形成する。具体的には、第４の電極２３３及び絶縁膜２３２上にプラズマＣＶＤによりＳｉＮからなる絶縁膜２４２を成膜する。この後、絶縁膜２４２上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、開口部２４３の形成される領域に開口を有するレジストパターンを形成する。更に、この後、フッ素を含むガスを用いたＲＩＥ等のドライエッチングを行なうことによりレジストパターンの形成されていない領域における絶縁膜２３２及び２４２を除去し、基板１１の裏面の一部を露出することにより開口部２４３を形成する。
　次に、図１１（ｃ）に示されるように、基板１１の裏面が露出している開口部２４３に接続されるドレイン電極２４４を形成する。具体的には、絶縁膜２４２の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ドレイン電極２４４が形成される領域に開口を有するレジストパターンを形成する。この後、真空蒸着によりＡｕ等からなる金属積層膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターン上に形成されている金属積層膜をリフトオフによりレジストパターンとともに除去する。これにより基板１１の裏面が露出している開口部２４３に接続されるドレイン電極２４４を形成することができる。
　以上により、本実施の形態における半導体装置を製造することができる。本実施の形態における半導体装置は、基板１１に設けられた不図示のビアホールにより、ソース電極２１と第４の電極２３３とが電気的に接続されている構造の半導体装置である。しかしながら、本実施の形態における半導体装置の別の構造のものとしては、基板１１に設けられた不図示のビアホールにより、ゲート電極２２と第４の電極２３３とが電気的に接続されている構造のものであってもよい。
　尚、上記以外の内容については、第１の実施の形態と同様である。
　〔第４の実施の形態〕
　次に、第４の実施の形態における半導体装置の製造方法について、図１２から図１４に基づき説明する。
　最初に、図１２（ａ）に示されるように、ｎ＋－ＳｉＣからなる基板１１上に、ＭＯＶＰＥ（Metal-Organic Vapor Phase Epitaxy）法により、不図示のバッファ層を形成し、更にその上に、ｎ－ＧａＮ層１２、ｐ－ＧａＮ層１３、ｎ－ＧａＮ層１４を積層形成する。
　次に、図１２（ｂ）に示されるように、後述するゲート電極２２の形成される領域に開口部４１を形成する。
　次に、図１２（ｃ）に示されるように、開口部４１の内部及びｎ－ＧａＮ層１４の表面にゲート絶縁膜１５を形成し、ゲート絶縁膜１５を介した開口部４１内にゲート電極２２を形成する。
　次に、図１３（ａ）に示されるように、ソース電極２１を形成する。具体的には、ゲート絶縁膜１５の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことによりソース電極２１が形成される領域に開口を有するレジストパターンを形成する。
　次に、図１３（ｂ）に示されるように、基板１１の裏面において、ゲート電極２２が形成されている領域に対応する部分に、ドレイン電極２３を形成する。尚、ソース電極２１が形成されている領域に対応する部分には、ドレイン電極２３は形成されない。
　次に、図１３（ｃ）に示されるように、基板１１の裏面及びドレイン電極２３上に絶縁膜３２を形成する。具体的には、基板１１の裏面及びドレイン電極２３上にプラズマＣＶＤによりＳｉＮからなる絶縁膜３２を１０ｎｍ～１０μｍの厚さで成膜する。
　次に、図１４に示されるように、ドレイン電極２３の形成されている領域における絶縁膜３２の一部を除去することにより開口部３４３を形成する。具体的には、絶縁膜３２上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、開口部３４３の形成される領域に開口を有するレジストパターンを形成する。この後、フッ素を含むガスを用いてＲＩＥ等のドライエッチングを行なうことにより、レジストパターンの形成されていない領域における絶縁膜３２を除去し、ドレイン電極２３の表面の一部を露出させる。
　以上により、本実施の形態における半導体装置を製造することができる。本実施の形態における半導体装置では、ドレイン電極２３は基板１１の裏面において、ゲート電極２２が形成されている領域に対応した部分に形成されており、ソース電極２１が形成されている領域に対応する部分には形成されていない。よって、第４の電極を設けることなく、ソース－ドレイン間に流れるリーク電流を減らすことができる。
　尚、上記以外の内容については、第１の実施の形態と同様である。
　〔第５の実施の形態〕
　次に、第５の実施の形態における半導体装置の製造方法について、図１５から図１７に基づき説明する。
　最初に、図１５（ａ）に示されるように、ｎ＋－ＳｉＣからなる基板１１上に、ＭＯＶＰＥ（Metal-Organic Vapor Phase Epitaxy）法により、不図示のバッファ層を形成し、更にその上に、ｎ－ＧａＮ層１２、ｐ－ＧａＮ層１３、ｎ－ＧａＮ層１４を積層形成する。
　次に、図１５（ｂ）に示されるように、後述するゲート電極２２の形成される領域に開口部４１を形成する。
　次に、図１５（ｃ）に示されるように、開口部４１の内部及びｎ－ＧａＮ層１４の表面にゲート絶縁膜１５を形成し、ゲート絶縁膜１５を介した開口部４１内にゲート電極２２を形成する。
　次に、図１６（ａ）に示されるように、ソース電極２１を形成する。
　次に、図１６（ｂ）に示されるように、基板１１の裏面において、ゲート電極２２が形成されている領域に対応する部分を除いた領域の一部をドライエッチングまたはイオンミリング等により除去しｎ－ＧａＮ層１２を露出させ裏面除去領域２３０を形成する。具体的には、基板１１の裏面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、基板１１の裏面が除去される領域に開口を有するレジストパターンを形成する。この後、レジストパターンの形成されていない領域の基板１１及びｎ－ＧａＮ層１２の一部をドライエッチング等を行なうことにより除去し、裏面除去領域２３０を形成する。形成される裏面除去領域２３０は、ソース電極２１が形成されている領域に対応する部分に形成される。
　次に、図１６（ｃ）に示されるように、基板１１の裏面及びｎ－ＧａＮ層１２が露出している裏面除去領域２３０に絶縁膜２３２を形成する。具体的には、プラズマＣＶＤによりＳｉＮからなる絶縁膜１３２を１０ｎｍ～１０μｍの厚さで成膜する。
　次に、図１７（ａ）に示されるように、ゲート電極２２が形成されている領域に対応する部分の絶縁膜２３２を除去し開口部４４３を形成する。具体的には、絶縁膜２３２上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、開口部４４３の形成される領域に開口を有するレジストパターンを形成する。更に、この後、フッ素を含むガスを用いてＲＩＥ等のドライエッチングによりレジストパターンの形成されていない領域における絶縁膜４３２を除去し、基板１１の裏面を露出させて開口部４４３を形成する。
　次に、図１７（ｂ）に示されるように、基板１１の裏面が露出している開口部４４３において接続されるドレイン電極４４４を形成する。具体的には、絶縁膜２３２の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ドレイン電極４４４が形成される領域に開口を有するレジストパターンを形成する。この後、真空蒸着によりＡｕ等からなる金属積層膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターン上に形成されている金属積層膜をリフトオフによりレジストパターンとともに除去する。これによりレイン電極４４４を形成することができる。ドレイン電極４４４は、基板１１の裏面が露出している開口部４４３において、基板１１の裏面と接続される。
　以上により、本実施の形態における半導体装置を製造することができる。本実施の形態における半導体装置では、ドレイン電極２３は基板１１の裏面において、ゲート電極２２が形成されている領域に対応した部分に形成されており、ソース電極２１が形成されている領域に対応する武運には形成されてはいない。よって、第４の電極を設けることなく、ソース－ドレイン間に流れるリーク電流を減らすことができる。
　尚、上記以外の内容については、第３の実施の形態と同様である。
　以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
１１　　　　基板
１２　　　　ｎ－ＧａＮ層
１３　　　　ｐ－ＧａＮ層
１４　　　　ｎ－ＧａＮ層
１５　　　　ゲート絶縁膜
２１　　　　ソース電極
２２　　　　ゲート電極
２３　　　　ドレイン電極
３１　　　　第４の電極
３２　　　　絶縁膜（裏面絶縁膜）
４２　　　　絶縁膜
４３　　　　開口部

Claims (20)

  1. 　導電性を有する半導体基板の一方の面上に形成された第１の導電型の第１の半導体層と、
    　前記第１の半導体層上に形成された第２の導電型の第２の半導体層と、
    　前記第２の半導体層上に形成された第１の導電型の第３の半導体層と、
    　前記第３の半導体層、前記第２の半導体層及び前記第１の半導体層の一部を除去することにより形成された開口部と、
    　前記開口部の内壁を覆うように形成されたゲート絶縁膜と、
    　前記ゲート絶縁膜を介し前記開口部内に形成されたゲート電極と、
    　前記第３の半導体層の表面に形成されたソース電極と、
    　前記半導体基板の他方の面と、前記ゲート電極に対応する部分において接続されているドレイン電極と、
    　前記半導体基板の他方の面において、前記ソース電極に対応する部分に形成された第４の電極と、
    　を有することを特徴とする半導体装置。
  2. 　前記第４の電極は、前記半導体基板の他方の面に形成された裏面絶縁膜上に形成されているものであることを特徴とする請求項１に記載の半導体装置。
  3. 　導電性を有する半導体基板の一方の面上に形成された第１の導電型の第１の半導体層と、
    　前記第１の半導体層上に形成された第２の導電型の第２の半導体層と、
    　前記第２の半導体層上に形成された第１の導電型の第３の半導体層と、
    　前記第３の半導体層、前記第２の半導体層及び前記第１の半導体層の一部を除去することにより形成された開口部と、
    　前記開口部の内壁を覆うように形成されたゲート絶縁膜と、
    　前記ゲート絶縁膜を介し前記開口部内に形成されたゲート電極と、
    　前記第３の半導体層の表面に形成されたソース電極と、
    　前記半導体基板の他方の面より、前記ソース電極に対応する部分の前記半導体基板及び前記第１の半導体層の一部を除去することにより形成された裏面除去領域と、
    　前記第１の半導体層が露出している前記裏面除去領域に形成された第４の電極と、
    　前記半導体基板の他方の面と、前記ゲート電極に対応する部分において接続されているドレイン電極と、
    　を有することを特徴とする半導体装置。
  4. 　前記第４の電極は、前記第１の半導体層が露出している裏面絶縁膜上に形成されているものであることを特徴とする請求項３に記載の半導体装置。
  5. 　前記第４の電極に印加される電位は、前記ドレイン電極に印加される電位から前記ソース電極に印加される電位の間の電位であることを特徴とする請求項１から４のいずれかに記載の半導体装置。
  6. 　前記第４の電極に印加される電位は、前記ソース電極に印加される電位または前記ゲート電極に印加される電位であることを特徴とする請求項１から４のいずれかに記載の半導体装置。
  7. 　前記ドレイン電極と前記第４の電極との間には、絶縁膜が形成されていることを特徴とする請求項１から６のいずれかに記載の半導体装置。
  8. 　導電性を有する半導体基板の一方の面上に形成された第１の導電型の第１の半導体層と、
    　前記第１の半導体層上に形成された第２の導電型の第２の半導体層と、
    　前記第２の半導体層上に形成された第１の導電型の第３の半導体層と、
    　前記第３の半導体層、前記第２の半導体層及び前記第１の半導体層の一部を除去することにより形成された開口部と、
    　前記開口部の内壁を覆うように形成されたゲート絶縁膜と、
    　前記ゲート絶縁膜を介し前記開口部内に形成されたゲート電極と、
    　前記第３の半導体層の表面に形成されたソース電極と、
    　前記半導体基板の他方の面において、前記ソース電極に対応する部分には接続されることなく、前記ゲート電極に対応する部分と接続されているドレイン電極と、
    　を有することを特徴とする半導体装置。
  9. 　前記半導体基板の他方の面において、前記ソース電極に対応する部分には裏面絶縁膜が形成されていることを特徴とする請求項８に記載の半導体装置。
  10. 　導電性を有する半導体基板の一方の面上に形成された第１の導電型の第１の半導体層と、
    　前記第１の半導体層上に形成された第２の導電型の第２の半導体層と、
    　前記第２の半導体層上に形成された第１の導電型の第３の半導体層と、
    　前記第３の半導体層、前記第２の半導体層及び前記第１の半導体層の一部を除去することにより形成された開口部と、
    　前記開口部の内壁を覆うように形成されたゲート絶縁膜と、
    　前記ゲート絶縁膜を介し前記開口部内に形成されたゲート電極と、
    　前記第３の半導体層の表面に形成されたソース電極と、
    　前記半導体基板の他方の面より、前記ソース電極に対応する部分の前記半導体基板及び前記第１の半導体層の一部を除去することにより形成された裏面除去領域と、
    　前記半導体基板の他方の面と、前記ゲート電極に対応する部分において接続されているドレイン電極と、
    　を有することを特徴とする半導体装置。
  11. 　前記第１の半導体層が露出している前記裏面除去領域には、裏面絶縁膜が形成されていることを特徴とする請求項１０に記載の半導体装置。
  12. 　前記第１の半導体層、前記第２の半導体層及び前記第３の半導体層は、ＧａＮを含む材料により形成されているものであることを特徴とする請求項１から１１のいずれかに記載の半導体装置。
  13. 　導電性を有する半導体基板の一方の面上に、第１の導電型の第１の半導体層、第２の導電型の第２の半導体層、第１の導電型の第３の半導体層を積層形成する工程と、
    　前記第２の半導体層、前記第３の半導体層及び前記第１の半導体層の一部を除去し開口部を形成する工程と、
    　前記開口部内にゲート絶縁膜を形成する工程と、
    　前記ゲート絶縁膜を介し前記開口部内にゲート電極を形成する工程と、
    　前記第３の半導体層上にソース電極を形成する工程と、
    　前記半導体基板の他方の面において、前記ゲート電極に対応する部分と接続されるドレイン電極を形成する工程と、
    　前記半導体基板の他方の面において、前記ソース電極に対応する部分に第４の電極を形成する工程と、
    　を有することを特徴とする半導体装置の製造方法。
  14. 　前記第４の電極を形成する工程の前に、前記半導体基板の他方の面に裏面絶縁膜を形成する工程を有し、
    　前記第４の電極は前記裏面絶縁膜上に形成されるものであることを特徴とする請求項１３に記載の半導体装置の製造方法。
  15. 　導電性を有する半導体基板の一方の面上に、第１の導電型の第１の半導体層、第２の導電型の第２の半導体層、第１の導電型の第３の半導体層を積層形成する工程と、
    　前記第２の半導体層、前記第３の半導体層及び前記第１の半導体層の一部を除去し開口部を形成する工程と、
    　前記開口部内にゲート絶縁膜を形成する工程と、
    　前記ゲート絶縁膜を介し前記開口部内にゲート電極を形成する工程と、
    　前記第３の半導体層上にソース電極を形成する工程と、
    　前記半導体基板の他方の面より、前記ソース電極に対応する部分の前記半導体基板及び前記第１の半導体層の一部を除去することにより裏面除去領域を形成する工程と、
    　前記裏面除去領域に第４の電極を形成する工程と、
    　前記半導体基板の他方の面において、前記ゲート電極に対応する部分と接続されるドレイン電極を形成する工程と、
    　を有することを特徴とする半導体装置の製造方法。
  16. 　前記裏面除去領域を形成する工程の後、前記第４の電極を形成する工程の前に、前記第１の半導体層が露出している前記裏面除去領域に裏面絶縁膜を形成する工程を有し、
    　前記第４の電極は前記裏面絶縁膜上に形成されるものであることを特徴とする請求項１５に記載の半導体装置の製造方法。
  17. 　導電性を有する半導体基板の一方の面上に、第１の導電型の第１の半導体層、第２の導電型の第２の半導体層、第１の導電型の第３の半導体層を積層形成する工程と、
    　前記第２の半導体層、前記第３の半導体層及び前記第１の半導体層の一部を除去し開口部を形成する工程と、
    　前記開口部内にゲート絶縁膜を形成する工程と、
    　前記ゲート絶縁膜を介し前記開口部内にゲート電極を形成する工程と、
    　前記第３の半導体層上にソース電極を形成する工程と、
    　前記半導体基板の他方の面において、前記ソース電極に対応する部分には接続されることなく、前記ゲート電極に対応する部分と接続されるドレイン電極を形成する工程と、
    　を有することを特徴とする半導体装置の製造方法。
  18. 　前記半導体基板の他方の面における前記ソース電極に対応する部分において、裏面絶縁膜を形成する工程を有することを特徴とする請求項１７に記載の半導体装置の製造方法。
  19. 　導電性を有する半導体基板の一方の面上に、第１の導電型の第１の半導体層、第２の導電型の第２の半導体層、第１の導電型の第３の半導体層を積層形成する工程と、
    　前記第２の半導体層、前記第３の半導体層及び前記第１の半導体層の一部を除去し開口部を形成する工程と、
    　前記開口部内にゲート絶縁膜を形成する工程と、
    　前記ゲート絶縁膜を介し前記開口部内にゲート電極を形成する工程と、
    　前記第３の半導体層上にソース電極を形成する工程と、
    　前記半導体基板の他方の面より、前記ソース電極に対応する部分の前記半導体基板及び前記第１の半導体層の一部を除去することにより裏面除去領域を形成する工程と、
    　前記半導体基板の他方の面において、前記ゲート電極に対応する部分と接続されるドレイン電極を形成する工程と、
    　を有することを特徴とする半導体装置の製造方法。
  20. 　前記裏面除去領域を形成する工程の後、前記第１の半導体層が露出している前記裏面除去領域に、裏面絶縁膜を形成する工程を有することを特徴とする請求項１９に記載の半導体装置の製造方法。
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