JP2017092384A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】チャージアップに起因するダメージを抑制することが可能な半導体装置の製造方法を提供すること。
【解決手段】端部を含む上面に活性領域を備えたウェーハに対して、その下面から前記上面の端部における前記活性領域にかけて連続して延在する金属層を形成する第１工程と、前記ウェーハ上の半導体チップとなる第１領域の一部と、スクライブラインとなる第２領域の少なくとも一部を含む領域に、不活性領域によって区画された活性領域を形成する第２工程と、前記第１及び第２工程の後、プラズマエッチングによって、前記ウェーハ上に設けられた絶縁膜に開口を形成する第３工程と、を有し、前記端部における前記活性領域は、前記第２領域における前記活性領域と電気的に接続されている半導体装置の製造方法。
【選択図】図１

Description

本件は半導体装置の製造方法に関する。
半導体装置の製造工程においては、例えばプラズマエッチング、プラズマアッシング、イオン注入およびプラズマＣＶＤ（Chemical Vapor Deposition：化学気相成長法）など、プラズマを用いた工程が実施される。プラズマエッチングでは、例えば四フッ化炭素（ＣＦ４）または六フッ化硫黄（ＳＦ６）などのフッ素系ガスを電離させて、プラズマ化する。プラズマ中のイオンおよびラジカルにより、窒化シリコン（ＳｉＮ）膜などの絶縁膜をエッチングする。プラズマエッチングなどのドライエッチングを行うことで、ウェーハの表面に電荷（チャージ）が蓄積する（チャージアップ）。特許文献１には、ドライエッチングにおいて、チャージアップでシリコン基板に入った電子と、正イオンとを結合させる技術が開示されている。
特開平１０−７９３９２号公報
プラズマエッチングを行うことで、ウェーハの表面に電荷（チャージ）が蓄積する（チャージアップ）。チャージアップにより、ウェーハの表面とウェーハ内部との間に電位差が生じ、電位差によって誘発されるプラズマからの電流がウェーハに流れる。電流によってウェーハ中の半導体層にダメージが発生する。この結果、半導体装置を駆動させた際のリーク電流が増大する。また、例えば絶縁膜のエッチングなどにおいてアーキングが発生し、半導体層が破損することもある。例えば窒化ガリウム（ＧａＮ）などの窒化物半導体によりウェーハが形成されている場合、窒化物半導体は高抵抗であるため、チャージはウェーハの表面に集中しやすい。特にウェーハの中心にチャージがたまりやすい。したがって、チャージアップに起因するダメージが発生しやすい。
本願発明は、上記課題に鑑み、チャージアップに起因するダメージを抑制することができる電子回路を提供することを目的とする。
本発明の一形態は、端部を含む上面に活性領域を備えたウェーハに対して、その下面から前記上面の端部における前記活性領域にかけて連続して延在する金属層を形成する第１工程と、前記ウェーハ上の半導体チップとなる第１領域の一部と、スクライブラインとなる第２領域の少なくとも一部を含む領域に、不活性領域によって区画された活性領域を形成する第２工程と、前記第１及び第２工程の後、プラズマエッチングによって、前記ウェーハ上に設けられた絶縁膜に開口を形成する第３工程と、を有し、前記端部における前記活性領域は、前記第２領域における前記活性領域と電気的に接続されている半導体装置の製造方法である。
上記発明によれば、チャージアップに起因するダメージを抑制することができる半導体装置の製造方法を提供することが可能となる。
図１（ａ）は誘導結合型プラズマ（Induced Coupled Plasma：ＩＣＰ）エッチングを示す図である。図１（ｂ）は実施例１に係るウェーハを示す断面図である。図１（ｃ）は比較例に係るウェーハを示す断面図である。 図２（ａ）はウェーハを例示する平面図である。図２（ｂ）はウェーハを例示する断面図である。 図３（ａ）はウェーハを例示する平面図である。図３（ｂ）は図３（ａ）の線Ｂ−Ｂに沿った断面図である。 図４（ａ）は第１領域を例示する断面図である。図４（ｂ）は第２領域を例示する断面図である。 図５（ａ）はウェーハを例示する平面図である。図５（ｂ）はウェーハの端部付近を拡大した平面図である。図５（ｃ）は図５（ｂ）の線Ｃ−Ｃに沿った断面図である。 図６はウェーハのうち１つの半導体チップとなる部分を拡大した平面図である。 図７（ａ）は第１領域を例示する断面図である。図７（ｂ）は第２領域を例示する断面図である。 図８（ａ）は第１領域を例示する断面図である。図８（ｂ）は第２領域を例示する断面図である。 図９（ａ）は第１領域を例示する断面図である。図９（ｂ）は第２領域を例示する断面図である。 図１０（ａ）は第１領域を例示する断面図である。図１０（ｂ）は第２領域を例示する断面図である。 図１１はウェーハを例示する平面図である。 図１２（ａ）は第１領域を例示する断面図である。図１２（ｂ）は第２領域を例示する断面図である。 図１３（ａ）は第１領域を例示する断面図である。図１３（ｂ）は第２領域を例示する断面図である。 図１４（ａ）は第１領域を例示する断面図である。図１４（ｂ）は第２領域を例示する断面図である。 図１５（ａ）は第１領域を例示する断面図である。図１５（ｂ）は第２領域を例示する断面図である。 図１６はウェーハを例示する平面図である。 図１７（ａ）は第１領域を例示する断面図である。図１７（ｂ）は第２領域を例示する断面図である。 図１８（ａ）はウェーハを例示する断面図である。図１８（ｂ）は半導体装置を例示する断面図である。 図１９はリーク電流の測定結果を示す図である。
本発明の一形態は、（１）端部を含む上面に活性領域を備えたウェーハに対して、その下面から前記上面の端部における前記活性領域にかけて連続して延在する金属層を形成する第１工程と、前記ウェーハ上の半導体チップとなる第１領域の一部と、スクライブラインとなる第２領域の少なくとも一部を含む領域に、不活性領域によって区画された活性領域を形成する第２工程と、前記第１及び第２工程の後、プラズマエッチングによって、前記ウェーハ上に設けられた絶縁膜に開口を形成する第３工程と、を有し、前記端部における前記活性領域は、前記第２領域における前記活性領域と電気的に接続されている半導体装置の製造方法である。プラズマエッチングにより、ウェーハ表面がチャージアップする。プラズマエッチングにより絶縁膜が除去され、第１領域および第２領域の活性領域が露出する。このため、チャージは第１領域および第２領域の活性領域に分散する。また、金属層はウェーハの上面の端部に設けられ、活性領域と接触する。このため、チャージは、第２領域の活性領域を通じて金属層に流れ、ウェーハの下面に逃げる。これにより、ウェーハの上面からチャージが除去される。この結果、チャージアップに起因するダメージを抑制することができる。
（２）前記金属層は、前記ウェーハの下面に対して原料を照射する、蒸着法またはスパッタリング法を実施することにより、前記ウェーハの下面から前記上面の活性領域に連続して延在して形成されることが好ましい。
（３）前記ウェーハの下面における前記金属層は、前記第３工程におけるプラズマエッチングにおいて、接地電位に接続されることが好ましい。チャージが金属層に流れるため、チャージアップに起因するダメージは抑制される。
（４）前記開口は、ゲート電極を形成するためのゲート窓であることが好ましい。これにより、ゲート電極の設けられる領域のダメージを抑制し、リーク電流を低減することができる。
（５）前記第２領域における活性領域は、前記スクライブラインの幅方向の中央部に位置し、前記第２領域における不活性領域は前記スクライブラインの幅方向の端部に位置し、前記第２領域の活性領域よりも大きな幅で前記スクライブラインにおける前記ウェーハを切断する工程を有することが好ましい。ウェーハを切断することにより、第２領域の活性領域は除去され、半導体チップの端部は不活性領域となる。このため、半導体チップのショートが抑制される。
本発明の実施例について説明する。
まず、本発明の実施例１の原理について説明する。図１（ａ）は誘導結合型プラズマ（Induced Coupled Plasma：ＩＣＰ）エッチングを示す図である。図１（ａ）に示すように、プラズマエッチング装置２０はチャンバー２２、ステージ２４、高周波電源２５、キャパシタ２６およびコイル２８を備える。ステージ２４は、チャンバー２２内であって、コイル２８と対向する位置に設けられている。ステージ２４はキャパシタ２６を介して高周波電源２５に接続されている。ウェーハ１０は、チャンバー２２内のステージ２４上に配置される。ウェーハ１０は、例えば窒化物半導体層などの半導体層を含む。ウェーハ１０は、図４（ａ）および図４（ｂ）で後述する不活性化処理の実行後のものである。
図１（ｂ）は実施例１に係るウェーハ１０を示す断面図である。図１（ｂ）に示すように、ウェーハ１０は、活性領域１２および不活性領域１４を含む。図１（ｂ）に示すように、ウェーハ１０のうち、半導体チップとなる領域（第１領域１６）およびスクライブラインとなる領域（第２領域１８）、および端部１９において、ウェーハ１０の下面から上面にかけて活性領域１２が形成されている。第２領域１８の活性領域と端部１９の活性領域とは連続している。ウェーハ１０のうち一部の領域の上面側に不活性領域１４が形成されている。金属層３０が、ウェーハ１０の下面から上面の端部にかけて設けられている。金属層３０は、活性領域１２の上面、側面および下面に接触している。また、ウェーハ１０の上面には、窒化シリコン（ＳｉＮ）膜などの絶縁膜４４が設けられ、絶縁膜４４上にはレジスト４６が設けられている。レジスト４６は第１領域１６上に開口部４６ａを有し、第２領域１８上に開口部４６ｂを有する。
図１（ｃ）は比較例に係るウェーハ１０Ｒを示す断面図である。ウェーハ１０Ｒにおいては、第２領域１８および端部１９の上面側は不活性領域１４である。また、金属層３０はウェーハ１０Ｒに設けられていない。
図１（ａ）に示したプラズマエッチング装置２０を用いてプラズマエッチング処理を行う。チャンバー２２内には例えばＳＦ６ガスなどのエッチングガスが導入される。チャンバー２２内の圧力は例えば０．１〜５Ｐａである。コイル２８に電流を流すことで発生する電界および磁界により、ＳＦ６ガスがプラズマ化する。高周波電源２５のバイアスパワーは例えば１０Ｗである。図１（ｂ）および図１（ｃ）に破線の矢印で示すように、イオンおよびラジカルをウェーハ１０および１０Ｒに衝突させることで、絶縁膜４４のエッチングを行う。絶縁膜４４を除去することにより、ウェーハ１０および１０Ｒの上面が露出する。
図１（ｂ）および図１（ｃ）に示すように、プラズマエッチングが行われることで、絶縁膜４４およびレジスト４６の表面に正の電荷（チャージ）が蓄積する、いわゆるチャージアップが起こる。
図１（ｃ）に示した比較例では、チャージアップにより、プラズマとウェーハ１０Ｒとの間に電位差が生じ、電位差によって誘発されるプラズマからの電流がウェーハに流れる。図１（ｃ）中に実線の矢印で示すように、チャージが第１領域１６の活性領域１２に集中するため、第１領域１６の活性領域１２に大きな電流Ａ１が流れる。電流Ａ１が流れることにより第１領域１６の活性領域１２にダメージが発生する。この結果、ウェーハ１０Ｒに形成される電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）などの半導体装置が劣化する。活性領域１２のうちゲート電極直下のチャネル層などの半導体層（ゲート領域）にダメージが生じると、ＦＥＴを駆動させた際のゲートリーク電流が増大する。また、プラズマエッチング工程などにおいてアーキングが発生し、ウェーハ１０Ｒに形成されたキャパシタなどの受動素子またはＦＥＴなどが破損することもある。ウェーハ１０Ｒに含まれる絶縁基板、およびＧａＮなどの窒化物半導体は高抵抗であるため、チャージはウェーハ１０Ｒの表面に集中しやすく、特にウェーハの中心にたまりやすい。したがって、チャージアップに起因するダメージが発生しやすい。
一方、図１（ｂ）に示した実施例１では、プラズマエッチングにより、第１領域１６および第２領域１８の活性領域１２が露出する。このため、実施例１において露出する活性領域１２の面積が比較例よりも大きくなる。したがって、図１（ｂ）中に実線の矢印で示すように、チャージが第１領域１６および第２領域１８両方の活性領域１２に分散する。また、金属層３０は活性領域１２の下面、側面および上面に接触する。このため、チャージは、第２領域１８および端部１９の活性領域１２を通じて金属層３０に流れ込み、さらにウェーハ１０の下面に流れる。
これにより、ウェーハ１０上面のチャージが除去される。この結果、ウェーハ１０に流れる電流Ａ１は、比較例より小さくなる。したがって、第１領域１６の活性領域１２のダメージが抑制される。活性領域１２のゲート領域のダメージが抑制されることにより、ＦＥＴを駆動させた際のリーク電流も低減する。また、アーキングも抑制される。後述の図５（ａ）に示すように、第２領域１８の活性領域は第２領域１８の延在方向に延在する。また図１（ｂ）に示すように、活性領域１２はウェーハ１０の端部１９において金属層３０と接触している。このため、ウェーハ１０の中央部のチャージが、第２領域１８および端部１９の活性領域１２を通じて、金属層３０に流れる。この結果、ウェーハ１０の中央部におけるチャージの集中が抑制され、チャージアップによるダメージが抑制される。また、ウェーハ１０全体がほぼ同一電位となるため、プラズマエッチングのエッチングレートがほぼ一定となる。この結果、安定したエッチングが可能となる。
次に、ウェーハ１０の層構造について説明する。図２（ａ）はウェーハ１０を例示する平面図である。図２（ｂ）はウェーハ１０を例示する断面図である。図２（ｂ）に示すように、ウェーハ１０においては、下から基板３２、チャネル層３４、電子供給層３６およびキャップ層３８が積層されている。電子供給層３６はチャネル層３４の上面に接触している。基板３２とチャネル層３４との間にバッファ層が設けられていてもよい。
基板３２は例えばＳｉＣ（炭化シリコン）、Ｓｉ（シリコン）またはサファイアなどにより形成されている。チャネル層３４、電子供給層３６、及びキャップ層３８は、例えばエピタキシャル成長された窒化物半導体層である。チャネル層３４は例えばｉ−ＧａＮ（ノンドープの窒化ガリウム）により形成されている。電子供給層３６は、例えばＡｌＧａＮ（窒化アルミニウムガリウム）により形成されている。キャップ層３８は例えばＧａＮにより形成されている。
次に、実施例１に係る半導体装置の製造方法について、詳しく説明する。図３（ａ）はウェーハ１０を例示する平面図である。図３（ｂ）は図３（ａ）の線Ｂ−Ｂに沿った断面図である。図３（ａ）および図３（ｂ）に示すように、蒸着法（真空蒸着法）またはスパッタリング法などにより、ウェーハ１０の下面に向かって原料を照射することで、ウェーハ１０に金属層３０を形成する。蒸着法またはスパッタリング法などによれば、照射された原料は、図３（ａ）に示すように、ウェーハ１０の下面のみならず、側面および上面の端部にまで連続して延在し、金属層３０はウェーハ１０を囲む。図３（ｂ）に示すように、金属層３０はウェーハ１０の下面、側面、および上面の端部に接触する。金属層３０は例えばウェーハ１０に近い方からチタン／タングステン（Ｔｉ／Ｗ）を積層した膜であり、２００ｎｍの厚さを有する。
図４（ａ）は第１領域１６を例示する断面図である。図４（ｂ）は第２領域１８を例示する断面図である。図４（ａ）に示すように第１領域１６における活性領域を活性領域１２ａと記載し、図４（ｂ）に示すように第２領域１８における活性領域を活性領域１２ｂと記載することがある。図４（ａ）および図４（ｂ）に示すように、ウェーハ１０の上面にレジスト４０を形成する。図４（ａ）に示すように、第１領域１６の中央部はレジスト４０に覆われ、周縁部はレジスト４０から露出する。図４（ｂ）に示すように、第２領域１８の中央部はレジスト４０に覆われ、周縁部はレジスト４０から露出する。レジスト４０を形成した後、例えば加速電圧３０〜１２０ｋｅＶ、ドーズ量１〜５×１０１２／ｃｍ２で、アルゴン（Ａｒ）イオンを注入することにより、ウェーハ１０のレジスト４０から露出した領域を不活性化する。図４（ａ）および図４（ｂ）に示すように、キャップ層３８、電子供給層３６、およびチャネル層３４の上側の一部が不活性領域１４となる。第１領域１６の中央部および第２領域１８の中央部は不活性化されず、活性領域１２ａが残存する。スクライブラインの幅方向において第２領域１８の中央部が活性領域１２ｂ、端部が不活性領域１４となる。不活性化処理の後、レジスト４０を除去する。
図５（ａ）はウェーハ１０を例示する平面図である。図５（ｂ）はウェーハ１０の端部付近を拡大した平面図である。図５（ｃ）は図５（ｂ）の線Ｃ−Ｃに沿った断面図である。図６はウェーハ１０のうち１つの半導体チップとなる部分を拡大した平面図である。図５（ａ）、図５（ｂ）および図６に示すように、第１領域１６の活性領域１２ａは不活性領域１４に囲まれる。不活性領域１４は第２領域１８の活性領域１２ｂに囲まれる。図５（ａ）から図５（ｃ）に示すように、複数の活性領域１２ａの間は、活性領域１２ｂおよび不活性領域１４により分離される。また、図５（ｃ）に示すように、ウェーハ１０の端部１９は金属層３０に覆われているため、Ａｒイオンから保護され、不活性化されない。したがって、ウェーハ１０の端部に活性領域１２（活性領域１２ｃとする）が残存し、金属層３０と接触する。また図５（ｂ）に示すように活性領域１２ｂは第２領域１８の延在方向に延在しており、図５（ｃ）に示すように端部１９の活性領域１２ｃと連続し、電気的に接続されている。
図７（ａ）は第１領域１６を例示する断面図である。図７（ｂ）は第２領域１８を例示する断面図である。図７（ａ）に示すように、例えば蒸着・リフトオフ法により、第１領域１６のキャップ層３８の上面に、例えば２つのオーミック電極４２を形成する。その後、例えば６００℃で熱処理を行うことで、活性領域１２ａとオーミック電極４２との間でオーミック接触を形成する。２つのオーミック電極４２のうち一方はソース電極、他方はドレイン電極として機能する。オーミック電極４２は、例えばキャップ層に近い方から順にタンタル／アルミニウム／タンタル（Ｔａ／Ａｌ／Ｔａ）などの金属を積層した、厚さ３００〜５００ｎｍの電極である。図７（ｂ）に示すように、オーミック電極４２は第２領域１８には形成されない。
図８（ａ）は第１領域１６を例示する断面図である。図８（ｂ）は第２領域１８を例示する断面図である。図８（ａ）および図８（ｂ）に示すように、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法または原子層堆積（Atomic Layer Deposition：ＡＬＤ）法などにより、ウェーハ１０の上面に絶縁膜４４を形成する。絶縁膜４４は、例えば厚さ５０〜１００ｎｍのＳｉＮなどの絶縁体により形成されている。
図９（ａ）は第１領域１６を例示する断面図である。図９（ｂ）は第２領域１８を例示する断面図である。図９（ａ）および図９（ｂ）に示すように、絶縁膜４４の上にレジスト４６を形成する。図９（ａ）に示すように、レジスト４６は第１領域１６のキャップ層３８の上に開口部４６ａを有する。図９（ｂ）に示すように、レジスト４６は第２領域１８のキャップ層３８の上に開口部４６ｂを有する。開口部４６ａおよび４６ｂからは絶縁膜４４が露出する。
図１０（ａ）は第１領域１６を例示する断面図であり、図１１の線Ｄ−Ｄに沿った断面図である。図１０（ｂ）は第２領域１８を例示する断面図である。図１１はウェーハ１０のうち１つの半導体チップとなる部分を拡大した平面図である。図１０（ａ）、図１０（ｂ）および図１１に示すように、レジスト４６の開口部４６ａおよび４６ｂから露出する絶縁膜４４を、プラズマエッチングにより除去する。図１０（ａ）および図１１に示すように、プラズマエッチングにより、絶縁膜４４に開口部４４ａが形成される。開口部４４ａはゲート窓であり、活性領域１２ａの一部（ゲート領域）が開口部４４ａから露出する。図１０（ｂ）および図１１に示すように、プラズマエッチングにより、絶縁膜４４に開口部４４ｂが形成され、活性領域１２ｂが開口部４４ｂから露出する。また図１１に示すように、ソースパッドおよびドレインパッドの設けられる領域には開口部４４ｃが形成される。なお、開口部４４ｃは設けなくてもよい。プラズマエッチングには、例えば図１（ａ）に示したプラズマエッチング装置２０を用いる。プラズマエッチングは例えばエッチングガスにＳＦ６ガス、圧力０．１〜５Ｐａ、バイアスパワー１０Ｗの条件で実施する。金属層３０はプラズマエッチング装置２０の接地電位に接続する。プラズマエッチングの後、レジスト４６を除去する。
プラズマエッチングにより、ウェーハ１０の表面がチャージアップする。図１（ｂ）において説明したように、チャージは第１領域１６および第２領域１８の活性領域１２に分散する。第２領域１８の活性領域１２ｂはウェーハ１０の端部まで延在し、端部１９の活性領域１２ｃと連続している。金属層３０はウェーハ１０の端部において活性領域１２ｃと接触している。ウェーハ１０の下面の金属層３０はプラズマエッチング装置２０の接地電位に接続されるため、チャージは第２領域１８を通じて金属層３０に流れ、ウェーハ１０の裏面側に流れ込む。したがって、チャージはウェーハ１０の上面から除去される。この結果、チャージアップに起因する第１領域１６の活性領域１２ａのダメージが抑制される。第１領域１６の活性領域１２ａのうちゲート電極の直下となるチャネル層３４など半導体層のダメージが抑制されるため、リーク電流が低減する。
ウェーハ１０の基板３２が例えばＳｉＣまたはサファイアなどにより形成された絶縁基板の場合、ウェーハ１０の表面はチャージアップしやすい。また、ウェーハ１０に含まれる半導体がＧａＮのような窒化物半導体の場合、ウェーハ１０の表面はチャージアップしやすい。実施例１によれば、ウェーハ１０が絶縁基板および窒化物半導体を含んでいる場合でも、チャージを除去することができる。この結果、チャージアップに起因するダメージを抑制することができる。
図１２（ａ）は第１領域１６を例示する断面図である。図１２（ｂ）は第２領域１８を例示する断面図である。図１２（ａ）に示すように、例えば蒸着・リフトオフ法により、プラズマエッチングにより露出した第１領域１６のキャップ層３８の上面に、ゲート電極４８を形成する。ゲート電極４８は、キャップ層３８に近い方から順にニッケル／パラジウム／金（Ｎｉ／Ｐｄ／Ａｕ）を積層して形成されており、厚さは例えば３００〜６００ｎｍである。図１２（ｂ）に示すように、ゲート電極４８は、第２領域１８には形成されない。
図１３（ａ）は第１領域１６を例示する断面図である。図１３（ｂ）は第２領域１８を例示する断面図である。図１３（ａ）および図１３（ｂ）に示すように、例えばプラズマＣＶＤ法またはＡＬＤ法などにより、絶縁膜５０を形成する。図１３（ａ）に示すように、絶縁膜５０は絶縁膜４４およびゲート電極４８を覆う。図１３（ｂ）に示すように、絶縁膜５０は第２領域１８におけるキャップ層３８を覆う。絶縁膜５０は、例えば厚さ５０〜４００ｎｍのＳｉＮなどの絶縁体により形成されている。
図１４（ａ）は第１領域１６を例示する断面図である。図１４（ｂ）は第２領域１８を例示する断面図である。図１４（ａ）および図１４（ｂ）に示すように、絶縁膜５０の上にレジスト５２を形成する。図１４（ａ）に示すように、レジスト５２は第１領域１６において、オーミック電極４２の上に開口部５２ａを有する。図１４（ｂ）に示すように、レジスト５２は第２領域１８の絶縁膜５０の上に開口部５２ｂを有する。開口部５２ａおよび５２ｂからは絶縁膜５０が露出する。
図１５（ａ）は第１領域１６を例示する断面図であり、図１６の線Ｅ−Ｅに沿った断面図である。図１５（ｂ）は第２領域１８を例示する断面図である。図１６はウェーハ１０のうち１つの半導体チップとなる部分を拡大した平面図である。図１５（ａ）、図１５（ｂ）および図１６に示すように、プラズマエッチングを行い、レジスト５２の開口部５２ａおよび５２ｂから露出する絶縁膜５０を除去する。図１５（ａ）および図１６に示すように、プラズマエッチングにより、絶縁膜４４および５０に開口部５１が形成され、オーミック電極４２の表面が開口部５１から露出する。図１５（ｂ）および図１６に示すように、プラズマエッチングにより、絶縁膜４４および５０に開口部５３が形成され、活性領域１２ｂが開口部５３から露出する。また図１６に示すように、ゲートパッド、ソースパッドおよびドレインパッドの設けられる領域には開口部５５が形成される。プラズマエッチングには、例えば図１（ａ）に示したプラズマエッチング装置２０を用いる。プラズマエッチングは例えばエッチングガスにＳＦ６ガス、圧力０．１〜５Ｐａ、バイアスパワー１０Ｗの条件で実施する。
プラズマエッチングにより、ウェーハ１０の表面がチャージアップする。図１（ｂ）において説明したものと同様の原理により、チャージは第１領域１６および第２領域１８の活性領域に分散し、第２領域１８を通じて金属層３０に流れ、ウェーハ１０の裏面側に流れ込む。したがって、チャージはウェーハ１０の上面から除去される。この結果、チャージアップに起因するウェーハ１０のダメージが抑制される。
図１７（ａ）は第１領域１６を例示する断面図である。図１７（ｂ）は第２領域１８を例示する断面図である。図１７（ａ）に示すように、例えば電解メッキ法により、オーミック電極４２の上面に配線層５４を形成する。具体的には、オーミック電極４２および絶縁膜５０の上にシードメタル（不図示）を設け、シードメタルに電流を流すことで、配線層５４を形成する。配線層５４は例えば厚さ１〜５μｍのＡｕにより形成され、オーミック電極４２と電気的に接続されている。配線層５４の形成後、シードメタルは、例えばエッチングなどにより除去する。また、図１７（ｂ）に示すように、配線層５４は第２領域１８には形成されない。
図１８（ａ）はウェーハ１０を例示する断面図である。図１８（ｂ）は半導体チップ６０を例示する断面図である。図１８（ａ）に示すように、複数の第１領域１６の間には第２領域１８が位置する。図１８（ｂ）に示すように、ブレード６２を用いて、第２領域１８をスクライブラインとして、ウェーハ１０を切断する。これにより、ウェーハ１０を個片化し、複数の半導体チップ６０を形成する。図１８（ａ）に示すように、第２領域１８の中央部は活性領域１２ｂである。またスクライブラインの幅Ｗ１（例えば１００μｍ）は、活性領域１２ｂの幅Ｗ２（例えば８０μｍ）より大きい。このため、第２領域１８の活性領域１２ｂはダイシングにより除去される。したがって、半導体チップ６０の端部は不活性領域１４となる。これにより、例えばゲートパッドなどに接続されるワイヤが半導体チップ６０の端部に接触しても、ワイヤと活性領域１２とのショートが抑制される。
次に、実施例１に係る製造方法により製造された半導体チップ６０と、比較例に係る製造方法により製造された半導体チップとにおける、リーク電流の測定結果について説明する。図１（ｃ）に示したように、比較例では、第２領域１８および端部１９が不活性領域１４であり、かつ金属層３０がウェーハ１０Ｒに設けられていない。他の処理は、実施例１と同じである。ここでは、半導体チップのＦＥＴにおけるゲート・ドレイン間の逆方向２端子ゲートリーク電流（以下、リーク電流）を比較している。ＦＥＴの基板３２はＳｉＣ、チャネル層３４はＧａＮ、電子供給層３６はＡｌＧａＮ、キャップ層３８はＧａＮにより形成されている。
図１９はリーク電流の測定結果を示す図である。横軸はドレイン・ソース間電圧Ｖｄｓ、縦軸はリーク電流Ｉｇを示す。実線は実施例１、破線は比較例の実験結果を示す。
図１９に示すように、実施例１および比較例の両方において、ドレイン・ソース間電圧Ｖｄｓの上昇と共に、リーク電流は上昇する。実施例１におけるリーク電流は、比較例におけるリーク電流の１０００分の１程度である。
比較例においては、チャージが第１領域１６の活性領域に集中する。このため、第１領域１６のゲート電極付近の部分に大きなダメージが生じる。これによりリーク電流が増大する。
一方、実施例１によれば、第２領域１８に活性領域１２ｂが残存し、ウェーハ１０の端部の活性領域１２ｃは金属層３０に接触する。このため、プラズマエッチングにおいて発生するチャージを、第２領域１８を通じて、金属層３０に逃がすことができる。これにより、チャージアップに起因する第１領域１６の活性領域１２ａのダメージを抑制することができる。図１０（ａ）に示したように、絶縁膜４４に開口部４４ａ（ゲート窓）を設ける際、活性領域１２ａ、特にゲート電極４８直下の領域（ゲート領域）のダメージが抑制される。この結果、図１９に示したように、半導体チップ６０のＦＥＴにおけるリーク電流を大幅に低減することができる。また、アーキングによる破損を抑制することもできる。
スクライブライン（第２領域１８）には、スクライブラインの延在方向に延在する活性領域１２ｂが形成される。スクライブラインの幅Ｗ１は変更することができるが、活性領域１２ｂの幅Ｗ２より大きいことが好ましい。また、スクライブラインの幅方向において第２領域１８の中央部は活性領域１２ｂであり、端部は不活性領域１４であることが好ましい。これにより、活性領域１２ｂがダイシングにより除去され、半導体チップ６０の端部が不活性領域１４となるためである。この結果、例えばワイヤなどが半導体チップ６０の端部に接触しても、活性領域１２とワイヤとのショートは抑制される。また、第２領域１８の少なくとも一部が活性領域１２ｂであればよい。例えば、第２領域１８の全体が活性領域１２ｂである場合、ダイシングにより活性領域１２ｂの全てを除去することが好ましい。
金属層３０は、蒸着法またはスパッタリング法によりウェーハ１０の下面に原料を照射することで形成される。これによりウェーハ１０の下面から、側面および上面の端部にかけて金属層３０が形成される。金属層３０はプラズマエッチング装置２０の接地電位に接続することが好ましい。プラズマエッチングにより発生したチャージが金属層３０に流れやすくなる。また、金属層３０はウェーハ１０の外周を囲む。特に、図３（ａ）および図３（ｂ）に示すように、金属層３０はウェーハ１０の外周を完全に囲むことが好ましい。これにより、チャージはウェーハ１０の平面内の各方向に流れ、効率的に除去される。アルゴンのイオン注入以外にウェーハ１０に活性領域１２または不活性領域１４を形成する工程を行ってもよい。これによりスクライブライン（第２領域１８）および端部１９に活性領域が形成されればよい。
図１０（ａ）および図１０（ｂ）に示した絶縁膜４４のプラズマエッチング、ならびに図１５（ａ）および図１５（ｂ）に示した絶縁膜５０のプラズマエッチングの両方において、活性領域１２ｂが露出する。このため、２回のプラズマエッチングにおいて発生するチャージが除去される。プラズマエッチングを３回以上行う場合でも、活性領域１２ｂを露出させることで、活性領域１２ｂを通じてチャージを金属層３０に逃がすことができる。また、例えばプラズマアッシングおよびプラズマＣＶＤなど、プラズマを用いるエッチング以外の工程において発生するチャージを除去することもできる。特に図１０（ａ）から図１１に示したように、活性領域１２ａが露出する工程においては、活性領域１２ｂも露出することが好ましい。これにより、チャージが活性領域１２ａおよび１２ｂに分散し、ダメージを効果的に抑制することができる。
実施例１において、半導体チップ６０はＦＥＴを含むとしたが、例えばＦＥＴ以外のトランジスタ、またはトランジスタ以外を含んでもよい。半導体チップ６０は複数のＦＥＴを含んでもよい。一枚のウェーハ１０から得られる半導体チップ６０の数はいくつでもよい。スクライブライン（第２領域１８）中の活性領域１２ｂが大きくなるほど、チャージが活性領域１２ｂに分散し、金属層３０に流れやすくなる。したがって、一枚のウェーハ１０から得られる半導体チップ６０の数を増やすことで、スクライブラインの本数を増やし、チャージを効果的に除去することができる。
ウェーハ１０は化合物半導体を含む。化合物半導体は、例えば砒素系半導体および窒化物半導体などを含む。砒素系半導体とはガリウム砒素（ＧａＡｓ）など砒素（Ａｓ）を含む半導体である。窒化物半導体とは、窒素（Ｎ）を含む半導体であり、例えば窒化ガリウム（ＧａＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、窒化インジウム（ＩｎＮ）、および窒化アルミニウムインジウムガリウム（ＡｌＩｎＧａＮ）などがある。なお、ウェーハ１０は、ＦＥＴ以外のトランジスタ、およびトランジスタ以外の半導体素子を含んでもよい。絶縁膜４４および５０は、ＳｉＮ以外に酸化シリコン（ＳｉＯ２）、窒化酸化シリコン（ＳｉＯＮ）により形成されてもよい。
以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
１０ ウェーハ
１２、１２ａ、１２ｂ、１２ｃ 活性領域
１４ 不活性領域
１６ 第１領域
１８ 第２領域
１９ 端部
２０ プラズマエッチング装置
２２ チャンバー
２４ ステージ
２５ 高周波電源
２６ キャパシタ
２８ コイル
３０ 金属層
３２ 基板
３４ チャネル層
３６ 電子供給層
３８ キャップ層
４０、４６、５２ レジスト
４２ オーミック電極
４４、５０ 絶縁膜
４４ａ、４４ｂ、４６ａ、４６ｂ、５０ａ、５０ｂ、５１、５２ａ、５２ｂ、
５３、５５ 開口部
４８ ゲート電極
５４ 配線層
６０ 半導体チップ

Claims (5)

  1. 端部を含む上面に活性領域を備えたウェーハに対して、その下面から前記上面の端部における前記活性領域にかけて連続して延在する金属層を形成する第１工程と、
    前記ウェーハ上の半導体チップとなる第１領域の一部と、スクライブラインとなる第２領域の少なくとも一部を含む領域に、不活性領域によって区画された活性領域を形成する第２工程と、
    前記第１及び第２工程の後、プラズマエッチングによって、前記ウェーハ上に設けられた絶縁膜に開口を形成する第３工程と、を有し、
    前記端部における前記活性領域は、前記第２領域における前記活性領域と電気的に接続されている半導体装置の製造方法。
  2. 前記金属層は、前記ウェーハの下面に対して原料を照射する、蒸着法またはスパッタリング法を実施することにより、前記ウェーハの下面から前記上面の活性領域に連続して延在して形成される請求項１に記載の半導体装置の製造方法。
  3. 前記ウェーハの下面における前記金属層は、前記第３工程におけるプラズマエッチングにおいて、接地電位に接続される、請求項１または２に記載の半導体装置の製造方法。
  4. 前記開口は、ゲート電極を形成するためのゲート窓である請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
  5. 前記第２領域における活性領域は、前記スクライブラインの幅方向の中央部に位置し、前記第２領域における不活性領域は前記スクライブラインの幅方向の端部に位置し、
    前記第２領域の活性領域よりも大きな幅で前記スクライブラインにおける前記ウェーハを切断する工程を有する請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018207736A1 (ja) 2017-05-08 2018-11-15 国立大学法人京都大学 雄性生殖細胞またはセルトリ細胞にポリヌクレオチドを導入する方法
JPWO2020090281A1 (ja) * 2018-10-31 2021-09-24 ソニーセミコンダクタソリューションズ株式会社 半導体装置、通信モジュール及び半導体装置の製造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6631782B2 (ja) * 2015-11-16 2020-01-15 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
US20220392856A1 (en) * 2021-06-03 2022-12-08 Nxp Usa, Inc. Wafer with semiconductor devices and integrated electrostatic discharge protection

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5874747A (en) * 1996-02-05 1999-02-23 Advanced Technology Materials, Inc. High brightness electroluminescent device emitting in the green to ultraviolet spectrum and method of making the same
JPH1079392A (ja) 1996-09-04 1998-03-24 Mitsubishi Electric Corp 半導体装置の配線層の製造方法
US8294172B2 (en) * 2002-04-09 2012-10-23 Lg Electronics Inc. Method of fabricating vertical devices using a metal support film
US9136173B2 (en) * 2012-11-07 2015-09-15 Semiconductor Components Industries, Llc Singulation method for semiconductor die having a layer of material along one major surface
US9484316B2 (en) * 2013-11-01 2016-11-01 Infineon Technologies Ag Semiconductor devices and methods of forming thereof
JP6442800B2 (ja) * 2014-12-25 2018-12-26 住友電工デバイス・イノベーション株式会社 半導体装置及び半導体装置を製造する方法
JP6631782B2 (ja) * 2015-11-16 2020-01-15 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
US10283501B2 (en) * 2016-03-03 2019-05-07 Gan Systems Inc. GaN-on-Si semiconductor device structures for high current/ high voltage lateral GaN transistors and methods of fabrication thereof
US10249506B2 (en) * 2016-03-03 2019-04-02 Gan Systems Inc. GaN-on-si semiconductor device structures for high current/ high voltage lateral GaN transistors and methods of fabrication thereof
JP6524534B2 (ja) * 2016-03-09 2019-06-05 パナソニックＩｐマネジメント株式会社 素子チップの製造方法
US10366923B2 (en) * 2016-06-02 2019-07-30 Semiconductor Components Industries, Llc Method of separating electronic devices having a back layer and apparatus

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018207736A1 (ja) 2017-05-08 2018-11-15 国立大学法人京都大学 雄性生殖細胞またはセルトリ細胞にポリヌクレオチドを導入する方法
JPWO2020090281A1 (ja) * 2018-10-31 2021-09-24 ソニーセミコンダクタソリューションズ株式会社 半導体装置、通信モジュール及び半導体装置の製造方法
JP7303215B2 (ja) 2018-10-31 2023-07-04 ソニーセミコンダクタソリューションズ株式会社 半導体装置、通信モジュール及び半導体装置の製造方法

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