JP5740356B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
半導体装置、例えば、トランジスタにおけるゲート電極のドレイン側端部の電界集中は、トランジスタの耐圧を低下させたり、電流コラプス現象を引き起こしたりする。そこで、ゲート電極の近傍にゲートフィールドプレートを形成し、電界集中を緩和させる措置がとられる。しかし、ゲートフィールドプレートの形状、特に、ゲートフィールドプレート長を適切に設定しなければ、半導体装置の電気的特性に悪影響を及ぼすこととなる。
特開２０１０−１５３４９３号公報
本発明の実施形態は、電気的特性の向上を図ることができる半導体装置を提供する。
実施形態に係る半導体装置は、基板と、前記基板上に設けられた半導体層と、前記半導体層上に設けられたソース電極と、前記半導体層上に設けられたドレイン電極と、前記ソース電極及び前記ドレイン電極間における前記半導体層上に設けられた絶縁層と、前記絶縁層を貫通し前記半導体層と接するゲート電極であって、前記半導体層および前記絶縁層に接し、白金を含む第１の金属膜と、前記第１の金属膜上に設けられ、ニッケルおよび金の少なくともいずれか一方を含む第２の金属膜と、を有する積層構造のゲート電極と、を備える。前記第１の金属膜は、前記絶縁層の上面における前記ゲート電極側の端縁から前記ソース電極側及び前記ドレイン電極側に０．１マイクロメートル以上０．３マイクロメートル以下の長さで前記上面に接したゲートフィールドプレート部を有し、さらに、前記白金を介して前記ＡｌＧａＮ層および前記絶縁層に接し、前記ゲート電極は、前記ソース電極側の前記ゲートフィールドプレート部より前記ソース電極側に張り出した張出部分及び前記ドレイン電極側の前記ゲートフィールドプレート部より前記ドレイン電極側に張り出した張出部分を含み、前記ソース電極側の張出部分および前記ドレイン電極側の張出部分は、前記絶縁層の上面と離間する。
第１の実施形態に係る半導体装置を例示する断面図である。 （ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。 （ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。 第１の実施形態の第１比較例に係る半導体装置を例示する断面図である。 （ａ）及び（ｂ）は、第１の実施形態の第１比較例に係る半導体装置の製造方法を例示する工程断面図である。 （ａ）及び（ｂ）は、第１の実施形態の第１比較例に係る半導体装置の製造方法を例示する工程断面図である。 第１の実施形態の第２比較例に係る半導体装置を例示する断面図である。 （ａ）〜（ｃ）は、第１の実施形態の第２比較例に係る半導体装置の製造方法を例示する工程断面図である。 第２の実施形態に係る半導体装置を例示する断面図である。 第２の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
以下、図面を参照しつつ、本発明の実施形態について説明する。
（第１の実施形態）
先ず、第１の実施形態について説明する。
図１は、第１の実施形態に係る半導体装置を例示する断面図である。
図１に表したように、本実施形態に係る半導体装置１は、基板１１の上に設けられた半導体層１２と、絶縁層１３と、ソース電極１４と、ドレイン電極１５と、ゲート電極１６と、を備える。基板１１は、例えば炭化シリコン（ＳｉＣ）基板である。
ただし、本実施形態において、基板１１は必須ではなく、半導体層１２を形成した後に、除去してもよい。あるいは、第１の基板の上に半導体層１２を形成した後に、第１の基板を除去し、第１の基板とは異なる第２の基板を、半導体層１２に接着してもよい。
半導体層１２は、例えば、下部に、ＧａＮ（窒化ガリウム）層１２ａを含み、上部に、ＡｌＧａＮ（窒化アルミニウムガリウム）層１２ｂを含んでいる。
以下、本明細書においては、半導体装置１を説明するために、ＸＹＺ直交座標系を採用する。このＸＹＺ直交座標系においては、基板１１の上面１１ａに平行な面内において、一方を＋Ｘ方向とし、その逆方向を−Ｘ方向とする。基板１１の上面１１ａに平行な面内において、＋Ｘ方向に対して直交する方向のうち、一方を＋Ｙ方向とし、その逆方向を−Ｙ方向とする。＋Ｘ方向及び＋Ｙ方向の双方に対して直交する方向のうち一方を＋Ｚ方向とし、その逆方向を−Ｚ方向とする。「＋Ｘ方向」及び「−Ｘ方向」を総称して「Ｘ方向」ともいう。「＋Ｙ方向」及び「−Ｙ方向」を総称して「Ｙ方向」ともいう。「＋Ｚ方向」及び「−Ｚ方向」を総称して「Ｚ方向」ともいう。
ソース電極１４は、半導体層１２上に配置されている。ソース電極１４は、例えば、Ｙ方向に延びている。ソース電極１４は、例えば、金属を含んでいる。
ドレイン電極１５は、ソース電極１４とＸ方向に離隔させて半導体層１２上に配置されている。ドレイン電極１５は、例えば、Ｙ方向に延びている。ドレイン電極１５は、例えば、金属を含んでいる。
絶縁層１３は、ソース電極１４及びドレイン電極１５間における半導体層１２上に配置されている。絶縁層１３は、例えば、窒化シリコン（ＳｉＮ）を含んでいる。絶縁層１３の厚さは、例えば０．１μｍである。
ゲート電極１６は、ソース電極１４及びドレイン電極１５間における絶縁層１３を貫通するように半導体層１２上に配置されている。また、ゲート電極１６は、例えば、Ｙ方向に延びている。ゲート電極１６のＸＺ平面における断面は、Ｙ字型の形状とされている。すなわち、ゲート電極１６は、絶縁膜１３を貫通した貫通部分１６ａと、貫通部分１６ａの直上域の部分１６ｂと、直上域の部分１６ｂから＋Ｘ方向及び−Ｘ方向に張り出した側方部分１６ｃと、を含んでいる。
貫通部分１６ａの下面は、ＡｌＧａＮ層１２ｂに接している。貫通部分１６ａの下面におけるＸ方向の長さ、すなわち、ゲート長は、０．１μｍ以上０．５μｍ以下、例えば、０．１μｍである。貫通部分１６ａの上面は、絶縁層１３の上面と同じ位置とされている。貫通部分１６ａの側面は、絶縁層１３に接している。
直上域の部分１６ｂは、貫通部分１６ａの上面上に配置されている。
側方部分１６ｃの上端は、例えば、直上域の部分１６ｂの上端よりも上方に位置している。側方部分１６ｃの下面は、絶縁層１３の上面に接している部分を含んでいる。側方部分１６ｃにおける絶縁層１３の上面に接している部分を、ゲートフィールドプレート１７という。ゲートフィールドプレート１７のＸ方向の長さ、すなわち、ゲートフィールドプレート１７における貫通部分１６ａ側の端縁からソース電極１４側の端縁までの長さ及びゲートフィールドプレート１７における貫通部分１６ａ側の端縁からドレイン電極１５側の端縁までの長さをゲートフィールドプレート長という。ゲートフィールドプレート長は、０．１マイクロメートル（μｍ）以上０．３マイクロメートル（μｍ）以下、例えば、０．１（μｍ）である。ソース電極１４側のゲートフィールド長と、ドレイン電極１５側のゲートフィールド長は、例えば、同じ長さとされている。
側方部分１６ｃは、ソース電極１４側及びドレイン電極１５側のゲートフィールドプレート１７の直上域の部分１６ｃａと、ソース電極１４側のゲートフィールドプレート１７よりソース電極１４側に張り出した張出部分１６ｃｂ及びドレイン電極１５側のゲートフィールドプレート１７よりドレイン電極１５側に張り出した張出部分１６ｃｂと、を含んでいる。ソース電極１４側の張出部分１６ｃｂのＸ方向の長さ、すなわち、ソース電極１４側の張出部分１６ｃｂにおけるソース電極１４側に張り出した長さは、ドレイン電極１５側の張出部分１６ｃｂのＸ方向の長さ、すなわち、ドレイン電極１５側の張出部分１６ｃｂにおけるドレイン電極１５側に張り出した長さよりも短い。
張出部分１６ｃｂの下面は、Ｚ方向において、絶縁層１３と離隔している。張出部分１６ｃｂと絶縁層１３の上面との離隔した距離は、ゲートフィールドプレート１７から遠ざかるほど大きくなっている。
ゲート電極１６の下部には、ニッケル（Ｎｉ）が含まれている。ゲート電極１６における貫通部分１６ａは、ＡｌＧａＮ層１２ｂとショットキー接合を形成している。ゲート電極１６の上部には、金（Ａｕ）が含まれている。
次に、本実施形態の動作について説明する。
半導体装置１におけるＡｌＧａＮ層１２ｂとＧａＮ層１２ａとのヘテロ接合により、ＡｌＧａＮ層１２ｂから発生した電子は、ＧａＮ層１２ａ側に集まり、ＧａＮ層１２ａにおけるヘテロ界面近傍に二次元電子ガスを形成する。ＧａＮ層１２ａはアンドープであるため不純物散乱が少なく、二次元電子ガスは高い移動度を示す。
ソース電極１４及びドレイン電極１５は、二次元電子ガスとの間でオーミック接触を得るように形成されている。そして、ソース電極１４及びドレイン電極１５間に電圧を印加することにより、ソース電極１４、二次元電子ガス及びドレイン電極１５に至る電流経路が形成される。ゲート電極１６は、ＡｌＧａＮ層１２ｂの表面に接触し、ショットキー接合を形成する。このとき、ＡｌＧａＮ層１２ｂには二つの空乏層が形成される。一つは、ショットキー接合の空乏層であり、もう一つは、二次元電子ガスの形成に伴うヘテロ界面側から伸びる空乏層である。
ＡｌＧａＮ層１２ｂの厚さを、二つの空乏層が接する程度に選び、ゲート電極１６に電圧を加えることにより二つの空乏層の厚さを変化させる。これにより、電界効果により二次元電子ガスの濃度を制御する。このようにして、電流経路の開閉を操作する。
ゲートフィールドプレート１７は、ゲート電極１６における端部の電界集中を緩和する。
次に、本実施形態に係る半導体装置の製造方法について説明する。
図２（ａ）〜（ｃ）及び図３（ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
先ず、図２（ａ）に示すように、基板１１、例えば、炭化シリコン（ＳｉＣ）基板を用意する。次に、基板１１上に、例えば、エピタキシャル成長させることにより、ＧａＮ層１２ａを形成する。そして、ＧａＮ層１２ａ上に、例えば、エピタキシャル成長させることにより、ＡｌＧａＮ層１２ｂを形成する。その後、ＡｌＧａＮ層１２ｂ上に、絶縁層１３、例えば、窒化シリコンを含む層を０．１μｍの厚さで形成する。そして、絶縁層１３にソース電極１４及びドレイン電極１５を埋め込むために、絶縁層１３を貫通する複数の開口部１３ｂを形成する。開口部１３ｂは、例えば、Ｙ方向に延びている。また、開口部１３ｂは、絶縁層１３においてＸ方向に離隔するように形成する。その後、開口部１３ｂの内部に金属膜を埋め込み、金属膜における開口部１３ｂ以外の部分を除去して、ソース電極１４及びドレイン電極１５を形成する。
次に、図２（ｂ）に示すように、絶縁層１３上にフォトレジスト膜２０を形成する。そして、リソグラフィー法により、フォトレジスト膜２０に、開口部２０ａを含んだフォトレジストパターン２０ｂを形成する。その後、フォトレジストパターン２０ｂをマスクにして、例えば、ＳＦ６系のガスを用いてドライエッチングを行い、絶縁層１３にフォトレジストパターン２０ｂを転写する。これにより、絶縁層１３に開口部１３ａが形成される。開口部１３ａにおけるＸ方向の長さは、ゲート長となる。例えば、ドライエッチングにおいて、フォトレジスト膜２０における上部及び開口部２０ａの側面は変質し、例えば、硬化層２０ｃとなる。
次に、図２（ｃ）に示すように、例えば、リフローにより熱処理を行う。これにより、硬化層２０ｃが流動し、フォトレジスト膜２０における開口部２０ａの上部が広がり、テーパが付加される。例えば、ドライエッチングの条件及び熱処理条件を制御して、フォトレジスト膜２０における開口部２０ａの内径を、上面において最も大きくし、下方の部分ほど小さくなるようにする。また、フォトレジスト膜２０の下面における開口部２０ａの内径を、絶縁層１３における開口部１３ａの内径と同じ大きさとする。
次に、図３（ａ）に示すように、例えば、酸素を用いたプラズマ処理により等方的なエッチングバックを行い、フォトレジスト膜２０の表面を除去する。これにより、フォトレジスト膜２０の表面に形成されたエッチング残渣や欠陥が除去される。また、エッチングされた面が親水性になり、純水洗浄や薬剤による洗浄がしやすくなる。また、その上に形成するフォトレジスト膜の密着性を向上する。
フォトレジスト膜２０における開口部２０ａの内径は、テーパが付加されたまま大きくなる。したがって、フォトレジスト膜２０の下面における開口部２０ａの内径は、絶縁層１３の開口部１３ａの内径より大きくなる。これにより、フォトレジスト膜２０の開口部２０ａの底面に、絶縁層１３の上面が露出する。例えば、プラズマ処理の処理条件、例えば、処理時間を制御することにより、開口部２０ａの底面に露出する絶縁層１３の上面におけるＸ方向の長さを制御することができる。
次に、図３（ｂ）に示すように、フォトレジスト膜２０上に、フォトレジスト膜２１を形成する。そして、フォトレジスト膜２１にフォトレジストパターン２１ｂを形成する。フォトレジストパターン２１ｂは、開口部２０ａの直上域の部分を除去して形成した開口部２１ａを含んでいる。フォトレジスト膜２０及びフォトレジスト膜２１の全体の厚さを、０．８μｍ〜１μｍとする。その後、例えば、酸素を用いたプラズマ処理により等方的なエッチングバックを行い、フォトレジスト膜２１の上面並びに開口部２０ａ及び開口部２１ａの側面を除去する。これにより、フォトレジスト膜２１の上面並びに開口部２０ａ及び開口部２１ａの側面に形成されたエッチング残渣や欠陥が除去される。また、開口部１３ａにおけるフォトレジスト膜２０及びフォトレジスト膜２１のレジスト残渣も除去される。さらに、半導体層１２の上面を平坦にする。このとき、プラズマ処理の処理条件、例えば、処理時間を制御することにより、開口部２０ａの底面に露出する絶縁層１３の上面におけるＸ方向の長さを制御することができる。
次に、図３（ｃ）に示すように、開口部１３ａ、開口部２０ａ及び開口部２１ｂを埋め込んで、ＡｌＧａＮ層１２ｂに接触させるように、例えば、ニッケル（Ｎｉ）膜を蒸着法により形成する。ニッケル（Ｎｉ）膜は、ＡｌＧａＮ層とショットキー接合する。ニッケル（Ｎｉ）膜上に金（Ａｕ）膜を形成する。金（Ａｕ）膜により、ゲート電極の抵抗を低減させる。これにより、開口部１３ａ、開口部２０ａ及び開口部２１ｂを埋めこむ金属膜２４が形成される。金属膜２４は、下部にニッケル（Ｎｉ）膜を含み、上部に金（Ａｕ）膜を含んでいる。金属膜２４の厚さを、０．５μｍとする。その後、フォトレジスト膜２０及びフォトレジスト膜２１とともに金属膜２４におけるフォトレジスト膜２１の上面上の部分を除去する。
このようにして、図１に示すような半導体装置１が製造される。
次に、本実施形態の効果について説明する。
本実施形態の半導体装置１のゲート電極１６には、ゲートフィールドプレート１７が設けられている。これにより、ゲート電極１６の端部における電界集中を緩和することができる。その結果、耐圧も向上させることができる。また、電流コラプスの発生を抑制することができる。
ゲートフィールドプレート長は、０．１マイクロメートル（μｍ）以上であるので、ゲート絶縁層１３との接触部分を有している。これにより、ゲート電極１６と絶縁層１３との密着性を向上することができる。また、ゲートフィールドプレート長は、０．３マイクロメートル（μｍ）以下であるので、寄生容量を低減することができる。寄生容量は、電子の高周波数での移動に悪影響を及ぼす。半導体装置１においては、寄生容量を低減することにより電気的特性を向上することができる。特に、１４ＧＨｚ及び１７ＧＨｚの高周波数において使用する場合には、０．３マイクロメートル（μｍ）以下が好ましい。また、電流コラプスの発生の抑制に最適なゲートフィールドプレート長をこの範囲で設定することができる。
また、ゲート電極１６における貫通部分１６ａとソース電極１４との距離を、例えば、０．７マイクロメートル（μｍ）とした場合に、ゲートフィールドプレート長が０．３マイクロメートル（μｍ）より大きいと、Ｙ字型のゲート電極１６における側方部分１６ｃと、ソース電極１４との距離が小さくなり、製造工程において両者を絶縁するために余分な工程を必要とする。しかし、０．３マイクロメートル（μｍ）以下であるので、余分な工程を必要としない。また、ソース電極１４側の張出部分１６ｃｂの長さを、ドレイン電極１５側の張出部分１６ｃｂの長さよりも短くすれば、側方部分１６ｃと、ソース電極１４との絶縁を保持するのが容易になる。
ゲート電極１６は側方部分１６ｃを含んでいる。これにより、ゲート電極１６のＸＺ平面における断面積を大きくし、電気抵抗を低減することができる。また、ゲート電極１６は、張出部分１６ｃｂを含んでいる。これにより、高周波特性を向上させ、電界集中を緩和させることができる。
また、酸素を用いたプラズマ処理により、開口部１３ａに露出した半導体層１２の上面を平坦にすることができる。これにより、ショットキー接合の接合性を向上することができる。
なお、本実施形態において、基板１１を炭化シリコン（ＳｉＣ）基板としたが、これに限らない。シリコン（Ｓｉ）基板でもよい。また、絶縁層１３を窒化シリコン（ＳｉＮ）を含むとしたが、これに限らない。酸化シリコン（ＳｉＯ２）を含んでもよい。また、金属膜を蒸着法により形成したが、スパッタ法で形成してもよい。
（比較例）
次に、第１の実施形態の第１比較例について説明する。
図４は、第１の実施形態の第１比較例に係る半導体装置を例示する断面図である。
図４に示すように、本比較例に係る半導体装置１０１において、ソース電極１４側のゲートフィールドプレート長は、ドレイン電極１５側のゲートフィールドプレート長より小さくなっており、所定の長さに形成されていない。また、ゲート電極１６の貫通部分１６ａにおけるソース電極１４側の側面と、絶縁層１３との間には、空隙２２が形成されている。
次に、本比較例に係る半導体装置１０１の製造方法について説明する。
図５（ａ）及び（ｂ）並びに図６（ａ）及び（ｂ）は、第１の実施形態の第１比較例に係る半導体装置の製造方法を例示する工程断面図である。
先ず、前述の第１の実施形態と同様に、図２（ａ）及び（ｂ）に示す工程を実施する。これらの工程については、説明を省略する。
次に、図５（ａ）に示すように、フォトレジスト膜２０（図２（ｂ）参照）を除去する。
次に、図５（ｂ）に示すように、絶縁層１３上にフォトレジスト膜３０を形成する。そして、フォトレジスト膜３０をパターニングして、開口部３０ａを含むフォトレジストパターン３０ｂを形成する。開口部３０ａを、開口部１３ａの直上域を含むように形成する。しかしながら、パターニングの合わせズレにより、開口部３０ａの中心は、開口部１３ａの中心に対して、＋Ｘ方向側にズレを生じている。
次に、図６（ａ）に示すように、フォトレジスト膜３０上に、フォトレジスト膜２１を形成する。そして、フォトレジスト膜２１にフォトレジストパターン２１ｂを形成する。フォトレジストパターン２１ｂは、開口部３０ａの直上域の部分を除去して形成した開口部２１ａを含んでいる。
次に、図６（ｂ）に示すように、開口部１３ａ、開口部３０ａ及び開口部２１ａを埋め込んで、ＡｌＧａＮ層１２ｂに接触させるように、例えば、ニッケル（Ｎｉ）膜を、例えば、蒸着法により形成する。ニッケル（Ｎｉ）膜上に金（Ａｕ）膜を形成する。その後、ニッケル（Ｎｉ）膜及び金（Ａｕ）膜におけるフォトレジスト膜２１の上面上の部分を除去する。その後、フォトレジスト膜３０及びフォトレジスト膜２１を除去する。
このようにして、図４に示すように、半導体装置１０１が製造される。
本比較例における半導体装置１０１においては、開口部３０ａの中心と、開口部１３ａの中心とで合わせズレが生じたため、ゲートフィールドプレート長を所定の長さで形成することができない。よって、ゲート電極１６の端部における電界集中を緩和することができず、電流コラプスを抑制することができない。
また、ゲートフィールドプレート長を所定の長さで形成していないので、絶縁層１３とゲート電極１６との密着力が低下する。
また、半導体装置１０１においては、ゲート電極１６の貫通部分１６ａのソース電極１４側の側面と、絶縁層１３との間に空隙２２が形成されている。よって、ゲート長が短くなっており、ショットキー接合の部分も小さくなる。これにより、半導体装置１０１の電気的特性が劣化する。
次に、第１の実施形態の第２比較例について説明する。
図７は、第１の実施形態の第２比較例に係る半導体装置を例示する断面図である。
図７に示すように、本比較例に係る半導体装置１０２において、ゲート電極１６とＡｌＧａＮ層１２ｂとの間、及び、ゲート電極１６における貫通部分１６ａのドレイン電極１５側の側面と絶縁層１３との間には、レジスト残渣２３が残留している。また、ソース電極１４側のゲートフィールドプレート長は、ドレイン電極１５側のゲートフィールドプレート長よりも小さくなっており、所定の長さに形成されていない。
次に、本比較例に係る半導体装置１０２の製造方法について説明する。
図８（ａ）〜（ｃ）は、第１の実施形態の第２比較例に係る半導体装置の製造方法を例示する工程断面図である。
先ず、前述の第１の実施形態と同様に、図２（ａ）及び（ｂ）に示す工程を実施する。これらの工程については、説明を省略する。次に、前述の第１比較例と同様に、図５（ａ）に示す工程を実施する。この工程については、説明を省略する。
次に、図８（ａ）に示すように、絶縁層１３上にフォトレジスト膜３０を形成する。そして、フォトレジスト膜３０をパターニングして、開口部３０ａを含むフォトレジストパターン３０ｂを形成する。開口部３０ａを、開口部１３ａの直上域を含むように形成する。しかしながら、パターニングの合わせズレにより、開口部３０ａの中心は、開口部１３ａの中心に対して、−Ｘ方向側にズレを生じている。
次に、図８（ｂ）に示すように、フォトレジスト膜３０上に、フォトレジスト膜２１を形成する。そして、フォトレジスト膜２１にフォトレジストパターン２１ｂを形成する。フォトレジストパターン２１ｂは、開口部２０ａの直上域の部分を除去して形成した開口部２１ａを含んでいる。このとき、開口部１３ａの底面に露出しているＡｌＧａＮ層１２ｂ上にレジスト残渣２３が残留する。
次に、図８（ｃ）に示すように、開口部１３ａ、開口部３０ａ及び開口部２１ｂを埋め込んで、ＡｌＧａＮ層１２ｂに接触させるように、例えば、ニッケル（Ｎｉ）膜を、例えば、蒸着法により形成する。ニッケル（Ｎｉ）膜上に金（Ａｕ）膜を形成する。その後、ニッケル（Ｎｉ）膜及び金（Ａｕ）膜におけるフォトレジスト膜２１の上面上の部分を除去する。その後、フォトレジスト膜３０及びフォトレジスト膜２１を除去する。
このようにして、図７に示すように、半導体装置１０２が製造される。
本比較例における半導体装置１０２においても、開口部３０ａの中心と、開口部１３ａの中心とで合わせズレが生じたため、ゲートフィールドプレート長を所定の長さで形成することができない。よって、ゲート電極１６の端部における電界集中を緩和することができず、電流コラプスを抑制することができない。よって、半導体装置１０２の電気的特性を向上することができない。
また、半導体装置１０２においては、ゲート電極１６とＡｌＧａＮ層１２ｂとの間及びゲート電極１６における貫通部分１６ａのドレイン電極１５側の側面と絶縁層１３との間に、レジスト残渣２３が残留している。ゲート電極１６がＡｌＧａＮ層１２ｂの上面より浮いて接触不良を起こすことがある。よって、電気的特性を向上させることができない。
（第２の実施形態）
次に、第２の実施形態について説明する。
図９は、第２の実施形態に係る半導体装置を例示する断面図である。
図９に示すように、本実施形態に係る半導体装置２のゲート電極１６は、金属膜１６ｐを含んでいる。
金属膜１６ｐは、ゲート電極１６におけるＡｌＧａＮ層１２ｂと接する部分及び絶縁層１３の上面と接する部分に配置されている。また、ゲート電極１６の貫通部分１６ａの側面に配置されていてもよいし、張出部分１６ｃｂの下面及び側面に配置されていてもよい。金属膜１６ｐは、例えば、白金（Ｐｔ）を含んでいる。ゲート電極１６として、白金（Ｐｔ）膜上にニッケル（Ｎｉ）膜が形成され、ニッケル（Ｎｉ）膜上に金（Ａｕ）膜が形成されたものを用いている。金属膜１６ｐが白金（Ｐｔ）を含む場合にも、ＡｌＧａＮ層１２ｂとショットキー接合を形成する。
次に、本実施形態に係る半導体装置２の製造方法について説明する。
図１０は、第２の実施形態に係る半導体装置の製造方法を例示する工程断面図である。
先ず、前述の第１の実施形態と同様に、図２（ａ）〜（ｃ）並びに図３（ａ）及び（ｂ）に示す工程を実施する。これらの工程については、説明を省略する。
次に、図１０に示すように、基板１１の上方から、開口部１３ａに露出したＡｌＧａＮ層１２ｂ上、開口部１３ａにおける絶縁層１３の側面上、開口部２０ａにおけるフォトレジスト膜２０の側面上、開口部２１ｂにおけるフォトレジスト膜２１の側面上及びフォトレジスト膜２１の上面上に、金属材料、例えば、白金（Ｐｔ）を蒸着させて、金属膜１６ｐを形成する。
次に、前述の第１の実施形態と同様に、図３（ｃ）に示す工程を実施する。フォトレジスト膜２０及びフォトレジスト膜２１とともに金属膜１６ｐ、ニッケル（Ｎｉ）膜及び金（Ａｕ）膜におけるフォトレジスト膜２１の上面上の部分を除去する。
このようにして、図９に示すように半導体装置２が製造される。
次に、本実施形態の効果について説明する。
本実施形態の半導体装置２においては、ゲート電極１６におけるＡｌＧａＮ層１２ｂと接する部分には、金属膜１６ｐが形成されている、金属膜１６ｐが、白金（Ｐｔ）を含む白金（Ｐｔ）膜の場合にも、ＡｌＧａＮ層１２ｂとショットキー接合を形成する。白金（Ｐｔ）膜は、ＡｌＧａＮ層１２ｂとの密着性が、ニッケル（Ｎｉ）膜に比べて小さい。しかしながら、ゲートフィールドプレート長が０．１マイクロメートル（μｍ）以上あるので、絶縁層１３との密着性が大きく、白金（Ｐｔ）膜とＡｌＧａＮ層１２ｂとのショットキー接合を維持することができる。０．１マイクロメートル（μｍ）より小さいと、密着性が小さくなり、ショットキー接合を維持するのが困難になる。
白金（Ｐｔ）膜とＡｌＧａＮ層１２ｂとのショットキー接合を用いた半導体装置２は、１７ＧＨｚ以下、または、１４ＧＨｚ以下における周波数領域で使用するものとして、ニッケル（Ｎｉ）膜とＡｌＧａＮ層１２ｂとのショットキー接合を用いたものより、高い周波数特性を示す。よって、半導体装置２の周波数特性を向上させることができる。
なお、半導体装置２においては、ゲート電極１６として、金属膜１６ｐ上にニッケル（Ｎｉ）膜が形成され、ニッケル（Ｎｉ）膜上に金（Ａｕ）膜が形成されたものを用いたが、これに限らない。金属膜１６ｐ上に金（Ａｕ）膜が形成されたものでもよい。
以上説明した実施形態によれば、電気的特性の向上を図ることができる半導体装置及びその製造方法を提供することができる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１、２、１０１、１０２：半導体装置、１１：基板、１１ａ：上面、１２：半導体層、１２ａ：ＧａＮ層、１２ｂ：ＡｌＧａＮ層、１３：絶縁層、１３ａ、１３ｂ、２０ａ、２１ａ、３０ａ：開口部、１４：ソース電極、１５：ドレイン電極、１６：ゲート電極、１６ａ：貫通部分、１６ｂ：直上域の部分、１６ｃ：側方部分、１６ｃａ：直上域の部分、１６ｃｂ：張り出した部分、１６ｐ：金属膜、１７：ゲートフィールドプレート、２０、２１、３０、：フォトレジスト膜、２０ｂ、２１ｂ：フォトレジストパターン、２０ｃ：硬化層、２２：空隙、２３：レジスト残渣、２４：金属膜

Claims (2)

  1. ＧａＮ層と、前記ＧａＮ層上に設けられたＡｌＧａＮ層と、を含む半導体層と、
    前記半導体層上に設けられたソース電極と、
    前記半導体層上に設けられたドレイン電極と、
    前記ソース電極及び前記ドレイン電極間における前記半導体層上に設けられた絶縁層と、
    前記絶縁層を貫通し前記半導体層と接するゲート電極であって、前記半導体層および前記絶縁層に接し、白金を含む第１の金属膜と、前記第１の金属膜上に設けられ、ニッケルおよび金の少なくともいずれか一方を含む第２の金属膜と、を有する積層構造のゲート電極と、
    を備え、
    前記第１の金属膜は、前記絶縁層の上面における前記ゲート電極側の端縁から前記ソース電極側及び前記ドレイン電極側に０．１マイクロメートル以上０．３マイクロメートル以下の長さで前記上面に接したゲートフィールドプレート部を有し、さらに、前記白金を介して前記ＡｌＧａＮ層および前記絶縁層に接し、
    前記ゲート電極は、前記ソース電極側の前記ゲートフィールドプレート部より前記ソース電極側に張り出した張出部分及び前記ドレイン電極側の前記ゲートフィールドプレート部より前記ドレイン電極側に張り出した張出部分を含み、
    前記ソース電極側の張出部分および前記ドレイン電極側の張出部分は、前記絶縁層の上面と離間した半導体装置。
  2. 前記ソース電極側の張出部分における前記ソース電極側に張り出した長さは、前記ドレイン電極側の前記張出部分における前記ドレイン電極側に張り出した長さよりも短い請求項１記載の半導体装置。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9871108B2 (en) * 2015-04-23 2018-01-16 Rohm Co., Ltd. Nitride semiconductor device
CN109891561B (zh) * 2016-10-24 2021-09-21 三菱电机株式会社 化合物半导体器件的制造方法
WO2021106190A1 (ja) * 2019-11-29 2021-06-03 日本電信電話株式会社 電界効果型トランジスタおよびその製造方法
JP7262379B2 (ja) 2019-12-16 2023-04-21 株式会社東芝 半導体装置
CN112420821B (zh) * 2020-10-29 2021-11-19 北京元芯碳基集成电路研究院 一种基于碳基材料的y型栅结构及其制备方法
CN113793866B (zh) * 2021-11-16 2022-03-11 深圳市时代速信科技有限公司 一种空气场板结构及其制作方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61228674A (ja) * 1985-04-02 1986-10-11 Fujitsu Ltd 半導体装置及びその製造方法
JP3109279B2 (ja) * 1992-09-30 2000-11-13 日本電気株式会社 半導体装置の製造方法
WO2003071607A1 (fr) * 2002-02-21 2003-08-28 The Furukawa Electric Co., Ltd. Transistor a effet de champ gan
JP2005086171A (ja) * 2003-09-11 2005-03-31 Fujitsu Ltd 半導体装置及びその製造方法
US7709269B2 (en) * 2006-01-17 2010-05-04 Cree, Inc. Methods of fabricating transistors including dielectrically-supported gate electrodes
US7388236B2 (en) * 2006-03-29 2008-06-17 Cree, Inc. High efficiency and/or high power density wide bandgap transistors
JP2010067692A (ja) * 2008-09-09 2010-03-25 Toshiba Corp 半導体装置及び半導体装置の製造方法
US8907350B2 (en) * 2010-04-28 2014-12-09 Cree, Inc. Semiconductor devices having improved adhesion and methods of fabricating the same
JP2011238805A (ja) * 2010-05-11 2011-11-24 Nec Corp 電界効果トランジスタ、電界効果トランジスタの製造方法および電子装置
JP5673501B2 (ja) * 2011-11-14 2015-02-18 富士通株式会社 化合物半導体装置

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