KR102208076B1 - 고전자 이동도 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

본 발명의 실시예에 따른 고전자 이동도 트랜지스터는 서로 마주보는 제1면과 제2 면을 포함하고, 상기 제1 면과 상기 제2 면을 관통하는 비아홀을 구비한 기판과, 상기 기판의 제1 면 상에 제공된 활성층과, 상기 활성층 상에 위치하고 상기 활성층의 일부를 노출하는 게이트 리쎄스 영역을 포함한 캡층과, 상기 캡층 상에 위치하며 상기 캡층 및 상기 활성층 중 어느 하나의 층에 오믹 접촉한 소스 전극과, 상기 캡층 상에서 상기 소스 전극으로부터 이격되며 상기 캡층에 오믹 접촉한 드레인 전극과, 상기 소스 전극과 상기 드레인 전극 상에 위치하고 상기 게이트 리쎄스 영역에 대응되는 개구부를 구비하여 상기 게이트 리쎄스 영역을 노출시키는 절연층과, 상기 절연층 상에서 상기 소스 전극과 상기 드레인 전극 사이에 위치한 제1 전계 전극과, 상기 절연층 상에서 상기 제1 전계 전극과 전기적으로 연결된 게이트 전극 및 상기 기판의 제2 면 상에 제공되며 상기 비아홀을 통해 상기 활성층과 접촉되는 제2 전계 전극을 포함한다.

Description

고전자 이동도 트랜지스터 및 그 제조방법{HIGH ELECTRON MOBILITY TRANSISTOR AND FABRICATION METHOD THEREOF}
본 발명의 실시예는 고전자 이동도 트랜지스터 및 그 제조방법에 관한 것이다.
갈륨나이트라이드(GaN)는 넓은 밴드 갭(band gap) 특성과 높은 항복 전압 특성을 갖고 있어 갈륨나이트라이드(GaN)로 트랜지스터를 형성할 때, 소자의 우수한 항복 특성을 확보할 수 있다. 또한, 갈륨나이트라이드(GaN) 기반 소자는 현재 많이 사용되고 있는 실리콘 기반 소자에 비해 높은 전자 이동도 및 포화 전자 속도를 가지므로 높은 주파수 특성을 보일 수 있다. 이러한 높은 전자 이동도는 갈륨나이트라이드(GaN)로 고전자 이동도 트랜지스터(High Electron Mobility Transistor, HEMT)를 만들 때, 작은 온(on) 저항 특성을 갖게 되고 이는 저 손실 트랜지스터의 구현을 가능하게 한다.
이와 같이, 갈륨나이트라이드(GaN) 기반 고전자 이동도 트랜지스터(HEMT)는 고주파 고전력 특성을 요구하는 소자로서 충분한 이점을 가지기 때문에 지속적인 연구가 필요하다.
본 발명의 목적은 전류 붕괴(current collapse) 현상을 최소화하며 누설 전류를 감소시킬 수 있고, 항복전압을 향상시킬 수 있는 고전자 이동도 트랜지스터를 구현하는 것이다.
본 발명의 다른 목적은 상기한 고전자 이동도 트랜지스터를 제조하는 방법을 제공하는 것이다.
본 발명의 일 목적을 달성하기 위한 고전자 이동도 트랜지스터는, 서로 마주보는 제1 면과 제2 면을 포함하고 상기 제1 면과 상기 제2 면을 관통하는 비아홀을 구비한 기판과, 상기 기판의 제1 면 상에 제공된 활성층과, 상기 활성층 상에 위치하고 상기 활성층의 일부를 노출하는 게이트 리쎄스 영역을 포함한 캡층과, 상기 캡층 및 상기 활성층 중 어느 하나의 층 상에 위치하며 오믹 접촉한 소스 전극 및 드레인 전극과, 상기 소스 전극과 상기 드레인 전극 상에 위치하고 상기 게이트 리쎄스 영역에 대응되는 개구부를 구비하여 상기 게이트 리쎄스 영역을 노출시키는 절연층과, 상기 절연층 상에서 상기 소스 전극과 상기 드레인 전극 사이에 위치한 제1 전계 전극, 및 상기 기판의 제2 면 상에 제공되며 상기 비아홀을 통해 상기 활성층과 접촉되는 제2 전계 전극을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 전계 전극은 상기 기판의 제2 면 상에서 상기 게이트 전극과 상기 드레인 전극 사이 영역에 대응될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 전계 전극은 상기 비아홀 내에 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 비아홀은 상기 기판을 관통하고, 상기 기판 상에 배치된 상기 활성층의 일부까지 관통할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 전계 전극은 전도성 물질을 포함하는 금속, 합금, 전도성 산화물 또는 전도성 금속 질화물 중 선택된 하나를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 전계 전극은 상기 소스 전극 또는 상기 게이트 전극 중 적어도 어느 하나의 전극과 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 게이트 전극과 상기 제1 전계 전극은 동일한 물질을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 게이트 전극은 상기 게이트 리쎄스 영역과 상기 개구부를 관통하는 게이트 다리, 및 상기 게이트 다리와 상기 절연층에 지지되는 게이트 머리를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 전계 전극은 상기 게이트 머리로부터 상기 드레인 전극 방향으로 연장될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 전계 전극 상에 배치된 보호층을 더 포함할 수 있다.
본 발명의 다른 목적을 달성하기 위한 고전자 이동도 트랜지스터의 제조방법은, 기판의 제1 면 상에 활성층 및 캡층을 순차적으로 형성하는 단계와, 상기 캡층 상에서 상기 캡층 및 상기 활성층 중 어느 하나의 층과 오믹 접촉하는 소스 전극 및 드레인 전극을 형성하는 단계와, 상기 소스 전극과 상기 드레인 전극 상에 절연층과 제1 감광막을 순차적으로 형성하는 단계와, 상기 제1 감광막을 패터닝하여 상기 절연층의 일부를 외부로 노출시키는 제1 감광막 개구부를 포함하는 제1 감광막 패턴을 형성하는 단계와, 상기 제1 감광막 패턴을 식각 마스크로 하여 상기 절연층을 식각하되, 상기 제1 감광막 개구부에 대응되며 상기 캡층을 외부로 노출시키는 개구부를 포함하도록 상기 절연층을 식각하는 단계와, 상기 개구부를 포함하는 절연층 상에 제2 감광막을 형성하는 단계와, 상기 제2 감광막을 패터닝하여 게이트 전극을 위한 제2 감광막 개구부를 포함하는 제2 감광막 패턴을 형성하는 단계와, 상기 제2 감광막 패턴을 식각 마스크로 하여 상기 노출된 캡층을 식각하여 상기 활성층의 상면 일부를 노출시키는 게이트 리쎄스 영역을 형성하는 단계와, 상기 게이트 리쎄스 영역과, 상기 식각된 절연층 상에 제1 금속층을 증착하여 게이트 전극 및 제1 전계 전극을 형성하는 단계와, 상기 기판의 제1 면과 마주보는 제2 면 상에 식각 마스크를 배치하는 단계와, 상기 기판의 제2 면의 일부를 식각하여 상기 활성층의 배면을 노출시키는 비아홀을 형성하는 단계, 및 상기 식각된 기판의 제2 면 상에 제2 금속층을 형성하여 상기 노출된 활성층의 배면과 접촉하는 제2 전계 전극을 형성하는 단계를 더 포함할 수 있다.
본 발명의 실시예에 따르면, 소스 전극과 드레인 전극 사이 영역에 대응되는 기판의 배면을 식각하여 누설 전류를 최소화할 수 있고, 항복전압을 향상시킬 수 있는 고전자 이동도 트랜지스터를 제공할 수 있다.
본 발명의 실시예에 따르면, 상기 식각된 기판의 배면 상에 후면 전계 전극을 형성하여 소스 전극 또는 게이트 전극과 연결하여 전류 붕괴(current collapse) 현상을 감소시킬 수 있는 고전자 이동도 트랜지스터를 구현할 수 있다.
본 발명의 실시예에 따르면, 상기 고전자 이동도 트랜지스터를 용이하게 제조하는 방법을 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 고전자 이동도 트랜지스터를 나타낸 단면도이다.
도 2 내지 도 14는 본 발명의 일 실시예에 따른 고전자 이동도 트랜지스터의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 15는 본 발명의 다른 실시예에 따른 고전자 이동도 트랜지스터를 나타낸 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, “포함하다” 또는 “가지다” 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 “위에” 있다고 할 경우, 이는 다른 부분 “바로 위에” 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 “아래에” 있다고 할 경우, 이는 다른 부분 “바로 아래에” 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 고전자 이동도 트랜지스터를 나타낸 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 고전자 이동도 트랜지스터는 기판(100), 활성층(110), 캡층(120), 소스 전극(130), 드레인 전극(140), 절연층(150), 게이트 전극(160), 제1 전계 전극(170), 패드부(135), 금속층(200') 및 제2 전계 전극(200)을 포함한다.
상기 기판(100)은 실리콘(Si) 기판, 실리콘 탄화물(SiC) 기판 또는 고저항 실리콘 기판일 수 있다.
상기 활성층(110)은 상기 기판(100)의 제1 면(예컨대 전면, 101) 상에 배치되며 상기 소스 전극(130)과 상기 드레인 전극(140) 사이에 채널 영역을 형성하는 층으로써, 반도체층일 수 있다. 예컨대, 상기 활성층(110)은 갈륨나이트라이드(GaN), 인듐갈륨나이트라이드(InGaN), 알루미늄갈륨나이트라이드(AlGaN) 등으로 구성된 다양한 물질 중 적어도 하나를 포함할 수 있다.
하지만, 여기에 한정되는 것은 아니고, 상기 활성층(110) 내부에 2차원의 전자 가스(2 Dimensional Electron Gas, 이하 2DEG라고 함)가 형성될 수 있는 물질이라면, 상기 활성층(110)은 다른 물질층을 포함할 수 있다. 상기 활성층(110)은 미도핑된(undoped) 층일 수 있지만, 경우에 따라서는 소정의 불순물이 도핑된 층일 수 있다. 상기 활성층(110)의 두께는 수 ㎛ 이하일 수 있다. 상기 활성층(110) 내에는 반도체 물질 층인 버퍼층이 포함되고, 상기 버퍼층과 분극 특성, 에너지 밴드 갭(bandgap), 격자 상수 중 적어도 하나가 다른 반도체 물질층인 베리어층을 더 포함할 수 있으며, 두 물질의 이종 접합(heterojunction)을 형성시킨 구조가 포함될 수 있다. 예컨대, 상기 베리어층은 상기 버퍼층보다 분극률 및/또는 에너지 밴드 갭이 큰 물질(반도체)을 포함할 수 있다. 예를 들어, 상기 베리어층은 알루미늄(Al), 갈륨(Ga), 인듐(In) 및 붕소(B) 중 적어도 하나를 포함하는 질화물들 중에서 선택된 하나 이상의 물질을 포함하는 단층 또는 다층 구조를 가질 수 있다. 예를 들어, 상기 베리어층은 알루미늄갈륨나이트라이드(AlGaN), 알루미늄인듐나이트라이드(AlInN), 인듐갈륨나이트라이드(InGaN), 알루미늄나이트라이드(AlN), 알루미늄인듐갈륨나이트라이드(AlInGaN) 등으로 구성된 다양한 물질 중 적어도 하나를 포함하는 단층 또는 다층 구조를 가질 수 있다. 상기 버퍼층은 수 ㎛ 이하일 수 있고, 상기 베리어층은 수십 nm 이하일 수 있다.
상기 활성층(110) 상에 캡층(120)이 표면보호 및/또는 오믹접합 특성의 향상을 위해 구비될 수 있다. 상기 캡층(120)은 미도핑된(undoped) 층일 수 있지만, 경우에 따라서는, 오믹접합 특성의 향상을 위해 소정의 불순물이 도핑된 층일 수도 있다. 화합물 반도체의 경우 갈륨나이트라이드(GaN) 또는 갈륨아세나이드(GaAs) 층 등이 캡층(120)으로 적용될 수 있다. 상기 캡층(120)의 두께는 알루미늄갈륨나이트라이드(AlGaN)/갈륨나이트라이드(GaN) 이종접합(heterojunction) 구조에서는 수 nm 이하일 수 있다. 여기서, 상기 캡층(120)은 상기 활성층(110)의 일부를 외부로 노출시키는 게이트 리쎄스 영역(120a)을 포함할 수 있다.
상기 활성층(110)의 일부에 2DEG가 형성될 수 있다. 상기 2DEG는 상기 활성층(110) 내의 베리어층과 버퍼층 사이의 계면 아래의 버퍼층 영역에 형성될 수 있다. 상기 활성층(110)에 형성된 2DEG는 상기 소스 전극(130)과 상기 드레인 전극(140) 사이의 전류 통로, 즉, 채널 영역으로 이용될 수 있다. 상기 캡층(120)은 생략될 수 있다.
평면상에서 볼 때, 상기 기판(100)은 상기 2DEG가 존재하는 소자영역(A) 및 상기 2DEG가 존재하지 않는 소자분리영역(B)으로 구분될 수 있다. 상기 기판(100)의 소자 영역(A)은 상기 기판(100)의 제1 면(101)과 제2 면(예컨대, 후면, 103)을 관통하는 제1 비아홀(100a)을 포함하고, 상기 기판(100)의 소자분리영역(B)은 상기 기판(100)의 제1 면(101)과 제2 면(103)을 관통하는 제2 비아홀(100b)을 포함할 수 있다.
상기 소스 전극(130)과 상기 드레인 전극(140)은 상기 2DEG가 채널로서 이용될 수 있는 다양한 구조로 배치될 수 있다. 일 예로 상기 소스 전극(130)과 상기 드레인 전극(140)은 도면과 같이 상기 캡층(120) 상에 저항성(ohmic) 접촉할 수 있다. 다른 예로서 도면상 도시되어 있지 않지만, 상기 캡층(120)을 식각하여 상기 소스 전극(130)과 상기 드레인 전극(140)이 형성될 수 있다. 또 다른 예로서 도면 상 도시되어 있지 않지만, 상기 캡층(120)의 일부 두께까지만 식각한 후 해당 영역에 상기 소스 전극(130)과 상기 드레인 전극(140)이 형성될 수 있다. 상기 고전자 이동도 트랜지스터가 갈륨나이트라이드(GaN) 계열의 화합물 반도체를 이용한 HEMT(High Electron Mobility Transistor) 소자인 경우, 상기 소스 전극(130)과 상기 드레인 전극(140)은 소정의 두께로 Ti/Al/Ni/Au의 막 등이 차례로 증착된 금속층으로 형성될 수 있다. 또한, 상기 고전자 이동도 트랜지스터가 기타 갈륨비소(GaAs) 계열의 화합물 반도체를 이용한 HEMT(High Electron Mobility Transistor) 소자인 경우, 상기 소스 전극(130)과 상기 드레인 전극(140)은 소정의 두께로 AuGe/Ni/Au 막 등이 차례로 증착된 금속층으로 형성될 수 있다.
상기 절연층(150)은 상기 소스 전극(130)과 상기 드레인 전극(140) 상에 배치되며 단일층 또는 다중층으로 형성될 수 있다. 상기 절연층(150)은 실리콘 질화물(SiN), 실리콘 산화물(SiO2), BCB(Benzocyclobutene) 및 기타 다공성 실리카 박막 등의 물질을 포함할 수 있으며, 상기 기판(100)의 표면을 보호하는 기능을 가질 수 있다. 상기 절연층(150)의 종류 및 두께는 공정 중에 사용되는 감광막들의 식각률 등을 고려하여 결정될 수 있다. 상기 절연층(150)은 상기 게이트 리쎄스 영역(120a)에 대응되는 개구부(150a)와, 상기 소스 전극(130)과 상기 패드부(135)를 전기적으로 연결하기 위한 제1 및 제2 식각 홈(150b, 150c)을 포함하도록 패터닝된다. 또한, 상기 절연층(150)은 상기 드레인 전극(10)의 일부를 노출시키는 제3 식각홈(150d)를 포함하도록 패터닝될 수 있다.
상기 게이트 전극(160)은 상기 소스 전극(130)과 상기 드레인 전극(140) 사이의 절연층(150) 상에 배치될 수 있다. 상기 게이트 전극(160)은 상기 게이트 리쎄스 영역(120a)과 상기 개구부(150a)를 관통하는 게이트 다리(gate foot, 160a)와, 상기 게이트 다리(160a)와 전기적으로 연결되며 상기 절연층(150) 상에 배치된 게이트 머리(gate head, 160b)를 포함할 수 있다. 여기서, 상기 게이트 다리(160a)는 상기 활성층(110)과 접할 수 있다.
상기 제1 전계 전극(170)은 상기 절연층(150) 상에 형성되며 상기 게이트 머리(160b)와 전기적으로 연결되며 상기 드레인 전극(140)의 방향으로 연장된다. 상기 제1 전계 전극(170)은 상기 게이트 전극(160)에 전계가 집중되는 것을 완화(분산)시키는 역할을 수행하여 고전자 이동도 트랜지스의 구동 전압을 향상시킬 수 있다. 여기서, 상기 제1 전계 전극(170)은 상기 게이트 전극(160)과 동일한 금속 물질로 형성될 수 있다.
상기 금속층(200')은 상기 기판(100)의 제2 면(103)의 전체에 걸쳐 배치될 수 있다. 상기 금속층(200')은 상기 제2 비아홀(100b)을 통해 상기 패드부(135)와 전기적으로 연결될 수 있다.
상기 패드부(135)는 상기 제1 및 제2 식각 홈(150b, 150c)을 통해 상기 소스 전극(130)과 전기적으로 연결될 수 있다.
상기 제2 전계 전극(200)은 상기 금속층(200')과 전기적으로 연결되며 상기 제1 비아홀(100a)을 통해 상기 활성층(110)의 배면(110a)과 접할 수 있다.
상기 제2 전계 전극(200)과 상기 금속층(200')은 티타늄(Ti), 알루미늄(Al), 니켈(Ni), 금(Au), 백금(Pt), 크롬(Cr) 중 어느 하나의 단일층 또는 어느 하나 이상을 포함하는 다중층 또는 합금으로 형성할 수 있다.
상기 제2 전계 전극(200)이 상기 금속층(200') 및 상기 패드부(135)와 전기적으로 연결됨에 따라, 상기 제2 전계 전극(200)은 상기 소스 전극(130)과 전기적으로 연결될 수 있다. 여기서, 상기 금속층(200')을 그라운드(ground) 상태로 설정할 경우, 상기 소스 전극(130)과 상기 제2 전계 전극(200)은 그라운드(ground) 상태가 될 수 있다.
일반적인 고전자 이동도 트랜지스터가 오프(off) 상태에서 온(on) 상태로 스위칭될 때, 상기 캡층(120) 표면 이하의 영역에 존재하는 트랩(trap) 영역은 오프(off) 상태일 때의 게이트 전극으로부터 공급된 전자에 의해 음전하가 발생될 수 있다. 이로 인해, 상기 활성층(110)의 채널 영역 일부에서 2DEG가 감소하는 현상이 발생하고, 이에 온 저항이 증가하여 전류 붕괴(current collapse) 현상이 나타날 수 있다.
또한, 상기 캡층(120)이 존재하지 않는 경우, 고전자 이동도 트랜지스터가 오프(off) 상태에서 온(on) 상태로 스위칭될 때, 상기 활성층(110) 표면 이하 또는 상기 활성층(110)에 구비된 버퍼층 이하의 영역에 존재하는 트랩(trap) 영역은 오프(off) 상태일 때의 게이트 전극으로부터 공급된 전자에 의해 음전하가 발생될 수 있다. 이로 인해, 상기 활성층(110)의 채널 영역 일부에서 2DEG가 감소하는 현상이 발생하고, 이에 온 저항이 증가하여 전류 붕괴(current collapse) 현상이 나타날 수 있다.
이를 해소하기 위해, 본 발명의 일 실시예에 따른 고전자 이동도 트랜지스터는 상기 제2 전계 전극(200)을 상기 기판(100)의 제2 면(103)에 배치하고, 그라운드(ground) 상태로 설정하여 전류 붕괴(current collapse) 현상과 온 저항 값의 증가 현상을 방지할 수 있다.
또한, 상기 제2 전계 전극(200)은 상기 게이트 전극(160)의 드레인 방향 끝 부분에서의 전계 최대치를 감소시켜, 소자의 항복 전압을 향상시킬 수 있다.
한편, 상기 제1 비아홀(100a)은 도면에 나타낸 바와 같이 상기 소스 전극(130)과 상기 드레인 전극(140) 사이 영역에 대응되는 상기 기판(100)을 식각하여 형성될 수 있다. 다른 예로서 도면상 도시되어 있지 않지만, 상기 제1 비아홀(100a)은 상기 소스 전극(130)과 상기 드레인 전극(140) 사이 영역에 대응되는 상기 기판(100)뿐 아니라 상기 활성층(110)에 포함된 버퍼층의 일부를 식각하여 형성될 수 있다. 상기 제1 비아홀(100a)은 상기 활성층(110)에서 상기 기판(100) 방향으로의 누설전류를 방지할 수 있다.
이상 살펴본 바와 같이, 본 발명의 일 실시예에 따른 고전자 이동도 트랜지스터는 상기 소스 전극(130)과 상기 드레인 전극(140)의 사이 영역에 대응되는 기판(100)의 일부를 식각하여 상기 활성층(110) 아래에서의 누설 전류를 최소화하고, 상기 기판(100)의 제2 면(103) 상에 제2 전계 전극(200)을 구비하여 항복전압을 향상시키고, 전류 붕괴(current collapse) 현상을 감소시킬 수 있다.
도 2 내지 도 14는 본 발명의 일 실시예에 따른 고전자 이동도 트랜지스터의 제조 방법을 순차적으로 나타낸 단면도들이다. 도 2 내지 도 14를 참조하여 본 발명의 일 실시예에 따른 고전자 이동도 트랜지스터의 제조 방법을 설명한다.
도 2를 참조하면, 기판(100)의 제1 면(예컨대 전면, 101) 상에 제1 반도체 물질층(110') 및 제2 반도체 물질층(120')을 순차적으로 형성한다.
상기 기판(100)은 예를 들면, 사파이어(sapphire), 실리콘(Si), 실리콘 탄화물(SiC) 기판 또는 고저항 실리콘 기판 등을 포함할 수 있으나, 이는 단지 예시적인 것으로, 상기 기판(100)은 이외에도 다른 다양한 물질을 포함할 수 있다.
상기 제1 반도체 물질층(110')은 후술할 공정에 의해 형성되는 소스 전극과 드레인 전극 사이에 채널 영역을 형성하는 층으로서, 갈륨나이트라이드(GaN), 인듐갈륨나이트라이드(InGaN), 알루미늄갈륨나이트라이드(AlGaN) 등으로 구성된 다양한 물질 중 적어도 하나를 포함할 수 있다. 하지만, 여기에 한정되는 것은 아니고, 두 개 이상의 반도체 물질 층의 이종접합(heterojunction)을 포함하여, 2차원의 전자 가스(2 Dimensional Electron Gas, 2DEG)를 형성시킬 수 있다. 상기 제1 반도체 물질층(110')은 미도핑된(undoped) 층일 수 있지만, 경우에 따라서는 소정의 불순물이 도핑된 층일 수 있다. 이종접합(heterojunction) 구조에서, 상기 제1 반도체 물질층(110')은 베리어층과 버퍼층을 포함할 수 있다.
상기 제2 반도체 물질층(120')은 상기 제1 반도체 물질층(110')의 표면 보호 및/또는 오믹접합 특성의 향상을 위한 것으로, 미도핑된(updoped) 층일 수 있지만, 경우에 따라서는, 오믹접합 특성의 향상을 위해 소정의 불순물이 도핑된 층일 수도 있다.
도 3을 참조하면, 상기 제1 반도체 물질층(110')과 상기 제2 반도체 물질층(120')이 패터닝되어 상기 기판(100)의 소자분리영역(B)을 외부로 노출시킨다. 상기 활성층(110)과 상기 캡층(120)은 상기 기판(100)의 소자영역(A)에만 배치될 수 있다. 상기 소자분리영역(B)에서는 상기 활성층(110)의 채널 영역 이하까지 식각되어, 상기 활성층(110)의 일부가 잔존할 수 있다.
예컨대, 알루미늄갈륨나이트라이드(AlGaN)와 갈륨나이트라이드(GaN)의 이종접합을 이용한 고전자 이동도 트랜지스터인 경우, 상기 활성층(110)은 갈륨나이트라이드 버퍼층(buffer layer)과 알루미늄나이트라이드 배리어층(barrier layer)으로 구성될 수 있고, 상기 캡층(120)은 갈륨나이트라이드(GaN)층으로 구성될 수 있다.
도 4를 참조하면, 상기 캡층(120) 상에 상기 캡층(120)과 오믹 접촉한 소스 전극(130)과 드레인 전극(140)이 형성된다.
상기 소스 전극(130)과 상기 드레인 전극(140)은 소정 거리 이격되어 형성되고, 상기 소스 전극(130)과 상기 드레인 전극(140) 사이에 위치한 캡층(120)을 외부로 노출시킨다. 예를 들어, 상기 소스 전극(130)과 상기 드레인 전극(140)은 진공 증착 장치를 이용하여 상기 캡층(120) 상에 오믹 금속을 형성한 후 열처리 공정(RTA, Rapid Thermal Annealing)을 실시하여 형성될 수 있다. 상기 열처리 공정은 800℃ 내지 950℃ 범위의 온도에서 실시될 수 있지만, 이에 한정되는 것은 아니다. 본 발명의 일 실시예에 따른 고전자 이동도 트랜지스터가 갈륨나이트라이드(GaN) 계열의 화합물 반도체를 이용한 HEMT(High Electron Mobility Transistor) 소자인 경우, 상기 오믹 금속은 소정의 두께로 Ti/Al/Ni/Au의 막 등이 차례로 증착된 금속층을 포함할 수 있다. 또한, 상기 고전자 이동도 트랜지스터가 기타 갈륨비소(GaAs) 계열의 화합물 반도체를 이용한 HEMT(High Electron Mobility Transistor) 소자인 경우, 상기 오믹 금속은 소정의 두께로 AuGe/Ni/Au 막 등이 차례로 증착된 금속층을 포함할 수 있다.
도 5를 참조하면, 상기 소스 전극(130)과 상기 드레인 전극(140) 상에 절연물질(150')을 증착하고, 상기 절연물질(150') 상에 제1 감광막 패턴(10)을 형성한다.
상기 절연물질(150')은 단일층 또는 다중층으로 형성될 수 있으며 실리콘 질화물(SiN), 실리콘 산화물(SiO2), BCB(Benzocyclobutene) 및 기타 다공성 실리카 박막 등의 물질을 포함할 수 있다. 상기 절연물질(150')은 상기 기판(100)의 표면 보호 및 표면 결함으로 인한 트래핑 현상을 방지할 수 있다.
상기 제1 감광막 패턴(10)은 상기 절연물질(150') 상에 제1 감광막(미도시)을 형성한 후, 이를 패터닝하여 상기 절연물질(150')의 일부를 노출시키는 제1 감광막 개구부(10a)를 포함하도록 형성된다. 예컨대, 상기 제1 감광막 패턴(10)은 전자빔 리소그래피 공정을 이용하여 패터닝될 수 있다. 이러한 경우, 상기 제1 감광막 패턴(10)은 PMMA/Copolymer/PMMA 또는 ZEP/PMGI/ZEP 등의 다층의 감광막(미도시)으로 구성될 수 있다.
상기 제1 감광막 패턴(도 5의 10)을 식각 마스크로 이용하여 상기 절연물질(도 5의 150')의 식각 공정을 수행하면, 도 6에 도시된 바와 같이 개구부(150a), 제1 내지 제3 식각 홈(150b, 150c, 150d)을 포함하는 절연층(150)이 형성된다. 이때, 상기 절연층(150)이 형성된 이후에 상기 제1 감광막 패턴(도 5의 10)을 제거한다.
상기 식각 공정은 RIE(Reactive Ion Etching), MERIE(Magnetically Enhanced Reactive Ion Etching) 또는 ICP(Inductive Coupled Plasma) 등의 건식 식각 방법 또는 습식 식각 방법으로 수행될 수 있다. 이때, 상기 건식 식각 방법으로 수행되는 공정에는 CF4, CHF3 및 CF4와 O2의 혼합 가스 등이 이용될 수 있다.
상기 개구부(150a)에 의해 상기 캡층(120)의 일부가 외부로 노출되고, 상기 제1 식각 홈(150b)에 의해 상기 소스 전극(130)의 일부가 외부로 노출되고, 상기 제2 식각 홈(150c)에 의해 상기 기판(100)의 소자분리영역(B)이 노출되며 상기 제3 식각 홈(150d)에 의해 상기 드레인 전극(140)의 일부가 외부로 노출된다. 여기서, 상기 개구부(150a)는 후속 공정에 의해 형성될 게이트 전극의 다리 영역을 정의하기 위한 것이고, 상기 제1 식각 홈(150b)은 소스 전극(130)과 후속 공정에 의해 형성될 패드부와의 연결을 위한 것이다.
도 7을 참조하면, 상기 절연층(150) 상에 상기 절연층(150)의 일부를 외부로 노출하는 제2 감광막 패턴(20)이 형성된다.
상기 제2 감광막 패턴(20)은 상기 개구부(150a) 상에서 상기 절연층(150)의 일부 및 상기 캡층(120)을 노출시키는 제2 감광막 개구부(20a)와, 상기 절연층(150)의 제1 및 제2 식각 홈(150b, 150c) 상에서 상기 절연층(150)의 일부를 노출시키는 패드 홈(20b)을 포함한다.
예컨대, 상기 제2 감광막 패턴(20)은 전자빔 리소그래피 공정을 이용하여 제작될 수 있다. 이러한 경우, 상기 제2 감광막 패턴(20)은 PMMA/Copolymer/PMMA 또는 ZEP/PMGI/ZEP 등의 다층의 감광막(미도시)으로 구성될 수 있다. 상기 다층의 감광막은 포지티브 타입(positive type)의 복합막으로 구성되고, 단층의 감광막은 네거티브 타입(negative type) 감광성 물질일 수 있다.
도 8을 참조하면, 상기 제2 감광막 패턴(20)을 식각 마스크로 하여 게이트 리쎄스 공정을 수행함으로써, 상기 활성층(110)을 외부로 노출시키는 게이트 리쎄스 영역(120a)이 형성된다.
상기 게이트 리쎄스 공정은 습식 방법, 건식 방법 및 건식 방법과 습식 방법의 조합 등으로 단일 또는 여러 단계를 거쳐 상기 개구부(150a)와 상기 제2 감광막 개구부(20a)를 통해 외부로 노출된 상기 캡층(120)을 식각하여 최종적으로 상기 게이트 리쎄스 영역(120a)을 형성한다.
상기 게이트 리쎄스 공정은 ECR(Electron Cyclotron Resonance) 및 ICP(Inductive Coupled Plasma) 등의 건식 식각 장비에서 BCl3, Cl2 및 SF6 등의 가스를 이용하여 수행될 수 있다. 또한, 고전자 이동도 박막트랜지스터가 갈륨비소(GaAs) 계열의 화합물반도체 소자인 경우, H3PO4, H2O2 및 H2O 등이 적정 비율로 혼합된 인산계 용액 등의 습식 식각 용액을 이용하여 상기 게이트 리쎄스 공정이 수행될 수 있다.
도 9를 참조하면, 상기 제2 감광막 패턴(도 8의 20) 상에 제1 금속층(미도시)을 증착한 후, 리프트 오프 공정을 통해 상기 제2 감광막 패턴(도 8의 20)을 제거하여, 게이트 전극(160), 제1 전계 전극(170) 및 패드부(135)를 형성한다.
상기 게이트 전극(160)은 상기 게이트 리쎄스 영역(120a)과 상기 개구부(150a)를 관통하는 게이트 다리(160a)와, 상기 게이트 다리(160a)에 의해 지지되며 상기 게이트 다리(160a)와 전기적으로 연결된 게이트 머리(160b)를 포함한다. 여기서, 상기 게이트 다리(160a)는 상기 활성층(110)과 접할 수 있다.
상기 제1 전계 전극(170)은 상기 게이트 머리(160b)와 전기적으로 연결되며 상기 절연층(150) 상에서 상기 게이트 머리(160b)로부터 상기 드레인 전극(140) 방향으로 연장된다.
상기 제1 전계 전극(170)은 상기 게이트 머리(160b)를 상기 드레인 전극(140) 방향으로 확장시켜 상기 게이트 전극(160)의 저항을 감소시킨다. 이로 인해, 상기 게이트 전극(160)의 드레인 방향의 가장자리에서 상기 게이트 전극(160)과 드레인 전극(140) 사이의 전계 피크치가 감소하여, 고전자 이동도 트랜지스터의 파괴 전압이 높아질 수 있다. 즉, 상기 제1 전계 전극(170)은 상기 게이트 전극(160)에 전계가 집중되는 것을 완화(분산)시키는 역할을 수행하여 고전자 이동도 트랜지스터의 구동 전압을 향상시킬 수 있다.
이때, 상기 고전자 이동도 트랜지스터가 오프(off) 상태인 경우, 상기 활성층(110) 표면 이하 영역 상의 트랩(trap) 영역에는 상기 게이트 전극(160)으로부터 공급된 전자에 의해 음전하가 나타날 수 있어 전류 붕괴(current collapse) 현상이 발생할 수 있다. 이에, 상기 제1 전계 전극(170)은 상기 게이트 전극(160)과 전기적으로 연결되어 상기 고전자 이동도 트랜지스터가 오프(off) 상태에서 온(on) 상태로 스위칭 될 때 상기 게이트 전극(160)에 인가되는 양전압으로 인해 상기 음전하를 제거하여 전류 붕괴(current collapse) 현상을 감소시킬 수 있다.
상기 패드부(135)는 상기 절연층(150)의 제1 및 제2 식각홈(150b, 150c)을 감싸며 상기 소스 전극(130)과 전기적으로 연결된다.
도 10을 참조하면, 상기 게이트 전극(160), 상기 제1 전계 전극(170) 및 상기 패드부(135)가 형성된 기판(100) 전면에 접착물질(180)을 코팅한다. 또한, 상기 접착물질(180) 상부에 캐리어 웨이퍼(190)를 배치한 후, 상기 접착물질(180)을 통해 상기 기판(100)과 상기 캐리어 웨이퍼(190)를 합착한다.
상기 접착물질(180)을 통해 상기 기판(100)과 상기 캐리어 웨이퍼(190)를 합착하기 이전에, 상기 기판(100)의 제1 면(101) 전반에 걸쳐 보호막(미도시)을 코팅할 수 있다. 상기 보호막을 코팅한 후, 상기 기판(100)과 상기 캐리어 웨이퍼(190)는 상기 접착물질(180)을 통해 합착될 수 있다.
상기 캐리어 웨이퍼(190)는 후속 공정인 상기 기판(100)의 웨이퍼 박막화(thinning) 공정 시 상기 기판(100)을 지지해주는 역할을 할 수 있다.
도 11을 참조하면, 상기 캐리어 웨이퍼(190)와 합착되지 않고 외부로 노출된 상기 기판(100)의 제2 면(103)에 웨이퍼 박막화(thinning) 공정을 수행하여 상기 기판(100)의 두께를 전반적으로 얇게 한다. 예를 들어, 상기 기판(100)은 상기 웨이퍼 박막화(thinning) 공정에 의해 대략 100㎛ 이하의 두께로 얇아질 수 있다.
도 12를 참조하면, 두께가 얇아진 상기 기판(100)의 제2 면(103) 상에 식각 마스크(30)를 배치한다. 이때, 상기 식각 마스크(30)는 제3 식각 홈(30a) 및 제4 식각 홈(30b)을 포함한다.
상기 식각 마스크(30)는 상기 기판(100)의 일부를 식각하기 위한 것으로 상기 기판(100)의 종류에 따라 금속층, 감광막 및 절연막 등이 적용될 수 있다. 예를 들어, 상기 기판(100)이 실리콘 탄화물(SiC) 기판으로 이루어진 경우 상기 식각 마스크(30)는 니켈(Ni) 계열의 금속층이 적용될 수 있다.
상기 식각 마스크(30)를 이용하여 상기 기판(100)을 식각함으로써, 상기 제3 식각 홈(30a)에 대응되는 제1 비아홀(100a) 및 상기 제4 식각 홈(30b)에 대응되는 제2 비아홀(100b)이 형성된다. 이때, 상기 제1 비아홀(100a)은 상기 기판(100)의 제1 면(101)과 제2 면(103)을 관통할 뿐만 아니라 상기 활성층(110) 내에 포함된 버퍼층의 일부까지 관통될 수 있다.
상기 제1 비아홀(100a)과 상기 제2 비아홀(100b)은 상기 기판(100)의 제1 면(101)과 제2 면(103)을 관통하는 것으로, 상기 제1 비아홀(100a)은 상기 기판(100)의 소자영역(A)에 형성되고, 상기 제2 비아홀(100b)은 상기 기판(100)의 소자분리영역(B)에 형성된다. 상기 제1 비아홀(100a)에 의해 상기 기판(100)의 하부에 배치되는 활성층(110)의 배면(110a)이 외부로 노출되고, 상기 제2 비아홀(100b)에 의해 상기 패드부(135)가 외부로 노출된다. 상기 기판(100)에 상기 제1 비아홀(100a) 및 상기 제2 비아홀(100b)이 최종적으로 형성되면, 상기 식각 마스크(30)는 제거된다.
도 13을 참조하면, 상기 제1 비아홀(100a)과 제2 비아홀(100b)을 포함하는 상기 기판(100)의 제2 면(103)에 금속층(200')을 형성한다. 상기 금속층(200')은 상기 제1 비아홀(100a)을 통해 상기 활성층(110)의 배면(110a)과 접하는 제2 전계 전극(200)을 포함할 수 있다. 또한, 상기 금속층(200')은 상기 제2 비아홀(100b)을 통해 상기 패드부(135)와 전기적으로 연결된다.
상기 제2 전계 전극(200)과 상기 금속층(200')은 전도성 물질을 포함하는 금속, 합금, 전도성 산화물 또는 전도성 금속 질화물 중 선택된 하나를 포함할 수 있다. 예컨대, 상기 제2 전계 전극(200)은 티타늄(Ti), 알루미늄(Al), 백금(Pt), 금(Au), 니켈(Ni), 크롬(Cr) 중 어느 하나의 단일층 또는 어느 하나 이상을 포함하는 금속 조합의 이상의 복수층 또는 합금으로 형성될 수 있다. 또한, 수 ㎛ 이상의 두께를 갖는 도전층이 도금 공정(plating process)을 통해 상기 금속층(200')과 상기 제2 전계 전극(200)으로 형성될 수 있다.
상기 금속층(200')은 제2 비아홀(100b)을 통해 상기 패드부(135)와 전기적으로 연결된다. 이로 인해, 상기 제2 전계 전극(200)은 상기 금속층(200')과 상기 패드부(135)를 통해 상기 소스 전극(130)과 전기적으로 연결될 수 있다.
상기 금속층(200')이 그라운드(ground) 상태가 되면, 상기 제2 전계전극(200), 상기 패드부(135), 및 상기 소스 전극(130)도 그라운드(ground) 상태가 된다.
도 14를 참조하면, 상기 기판(100)의 제1 면(101)으로부터 상기 캐리어 웨이퍼(도 13의 190)를 분리한 후, 세정 공정을 수행하여 상기 접착물질(도 13의 180)을 제거한다.
상술한 제조 방법을 통해, 본 발명의 일 실시예에 따른 고전자 이동도 트랜지스터는 기판(100)의 제1 면(101)에 제1 전계 전극(170)을 형성하고, 제2 면(103)에 제2 전계 전극(200)을 형성함으로써 누설전류를 감소시키고, 항복전압을 향상시키며 전류 붕괴(current collapse) 현상을 개선할 수 있다.
도 15는 본 발명의 다른 실시예에 따른 고전자 이동도 트랜지스터를 나타낸 단면도이다. 본 발명의 다른 실시예에 따른 고전자 이동도 트랜지스터에 있어서, 중복된 설명을 피하기 위해 상술한 실시예에 따른 고전자 이동도 트랜지스터와 상이한 점을 중심으로 설명한다. 본 발명의 다른 실시예에서 특별히 설명하지 않는 부분은 상술한 실시예에 따른 고전자 이동도 트랜지스터에 따르며 동일한 번호는 동일한 구성요소를, 유사한 번호는 유사한 구성요소를 지칭한다.
도 15를 참조하면, 본 발명의 다른 실시예에 따른 고전자 이동도 트랜지스터는 기판(300), 활성층(110), 캡층(120), 소스 전극(130), 드레인 전극(140), 절연층(150), 게이트 전극(160), 제1 전계 전극(170), 패드부(135), 제2 전계 전극(400) 및 보호층(410)을 포함한다. 상기 캡층(120)은 생략될 수 있다.
상기 기판(300)은 실리콘(Si) 기판, 실리콘 탄화물(SiC) 기판 또는 고저항 실리콘 기판일 수 있다. 상기 기판(300)은 제1 면(예컨대 전면, 301)과 제2 면(예컨대 배면, 303)을 관통하는 비아홀(300a)을 포함한다. 상기 비아홀(300a)은 도면에 나타낸 바와 같이 상기 소스 전극(130)과 상기 드레인 전극(140) 사이 영역에 대응되는 상기 기판(300)을 식각하여 형성될 수 있다. 다른 예로서 도면상 도시되어 있지 않지만, 상기 비아홀(300a)은 상기 소스 전극(130)과 상기 드레인 전극(140) 사이 영역에 대응되는 상기 기판(300)뿐 아니라 상기 기판(300) 상에 형성된 활성층(110)의 일부를 식각하여 형성될 수 있다.
상기 활성층(110)은 상기 기판(300)의 제1 면(301) 상에 배치되며 상기 소스 전극(130)과 상기 드레인 전극(140) 사이에 채널 영역을 형성하는 층으로, 반도체층일 수 있다. 상기 활성층(110)은 반도체층(버퍼층)과 분극 특성, 에너지 밴드 갭(bandgap) 격자 상수 중 적어도 하나가 다른 반도체 물질 층(베리어층)을 포함하여, 두 물질의 이종 접합(heterojunction)을 형성시킨 구조가 포함될 수 있다.
상기 캡층(120)은 상기 활성층(110)의 일부를 외부로 노출시키는 게이트 리쎄스 영역(120a)을 포함할 수 있다.
상기 기판(300)은 상기 활성층(110)에 의해 형성되는 채널 영역을 포함하는 소자영역(A)과 상기 채널 영역을 포함하지 않는 소자분리영역(B)을 포함한다.
상기 소스 전극(130)과 상기 드레인 전극(140)은 상기 캡층(120) 상에 저항성(ohmic) 접촉할 수 있다. 또한, 상기 소스 전극(130)과 상기 드레인 전극(140)은 상기 캡층(120)이 생략된 경우 상기 활성층(110) 상에 저항성(ohmic) 접촉할 수 있다.
상기 절연층(150)은 상기 소스 전극(130)과 상기 드레인 전극(140) 상에 배치되며 상기 게이트 리쎄스 영역(120a)에 대응되는 개구부(150a)을 포함한다.
상기 게이트 전극(160)은 상기 소스 전극(130)과 상기 드레인 전극(140) 사이의 절연층(150) 상에 배치될 수 있다. 상기 게이트 전극(160)은 상기 게이트 리쎄스 영역(120a)과 상기 개구부(150a)를 관통하는 게이트 다리(gate foot, 160a)와, 상기 게이트 다리(160a)와 전기적으로 연결되며 상기 절연층(150) 상에 배치된 게이트 머리(gate head, 160b)를 포함할 수 있다. 여기서, 상기 게이트 다리(160a)는 상기 활성층(110)과 접할 수 있다.
상기 제1 전계 전극(170)은 상기 절연층(150) 상에 형성되며 상기 게이트 머리(160b)와 전기적으로 연결되며 상기 드레인 전극(140)의 방향으로 연장된다. 상기 제1 전계 전극(170)은 상기 게이트 전극(160)에 전계가 집중되는 것을 완화(분산)시키는 역할을 수행한다.
상기 제2 전계 전극(400)은 상기 비아홀(300a) 내부에 매립된 형태로 상기 기판(300)의 제2 면(303) 상에 배치될 수 있다. 상기 제2 전계 전극(400)은 티타늄(Ti), 알루미늄(Al), 니켈(Ni), 금(Au), 백금(Pt), 크롬(Cr) 중 어느 하나의 단일층 또는 어느 하나 이상을 포함하는 다중층 또는 합금으로 형성할 수 있다. 또한, 수 ㎛ 이상의 두께를 갖는 도전층이 도금 공정(plating process)에 의해 상기 제2 전계 전극(400)으로 형성될 수 있다.
상기 제2 전계 전극(400)은 상기 소자분리영역(B)에 위치하는 게이트 패드부(미도시)를 통해 상기 게이트 전극(160)과 전기적으로 연결될 수 있다. 따라서, 상기 제2 전계 전극(400)은 상기 게이트 전극(160)과 전기적으로 연결되어 전류 붕괴(current collapse) 현상과 온 저항의 증가 현상을 방지할 수 있다.
상기 보호층(410)은 상기 제2 전계 전극(400) 상에 배치되고, 실리콘 질화물(SiN), 실리콘 산화물(SiO2), BCB(Benzocyclobutene) 및 기타 다공성 실리카 박막 등의 물질을 포함할 수 있으며, 상기 기판(300)의 제2 면(303)과 상기 제2 전계 전극(400)을 보호하는 기능을 가질 수 있다.
본 발명이 속하는 기술분야의 상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허 청구범위에 의하여 나타내어지며, 특히 청구범위의 의미 및 범위 그리고 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100/300: 기판
110: 활성층
120: 캡층
130: 소스 전극
140: 드레인 전극
150: 절연층
160: 게이트 전극
170: 제1 전계 전극
180: 접착물질
190: 캐리어 웨이퍼
200/400: 제2 전계 전극
410: 보호층

Claims (18)

  1. 서로 마주보는 제1 면과 제2 면을 포함하고, 상기 제1 면과 상기 제2 면을 관통하는 제1 비아홀 및 제2 비아홀을 구비한 기판;
    상기 기판의 제1 면 상에 제공된 활성층;
    상기 활성층 상에 위치하고 상기 활성층의 일부를 노출하는 게이트 리쎄스 영역을 포함한 캡층;
    상기 캡층 및 상기 활성층 중 어느 하나의 층 상에 위치하며 오믹 접촉한 소스 전극 및 드레인 전극;
    상기 소스 전극과 상기 드레인 전극 상에 위치하고 상기 게이트 리쎄스 영역에 대응되는 개구부를 구비하여 상기 게이트 리쎄스 영역을 노출시키는 절연층;
    상기 절연층 상에서 상기 소스 전극과 상기 드레인 전극 사이에 위치한 제1 전계 전극;
    상기 절연층 상에서 상기 제1 전계 전극과 전기적으로 연결되는 게이트 전극;
    상기 기판의 제1 면 상에 제공되고, 상기 소스 전극과 전기적으로 연결되는 패드부;
    상기 기판의 제2 면 상에 제공되는 금속층, 상기 금속층은 상기 제2 비아홀을 통해 패드부와 전기적으로 연결되고; 및
    상기 금속층과 전기적으로 연결되며, 상기 제1 비아홀을 통해 상기 활성층과 접촉하는 제2 전계 전극을 포함하고,
    상기 제1 비아홀은 상기 활성층을 노출시키고,
    상기 제2 비아홀은 상기 패드부를 노출시키고,
    상기 금속층의 최상부의 레벨은 상기 기판의 제1 면의 레벨과 동일한 고전자 이동도 트랜지스터.
  2. 제1 항에 있어서,
    상기 제2 전계 전극은 상기 기판의 제2 면 상에서 상기 게이트 전극과 상기 드레인 전극 사이 영역에 대응되는 고전자 이동도 트랜지스터.
  3. 삭제
  4. 삭제
  5. 제1 항에 있어서,
    상기 제2 전계 전극은 전도성 물질을 포함하는 금속, 합금, 전도성 산화물 또는 전도성 금속 질화물 중 선택된 하나를 포함하는 고전자 이동도 트랜지스터.
  6. 제1 항에 있어서,
    상기 제2 전계 전극은 상기 소스 전극 또는 상기 게이트 전극 중 적어도 어느 하나의 전극과 전기적으로 연결되는 고전자 이동도 트랜지스터.
  7. 제1 항에 있어서,
    상기 게이트 전극과 상기 제1 전계 전극은 동일한 물질을 포함하는 고전자 이동도 트랜지스터.
  8. 제1 항에 있어서,
    상기 게이트 전극은,
    상기 게이트 리쎄스 영역과 상기 개구부를 관통하는 게이트 다리; 및
    상기 게이트 다리와 상기 절연층에 의해 지지되는 게이트 머리를 포함하는 고전자 이동도 트랜지스터.
  9. 제8 항에 있어서,
    상기 제1 전계 전극은 상기 게이트 머리로부터 상기 드레인 전극 방향으로 연장되는 고전자 이동도 트랜지스터.
  10. 제1 항에 있어서,
    상기 제2 전계 전극 상에 배치된 보호층을 더 포함하는 고전자 이동도 트랜지스터.
  11. 기판의 제1 면 상에 활성층 및 캡층을 순차적으로 형성하는 단계;
    상기 캡층 상에서 상기 캡층 및 상기 활성층 중 어느 하나의 층과 오믹 접촉하는 소스 전극 및 드레인 전극을 형성하는 단계;
    상기 소스 전극과 상기 드레인 전극 상에 절연층과 제1 감광막을 순차적으로 형성하는 단계;
    상기 제1 감광막을 패터닝하여 상기 절연층의 일부를 외부로 노출시키는 제1 감광막 개구부를 포함하는 제1 감광막 패턴을 형성하는 단계;
    상기 제1 감광막 패턴을 식각 마스크로 하여 상기 절연층을 식각하되, 상기 제1 감광막 개구부에 대응되며 상기 캡층, 상기 소스 전극 및 상기 드레인 전극을 외부로 노출시키는 개구부들을 포함하도록 상기 절연층을 식각하는 단계;
    상기 개구부들을 포함하는 절연층 상에 제2 감광막을 형성하는 단계;
    상기 제2 감광막을 패터닝하여 게이트 전극을 위한 제2 감광막 개구부를 포함하는 제2 감광막 패턴을 형성하는 단계;
    상기 제2 감광막 패턴을 식각 마스크로 하여 상기 노출된 캡층을 식각하여 상기 활성층의 상면 일부를 노출시키는 게이트 리쎄스 영역을 형성하는 단계;
    상기 소스 전극 상에, 상기 게이트 리쎄스 영역과, 상기 식각된 절연층 상에 제1 금속층을 증착하여 각각 패드부, 게이트 전극 및 제1 전계 전극을 형성하는 단계;
    상기 기판의 제1 면과 마주보는 제2 면 상에 식각 마스크를 배치하는 단계;
    상기 기판의 제2 면의 일부를 식각하여 상기 활성층의 배면을 노출시키는 제1 비아홀 및 상기 패드부의 배면을 노출시키는 제2 비아홀을 형성하는 단계; 및
    상기 식각된 기판의 제2 면 상에 제2 금속층을 형성하여 상기 제1 비아홀을 통하여 상기 노출된 활성층의 배면과 접촉하는 제2 전계 전극을 형성하는 단계를 포함하고, 상기 제2 금속층은 상기 제2 비아홀을 통하여 상기 패드부와 전기적으로 연결되고,
    상기 금속층의 최상부의 레벨은 상기 기판의 제1 면의 레벨과 동일한 고전자 이동도 트랜지스터의 제조방법.
  12. 제11 항에 있어서,
    상기 제2 전계 전극은 상기 기판의 제2면 상에서 상기 게이트 전극과 상기 드레인 전극 사이 영역에 대응되는 고전자 이동도 트랜지스터의 제조방법.
  13. 제11 항에 있어서,
    상기 게이트 전극과 상기 제1 전계 전극이 형성된 기판의 제1 면 상에 접착 물질을 코팅하고 상기 접착 물질을 통해 상기 기판의 제1 면 상에 캐리어 웨이퍼를 합착하는 단계를 더 포함하는 고전자 이동도 트랜지스터의 제조방법.
  14. 제13 항에 있어서,
    상기 캐리어 웨이퍼와 합착되지 않은 상기 기판의 제2 면에 웨이퍼 박막화 공정을 수행하는 단계를 더 포함하는 고전자 이동도 트랜지스터의 제조방법.
  15. 삭제
  16. 삭제
  17. 제11 항에 있어서,
    상기 게이트 전극과 상기 제1 전계 전극은 동일한 물질을 포함하는 고전자 이동도 트랜지스터의 제조방법.
  18. 제11 항에 있어서,
    상기 제2 전계 전극 상에 보호층을 형성하는 단계를 더 포함하는 고전자 이동도 트랜지스터의 제조방법.
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