KR102154336B1 - 고전압 구동용 전계효과 트랜지스터 및 제조 방법 - Google Patents

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Abstract

본 발명은 고전압 구동용 전계효과 트랜지스터 및 그의 제조 방법에 관한 것으로, 고전압 구동이 가능하도록 게이트 머리 영역 밑에 내재된 전계 전극에 의해 드레인 방향으로 확장된 게이트 머리가 지지되는 게이트 전극 구조를 포함한다. 이에 따라 드레인 방향으로 확장된 게이트 머리를 절연막을 이용하여 전기적으로 이격시킨 전계 전극으로 지지함으로써 게이트 머리가 확장되어 있는 게이트 전극을 안정적으로 제작할 수 있고, 드레인 방향으로 확장된 게이트 머리에 의해 게이트 저항이 감소하고, 드레인 방향으로 확장된 게이트 머리를 가지는 게이트 전극 및 게이트에 근접된 전계 전극에 의해 게이트와 드레인 사이의 전계 피크치가 감소하여, 소자의 파괴전압이 높아지는 효과를 얻을 수 있다.

Description

고전압 구동용 전계효과 트랜지스터 및 제조 방법{Field-Effect Transistors for High Voltage Operation and Manufacturing Method Thereof}
본 발명은 고전압 구동용 전계효과 트랜지스터 및 제조 방법에 관한 것이다. 보다 상세하게는 고전압 구동이 가능하도록 게이트 머리 영역 밑에 내재된 전계 전극에 의해 드레인 방향으로 확장된 게이트 머리가 지지되는 게이트 전극 구조를 포함하는 전계효과 트랜지스터 및 그의 제조 방법에 관한 것이다.
일반적으로 전계효과 트랜지스터는 도 1a 내지 도 1h에 도시된 바와 같은 공정에 따라 제조되고 있다.
먼저, 도 1a에 도시된 바와 같이 반도체 기판(10) 상에 활성층(11) 및 캡층(12)을 차례로 형성한다.
이어서, 도1b에 도시한 바와 같이 소스 및 드레인 전극이 형성될 영역을 감광막 패턴으로 정의한 후, 전극용 금속을 증착하고, RTA(Rapid Thermal Annealing)등을 거쳐 소스 및 드레인 전극(13)을 형성한다.
이어서, 도 1c에 도시한 바와 같이 소스 및 드레인 전극이 증착된 상기 기판 상에 다층의 감광막(14a, 14b, 14c)을 도포하고, 광리소그라피 또는 전자빔 리소그라피 등을 이용하여 티형 게이트 패턴(15a)을 형성한다.
이어서, 도 1d에 도시한 바와 같이 티형 게이트 패턴 상에 노출된 상기 반도체 기판을 식각하는 게이트 리쎄스 공정을 수행하여 게이트 금속이 증착될 게이트 리쎄스 영역(15b)을 형성한다.
이어서, 도 1e에 도시한 바와 같이 상기 패턴 상에 게이트 금속을 증착하고, 리프트 오프 공정을 통하여 감광막을 제거하고, 티형 게이트 전극(16)을 형성한다. 이어서, 도 1f에 도시한 바와 같이 게이트 전극의 제작 후 절연막(17)을 증착하고, 도 1g에 도시한 바와 같이 전계 전극 형성을 위한 리소그라피 공정을 수행한다.
도 1h에 도시한 바와 같이 상기 전계 전극 형성을 위한 리소그라피 패턴에 금속을 증착한 후, 리프트-오프 공정을 수행하여 감광막을 제거하고, 전계 전극(19)을 형성한다.
전술한 종래의 트랜지스터 제조 방법은 전계효과 트랜지스터의 제조 방법에 관한 것으로, 드레인 방향으로 확장된 게이트 머리를 제작하는 경우 확장된 게이트 머리가 게이트 다리 영역에 비해 커져 게이트 머리 영역이 무너지는 현상이 나타날 수 있으며, 이에 따라 소자의 신뢰성 및 균일도를 저하시킬 수 있다. 따라서, 게이트 머리 영역을 증가시키는 데는 제한이 따르며, 대신 별도의 마스크 패턴과 리소그래피 공정 및 금속 증착 공정 등을 통해 별도의 전계 전극을 제작할 수 밖에 없다. 그러나, 게이트 머리의 영역을 확장시켜 드레인 방향의 게이트 가장자리에서 게이트-드레인 사이의 전계 피크치를 감소시킴으로써, 파괴전압을 향상시키는데는 제약이 따른다. 따라서, 질화물계 전계효과 트랜지스터 및 기타 물질의 전계효과 트랜지스터의 고전압 구동 특성을 충분히 향상 시킬 수 없는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 본 발명이 해결하고자 하는 과제는 게이트 머리 영역이 드레인 방향으로 확장된 게이트 전극을 포함하는 전계효과 트랜지스터를 제조하는데 있어서, 게이트 머리가 확장된 게이트 전극의 게이트 전극 무너짐 현상의 가능성이 없고, 신뢰성 및 공정의 균일도를 향상시킬 수 있고, 소자의 고전압 구동이 가능하도록 소자의 특성을 향상시킨 전계효과 트랜지스터 및 그의 제조 방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 전계효과 트랜지스터는 활성층; 상기 활성층 상에 형성된 1차 절연막; 상기 1차 절연막을 관통하여 상기 활성층과 접한 소스 및 드레인 전극; 상기 1차 절연막 상에 형성되며, 상기 소스 및 드레인 전극 사이에 위치된 전계 전극; 상기 소스 및 드레인 전극 및 상기 전계 전극을 덮도록, 상기 1차 절연막 상에 형성된 2차 절연막; 및 상기 1차 절연막 및 상기 2차 절연막을 관통하는 게이트 다리 및 상기 2차 절연막 상에 형성되고 드레인 방향으로 확장되어 상기 전계 전극으로 지지되는 게이트 머리를 포함하는 게이트 전극을 포함한다.
본 발명의 일 실시예에 따른 전계효과 트랜지스터의 제조 방법은 활성층 상에, 1차 절연막 및 상기 1차 절연막을 관통하여 상기 활성층과 접한 소스 및 드레인 전극을 형성하는 단계; 상기 1차 절연막 상에 전계 전극을 형성하는 단계; 상기 전계 전극이 형성된 상기 1차 절연막 상에 2차 절연막을 형성하는 단계; 상기 1차 절연막 및 상기 2차 절연막을 식각하여 미세 개구부를 형성하는 단계; 및 상기 미세 개구부 내에 형성된 게이트 다리 및 상기 2차 절연막 상에 형성되고 드레인 방향으로 확장되어 상기 전계 전극으로 지지되는 게이트 머리를 포함하는 게이트 전극을 형성하는 단계를 포함한다.
본 발명은 드레인 방향으로 확장된 게이트 머리를 절연막을 이용하여 전기적으로 이격시킨 전계 전극으로 지지함으로써 게이트 머리가 확장되어 있는 게이트 전극을 안정적으로 제작할 수 있고, 드레인 방향으로 확장된 게이트 머리에 의해 게이트 저항이 감소하고, 드레인 방향으로 확장된 게이트 머리를 가지는 게이트 전극 및 게이트에 근접된 전계 전극에 의해 게이트와 드레인 사이의 전계 피크치가 감소하여, 소자의 파괴전압이 높아지는 효과를 얻을 수 있다. 또한, 전계 전극 제작 시 별도의 추가적인 마스크가 필요하지 않으므로, 생산성이 향상되고, 기존의 공정보다 균일하고, 재현성 있게 우수한 성능의 트랜지스터들을 제작할 수 있다.
도 1a 내지 도 1h는 종래 기술에 의한 전계효과 트랜지스터의 제조 공정 단면도이다.
도 2및 도 3은 본 발명의 일 실시예에 따른 전계효과 트랜지스터의 구조를 나타낸 단면도이다.
도 4a 내지 도 4l은 본 발명의 일 실시예에 의한 전계효과 트랜지스터의 제조 공정 단면도이다.
도 5 및 도6은 본 발명의 일 실시예에 따른 전계효과 트랜지스터의 특성을 나타내는 그래프이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2 및 도 3은 본 발명의 일실시예에 따른 전계효과 트랜지스터를 나타낸 단면도이다.
도 2 및 도 3을 참조하면, 본 발명에 따른 전계효과 트랜지스터는 활성층(21), 활성층(21) 상에 형성된 1차 절연막(24a), 1차 절연막(24a)을 관통하여 활성층(21)과 접한 소스 및 드레인 전극(23), 1차 절연막(24a) 상에 형성되고 소스 및 드레인 전극(23) 사이에 위치된 전계 전극(26), 소스 및 드레인 전극(23) 및 전계 전극(26)을 덮도록 1차 절연막(24a) 상에 형성된 2차 절연막(24b), 및 1차 절연막(24a) 및 2차 절연막(24b)을 관통하는 게이트 다리(30b) 및 2차 절연막(24b) 상에 형성되고 드레인 방향으로 확장되어 전계 전극(26)으로 지지되는 게이트 머리(30a)를 포함하는 게이트 전극 (30)을 포함한다. 또한, 본 발명에 따른 전계효과 트랜지스터는 게이트 전극(30)과 활성층(21)의 사이 또는 게이트 전극(30)과 캡층(22) 사이에 개재된 게이트 유전막(31)을 더 포함할 수 있다.
전계효과 트랜지스터는 활성층(21)의 하부에 위치된 반도체 기판(20) 및 활성층(21)의 상부에 위치된 캡층(22)을 더 포함할 수 있다. 예를 들어, 소스 및 드레인 전극(23)을 형성하기 전에, 기판(20) 상에 활성층(21) 및 캡층(22)이 차례로 형성된다. 기판(20)으로는 갈륨나이트라이드(GaN), 실리콘(Si), 실리콘카바이드(SiC) 또는 반절연 갈륨비소(GaAs) 등과 같은 화합물 반도체 또는 기타 반도체 기판이 사용될 수 있지만, 이것으로 제한되는 것은 아니다. 예를 들어, 전계효과 트랜지스터가 알루미늄갈륨나이트라이드(AlGaN)와 갈륨나이트라이드(GaN)의 이종접합을 이용한 HEMT(High Electron Mobility Transistor) 소자인 경우, 활성층(21)은 갈륨나이트라이트 버퍼층(Buffer)과 알루미늄갈륨나이트라이드 베리어층(Barrier)으로 구성될 수 있고, 캡층(22)은 갈륨나이트라이드(GaN)층으로 구성될 수 있다.
소스 및 드레인 전극(23)으로는 이 분야에 일반적인 것이 사용될 수 있으며, 예를 들어 갈륨나이트라이드(GaN)계열의 화합물반도체를 이용한 HEMT(High Electron Mobility Transistor) 소자의 경우, 소정의 두께의 Ti/Al/Ni/Au 막등이 차례로 증착된 금속층이 소스 및 드레인 전극(23)으로 이용될 수 있다. 예를 들어, 소스 및 드레인 전극(23)은 15 내지 50nm 두께의 티타늄(Ti)막, 50 내지 150nm두께의 알루미늄(Al)막, 15 내지 50nm 두께의 니켈(Ni)막 및 50 내지 150nm 두께의 금(Au)막이 적층된 금속층일 수 있다. 또한, 전계효과 트랜지스터가 기타 갈륨비소(GaAs) 계열의 화합물 반도체를 이용한 HEMT(High Electron Mobility Transistor), MESFET(MEtal Semi-conductor Field Effect Transistor) 등의 소자의 경우에는 소정의 두께의 AuGe막, Ni막 및 Au막 등이 차례로 증착된 금속층이 소스 및 드레인 전극(23)으로 이용될 수 있다. 예를 들어, 소스 및 드레인 전극(23)은 50 내지 200nm 두께의 금-게르마늄(AuGe)막, 30 내지 60nm 두께의 니켈(Ni) 막 및 50 내지 150nm 두께의 금(Au)막이 적층된 금속층일 수 있다.
상기 1차 절연막(24a)은 단층 또는 다층으로 증착될 수 있으며, 이 분야에서 일반적인 물질이 사용될 수 있고, 예를 들면, 실리콘 질화물, 실리콘 산화물, Al2O3, HfO2, BCB(Benzocyclobutene) 및 기타 다공성 실리카 박막등과 같은 물질들이 사용될 수 있고, 상기 1차 절연막(24a)은 화합물 반도체 기판의 표면보호의 기능이 있다. 상기 1차 절연막(24a)의 두께는 5 내지 100nm의 범위 내에서 공정 조건에 따라 선택될 수 있다.
상기 소스 및 드레인 전극 사이의 게이트 전극의 게이트 머리 영역에 해당될 소정의 영역에 형성된 전계 전극(26)은 전계 전극용 금속을 증착시켜 형성될 수 있으며, 전계 전극용 금속으로는 이 분야에 일반적인 것이 사용될 수 있다. 예를 들면, 티타늄/금(Ti/Au), 니켈/금(Ni/Au) 등의 다층 금속막이 전계 전극(26)으로 사용될 수 있다. 또한, 상기 전계 전극(26)은 게이트 전극(30) 또는 소스 전극(23)과 연결될 수 있다.
상기 전계 전극이 활성영역 안에서 전기적으로 절연되도록 기판 상에 증착된 2차 절연막(24b)은 1차 절연막(24a)와 마찬가지로 단층 또는 다층으로 증착될 수 있으며, 절연막의 종류는 1차 절연막에 적용된 물질들이 적용될 수 있다. 상기 2차 절연막(24b)의 두께는 30 내지 200nm일 수 있다.
상기 게이트 다리(30b)는 1차 및 2차 절연막(24a, 24b)을 관통하도록 형성된다. 여기서, 게이트 다리(30b)는 활성층(21)과 접하거나, 캡층(22)과 접하거나, 게이트 유전막(31)과 접할 수 있다.
또한, 게이트 머리(30a)는 드레인 방향으로 확장되며, 하부에 위치된 전계 전극(26)에 의해 지지된다. 상기 게이트 전극용 금속으로는 이 분야에 일반적인 것이 사용될 수 있다. 예를 들어, 전계효과 트랜지스터가 갈륨나이트라이드(GaN)계열의 화합물반도체를 이용한 HEMT(High Electron Mobility Transistor) 소자인 경우, 10 내지 60nm의 니켈(Ni)막과 200 내지 500nm 두께의 금(Au)막을 차례로 증착한 금속층이 게이트 전극(30)으로 이용될 수 있다. 또한, 전계효과 트랜지스터가 갈륨비소(GaAs) 계열의 화합물 반도체를 이용한 HEMT(High Electron Mobility Transistor), MESFET(MEtal Semi-conductor Field Effect Transistor) 등의 소자인 경우, 20 내지 50nm 두께의 티타늄(Ti막), 10 내지 60nm 두께의 납(Pt)막 및 200 내지 500nm 두께의 금(Au막)이 적층된 금속층이 게이트 전극(30)으로 이용될 수 있다.
전술한 바와 같은 구조의 전계효과 트랜지스터는 활성층(21) 상에 소스 및 드레인 전극(23)을 포함하는 1차 절연막(24a)을 형성하는 단계, 1차 절연막(24a) 상에 전계 전극(26)을 형성하는 단계, 전계 전극(26)이 형성된 1차 절연막(24a) 상에 2차 절연막(24b)을 형성하는 단계, 1차 절연막(24a) 및 2차 절연막(24b)을 식각하여 미세 개구부를 형성하는 단계, 및 미세 개구부 내에 형성된 게이트 다리(30b) 및 드레인 방향으로 확장되어 전계 전극(26)으로 지지되는 게이트 머리(30a)를 포함하는 게이트 전극(30)을 형성하는 단계를 수행하여 제조될 수 있다.
도 4a 내지 4l은 본 발명의 일 실시예에 따른 전계효과 트랜지스터의 제조공정을 나타낸 공정도이다. 이하, 도 4a 내지 4l을 참조하여, 하부에 위치된 전계 전극에 의해 드레인 방향으로 확장된 게이트 머리가 지지되는 게이트 전극을 포함하는 전계효과 트랜지스터의 제조 방법에 대하여 보다 상세히 설명한다.
도4a에 도시한 바와 같이, 반도체 기판(20) 상에 활성층(21) 및 캡층(22)을 형성한다. 참고로, 캡층(22)을 형성하는 단계를 생략하는 것도 가능하다. 또한, 캡층(22) 상에 게이트 유전막(도 3의 '31' 참조)을 형성하는 것도 가능하다. 예를 들어, 게이트 유전막은 SiO2, Si3N4, HfO2, Al2O3, ZnO 등일 수 있다.
도4b에 도시한 바와 같이, 소스 및 드레인 전극이 형성될 영역을 감광막 패턴으로 정의한 후, 소스 및 드레인 전극용 오믹금속을 증착하고, RTA(Rapid Thermal Annealing) 등을 거쳐 소스 및 드레인 전극(23)을 형성한다. 여기서, 전계효과 트랜지스터가 갈륨나이트라이드(GaN)계열의 화합물반도체를 이용한 HEMT 소자인 경우, 소정의 두께로 Ti/Al/Ni/Au 막 등이 차례로 증착된 금속층이 소스 및 드레인 전극(23)으로 이용될 수 있다. 또한, 전계효과 트랜지스터가 기타 갈륨비소(GaAs) 계열의 화합물 반도체를 이용한 HEMT, MESFET 등의 소자인 경우, 소정의 두께로 AuGe막, Ni막 및 Au막 등이 차례로 증착된 금속층이 소스 및 드레인 전극(23)으로 이용될 수 있다.
다음으로 도4c에 도시한 바와 같이 소스 및 드레인 전극(23)을 포함하는 1차 절연막(24a)을 형성한다. 예를 들어, 소스 및 드레인 전극(23)을 덮도록 1차 절연막(24a)을 형성한 후, 소스 및 드레인 전극(23)의 상부가 노출되도록 1차 절연막(24a)을 에치백할 수 있다. 또는, 소스 및 드레인 전극(23)을 형성하기 전에 1차 절연막(24a)을 형성하는 것도 가능하다.
여기서, 1차 절연막(24a)은 단층 또는 다층의 절연막일 수 있으며, 실리콘 질화물, 실리콘 산화물, Al2O3, ZnO, HfO2, BCB(Benzocyclobutene) 및 기타 다공성 실리카 박막등과 같은 물질들을 포함할 수 있다.
이어서, 도 4d 에 도시한 바와 같이, 1차 절연막(24a) 상에 소스 및 드레인 전극(23)을 덮고, 소스 및 드레인 전극(25) 사이에 개구부를 갖는 감광막 패턴(25)을 형성한다. 여기서, 개구부는 전계금속이 형성될 영역에 위치된다. 예를 들어, 후속 공정에서 게이트 머리가 형성될 위치에 개구부가 위치된다. 또한, 감광막을 현상하는 공정은 리소그래피 공정으로 수행될 수 있다.
이어서, 도 4e에 도시된 바와 같이, 개구부 내에 전계 전극(26)을 형성한 후, 리프트 오프(Lift-off) 공정으로 감광막 패턴(25)을 제거한다. 예를 들어, 소자 패드 및 배선용 금속의 증착 공정 수행시, 전계 전극용 금속층이 동시에 증착될 수 있다. 또한, 전계 전극용 금속으로는 예를 들면, 티타튬/금(Ti/Au) 또는 니켈/금(Ni/Au) 등의 다층 금속막이 사용될 수 있다. 전계 전극(26)은 게이트 전극 또는 소스 전극과 연결되어 있다.
한편, 감광막 패턴(25)을 형성한 후, 개구부에 노출된 1차 및 2차 절연막(24a, 24b)의 일부 두께를 식각하는 공정을 추가로 실시할 수 있다. 이를 통해, 전계 전극(26) 하부의 절연막의 두께를 조절할 수 있다. 예를 들어, RIE(Reactive Ion Etching), MERIE(Magnetically Enhanced Reactive Ion Etching), ICP(Inductive coupled plasma) 등의 장비를 이용한 건식식각 공정으로 1차 및 2차 절연막(24a, 24b)을 식각할 수 있다. 이러한 경우, CF4 가스, CF4 가스와 CHF3 가스의 혼합 가스, CF4 가스 와 O2 가스의 혼합 가스 등을 이용할 수 있다. 또한, 습식 식각 공정을 적용하는 경우, BOE (Buffered Oxide Etchant) 등의 식각 용액을 이용할 수 있다.
다음으로, 도 4f에 도시한 바와 같이, 전계 전극(26)이 형성된 1차 절연막(24a) 상에 단층 또는 다층의 2차 절연막(24b)을 증착한다. 2차 절연막(24b)의 종류는 1차 절연막(24a)에 적용되는 박막 물질들이 적용될 수 있다.
상기 1차 및 2차 절연막(24a, 24b)의 물질 및 두께는 후술하는 절연막의 식각 공정에서 식각마스크로 사용되는 감광막 패턴을 구성하는 감광막(27)의 식각률과 절연막(24a, 24b)의 식각률을 고려하여 결정될 수 있다.
도 4g에 도시한 바와 같이 2차 절연막(24b) 상에 2차 절연막(24b)을 노출시키는 미세 개구부(28a)를 포함하는 감광막 패턴(27)을 형성한다. 여기서, 미세 개구부(28a)는 후속 공정에서 게이트 다리 영역을 정의하기 위한 것으로, 전계 전극(26)과 소정 간격 이격되어 위치된다. 예를 들어, 2차 절연막(24b) 상에 코팅된 감광막층에 대해 리소그래피 공정을 수행하여, 전계 전극(26)과 300 내지 1000nm 이격된 미세 개구부(28a)를 형성한다.
도 4h에 도시된 바와 같이, 감광막 패턴(27)을 식각마스크로 이용하여 1차 및 2차 절연막(24a, 24b)을 식각하여, 미세 개구부(28b)를 하부로 확장시킨다. 여기서, 미세 개구부 (28b)는 캡층(22)을 노출시키는 깊이로 형성되거나, 활성층(21)을 노출시키는 깊이로 형성되거나, 1차 절연막(24a)이 일부 두께를 잔류시키는 깊이로 형성될 수 있다. 1차 및 2차 절연막(24a, 24b)의 식각 공정은 1차 및 2차 절연막(24a, 24b)의 물질 및 두께와 감광막 패턴(27)의 식각률과 1차 및 2차 절연막(24a, 24b)의 식각률을 고려하여 실시된다.
상기 1차 및 2차 절연막(24a. 24b)의 식각공정은 RIE(Reactive Ion Etching), MERIE(Magnetically Enhanced Reactive Ion Etching) 또는 ICP(Inductive coupled plasma) 등의 장비에서 건식식각 공정으로 수행될 수 있다. 이 경우, CF4 가스, CF4 가스와 CHF3 가스의 혼합 가스, CF4 가스 와 O2 가스의 혼합 가스 등을 이용여 식각 공정을 실시할 수 있다.
참고로, 캡층(22) 상에 게이트 유전막(도 3의 '31' 참조)을 형성한 경우, 게이트 유전막을 노출시키는 깊이로 미세 개구부(28b)를 형성하는 것도 가능하다. 또한, 상기 미세 개구부를 통해 캡층(22) 또는 활성층(21)을 노출시키고, 감광막 패턴(27)을 제거한 후, 게이트 유전막(미도시됨)을 증착할 수도 있다. 예를 들어, 게이트 유전막은 SiO2, Si3N4, HfO2, Al2O3, ZnO 등일 수 있다.
이어서, 도 4i에 도시한 바와 같이, 감광막 패턴(27)을 제거하고, 도 4j에 도시한 바와 같이, 2차 절연막(24b) 상에 다층의 감광막 패턴(29a, 29b, 29c)을 형성한다. 여기서, 감광막 패턴(29a, 29b, 29c)은 드레인 영역으로 확장된 게이트 머리가 위치될 영역을 노출시키는 개구부를 포함한다. 예를 들어, PMMA/코폴리머/PMMA 또는 ZEP/PMGI/ZEP 등의 다층의 감광막을 형성한 후, 전자빔 리소그라피를 이용하여 감광막을 노광하고, 현상액으로 현상함으로써, 감광막 패턴(29a, 29b, 29c)을 형성할 수 있다. 이와 같이 전자빔리소그래피 공정을 이용하여 감광막 패턴(29a, 29b, 29c)을 형성하는 경우, 게이트 머리 영역이 게이트 다리 영역보다 큰 게이트 전극용 감광막 패턴(29a, 29b, 29c)을 제작할 수 있다. 따라서, 게이트 전극의 저항의 증가 없이, 게이트 폭을 축소시킬 수 있는, 티 형태의 게이트 전극을 형성할 수 있다.
이어서, 도 4k에 도시한 바와 같이, 감광막 패턴(29a, 29b, 29c)의 개구부 및 미세 개구부(28b)를 통해 노출된 캡층(22) 또는 캡층(22)과 일부 활성층(21)을 식각하는 게이트 리쎄스 공정을 실시하여, 게이트 리쎄스 영역(28c)을 형성한다. 게이트 리쎄스 공정은 예를 들어 화합물 반도체를 이용한 HEMT(High Electron Mobility Transistor), MESFET(MEtal Semi-conductor Field Effect Transistor) 등의 소자에서 가장 중요한 공정 단계이다. 일반적으로 전류를 측정하면서 게이트 리쎄스 공정을 실시하며, 습식 공정 또는 건식 공정으로 실시되거나, 건식 공정과 습식 공정을 조합하여 실시될 수 있다. 게이트 리쎄스 공정은 ECR(Electron Cyclotron Resonance) 및 ICP(Inductive Coupled Plasma) 등의 건식 식각 장비에서 CF4, BCl3, Cl2 및 SF6 등의 가스를 이용하여 수행될 수 있다. 예를 들어, 전계효과 트랜지스터가 갈륨비소(GaAs) 계열의 화합물반도체 소자인 경우, H3PO0, H2O2 및 H2O등이 적정 비율로 혼합된 인산계 용액 등의 습식 식각 용액을 이용하여 게이트 리쎄스 공정을 실시할 수 있다.
또한, 상기 소자 공정에서 필요에 따라 리쎄스 공정을 수행하지 않을 수도 있다.
마지막으로 도 4l에 도시한 바와 같이, 게이트 리쎄스 영역(28c), 미세 개구부(28b) 및 감광막 패턴(29a, 29b, 29c)의 개구부 내에 게이트 전극용 금속을 형성한 후, 리프트 오프 공정으로 감광막 패턴(29a, 29b, 29c)을 제거하여, 게이트 전극(30)을 형성한다. 이로써, 1차 및 2차 절연막들(24a, 24b)을 관통하는 게이트 다리(30b) 및 드레인 방향으로 확장되고 전계 전극(26)에 의해 지지되는 게이트 머리(30a)를 포함하는 게이트 전극(30)이 형성된다.
여기서, 미세 개구부(28b)의 깊이 또는 게이트 리쎄스 영역(28C)의 형성 유무에 따라, 게이트 다리(30b)는 활성층(21)과 접하거나 캡층(22)과 접하거나 게이트 유전막과 접할 수 있다. 또한, 드레인 방향으로 확장된 게이트 머리(30a)는 하부에 위치된 전계 전극(26)에 의해 지지되고, 게이트 머리(30a)와 전계 전극(26)은 2차 절연막(24b)에 의해 전기적으로 절연된다. 따라서, 안정적인 구조의 게이트 전극(30)을 제작할 수 있다.
또한, 게이트 머리(30a)를 드레인 방향으로 확장시켜 게이트 전극(30)의 저항이 감소된다. 뿐만 아니라, 게이트 전극(30)의 드레인 방향의 가장자리에서게이트-드레인 사이의 전계 피크치가 감소하여, 소자의 파괴전압이 높아지는 효과를 얻을 수 있다. 또한, 전계 전극 제작 시 별도의 추가적인 마스크가 필요하지 않으므로, 생산성이 향상되고, 기존의 공정보다 균일하고, 재현성 있게 우수한 성능의 트랜지스터들을 제작할 수 있다.
도 5 및 도 6은 본 발명의 일 실시예에 따라 제작된 전계효과 트랜지스터의 특성을 나타내는 그래프이다.
본 실시예에서는 저항값이 6000 Ω*cm인 실리콘(111) 기판 상에 버퍼막, 진성(intrinsic) GaN막 (3μm), AlGaN (25nm, Al% = 25%), i-GaN (1.25nm) 층을 차례로 성장시킨 기판 구조가 적용된 전계효과 트랜지스터를 이용하여 특성을 측정하였다. 여기서, 게이트 길이는 1μm 이고, 드레인 전압은 400V이고, 게이트 전압은 off-state 상태의 게이트 전압에서 분석되었다.
도 5의 그래프는 게이트 전극과 드레인 전극 사이의 전계 분포를 나타낸 것으로, X축은 게이트 전극과 드레인 전극 간의 거리(μm)를 나타내고, Y축은 전계(V/cm)를 나타낸다. 또한, 본 그래프에서, "A"는 게이트 머리가 드레인 방향으로 확장되지 않은 경우를 나타낸 것으로, 피크 값이 7.5MV/cm이다. "B"는 드레인 방향으로 게이트 머리가 1μm 확장된 경우를 나타내며, 피크 값이 4.8MV/cm이다. 도 4를 참조하면, 드레인 방향으로 게이트 머리를 1μm 확장함으로써, 드레인 방향으로의 게이트 전극 가장자리에서 전계 피크치가 2.7 MV/cm만큼 감소함을 확인할 수 있다.
도 6의 그래프는 전계 전극과 게이트 전극의 이격 거리에 따른 게이트 전극과 드레인 전극 사이의 전계 분포를 나타낸 것으로, X축은 전계 전극과 게이트 전극 간의 거리(μm) 를 나타내고, Y축은 전계(V/cm)를 나타낸다. 또한, 본 그래프에서는 전계 전극과 게이트 전극 간의 거리가 1μm인 경우(C), 2μm인 경우(D) 및 4μm인 경우(E)의 전계 분포 차이를 비교하여 도시하였다. 도 5를 참조하면, 전계 전극과 게이트 전극의 이격거리가 4μm에서 1μm로 감소될수록 드레인 방향으로의 게이트 전극 가장자리에서 전계 피크치가 크게 감소함을 확인할 수 있다.
도 5및 도 6을 통해, 드레인 방향으로 게이트 머리를 확장시킴으로써, 드레인 방향으로의 게이트 전극 가장자리에서 전계 피크치가 감소되고, 이를 통해, 전계 트랜지스터소자의 오프-스테이트(off-state) 파괴전압이 향상되는 효과가 도출됨을 확인할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 본 발명을 한정하는 것이 아니다. 또한, 본 발명의 범위는 아래의 특허청구범위에 의해 해석되어야 하며, 그와 균등한 범위 내에 있는 모든 기술도 본 발명의 범위에 포함되는 것으로 해석해야 할 것이다.
10, 20 : 화합물 반도체 또는 기타 반도체 기판
11, 21 : 활성층, 12, 22 : 캡층
13, 23 : 소스 및 드레인 전극
14a, 14b, 14c, 18, 25, 27, 29a, 29b, 29c : 감광막 패턴
15a, 28a, 28b : 미세 개구부
15b, 28c : 게이트리쎄스 영역
16, 30 : 게이트 전극
17, 24a, 24b : 절연막
19, 26 : 전계 전극

Claims (21)

  1. 활성층;
    상기 활성층 상에 형성된 1차 절연막;
    상기 1차 절연막을 관통하여 상기 활성층과 접한 소스 전극 및 드레인 전극, 상기 소스 전극의 하면 및 상기 드레인 전극의 하면은 상기 활성층의 상면과 직접 접촉하고;
    상기 1차 절연막 상에 형성되며, 상기 소스 전극 및 상기 드레인 전극 사이에 위치된 전계 전극;
    상기 소스 전극, 상기 드레인 전극 및 상기 전계 전극을 덮도록, 상기 1차 절연막 상에 형성된 2차 절연막; 및
    상기 소스 전극 및 상기 드레인 전극 사이에 배치되는 게이트 전극을 포함하되,
    상기 게이트 전극은:
    상기 1차 절연막 및 상기 2차 절연막을 관통하는 게이트 다리 및 상기 2차 절연막 상에 형성되고 상기 드레인 전극 방향으로 확장되어 상기 전계 전극으로 지지되는 게이트 머리를 포함하고,
    상기 게이트 머리는 상기 소스 전극 및 상기 드레인 전극 중 어느 하나를 향해 상기 전계 전극의 상면과 평행하게 연장되어, 상기 전계 전극의 상면을 덮고,
    상기 게이트 다리는 상기 게이트 머리의 엣지 영역으로부터 수직으로 연장되어 상기 활성층의 상면과 직접 접촉하고,
    상기 2차 절연막은 상기 1차 절연막에 의해 노출된 상기 소스 전극 및 상기 드레인 전극의 상면들 및 측면들을 덮되, 상기 게이트 머리의 하면 및 상기 전계 전극의 상면과 접촉하는 전계효과 트랜지스터.
  2. 삭제
  3. 제 1항에 있어서,
    상기 활성층과 상기 1차 절연막 사이에 개재되고, 상기 게이트 다리와 접하는 캡층을 더 포함하는 전계효과 트랜지스터.
  4. 제 1항에 있어서,
    상기 활성층과 상기 1차 절연막 사이에 개재되고, 상기 게이트 다리와 접하는 게이트 유전막을 더 포함하는 전계효과 트랜지스터.
  5. 제 4항에 있어서,
    상기 게이트 유전막은 실리콘 질화막, 실리콘 산화막, Al2O3막, ZnO막 또는 HfO2막을 포함하는 전계효과 트랜지스터.
  6. 제 1항에 있어서,
    상기 전계 전극은 상기 게이트 전극 또는 상기 소스 전극과 연결되는 전계효과 트랜지스터.
  7. 제 1항에 있어서,
    상기 1차 절연막 또는 상기 2차 절연막은 실리콘 질화물, 실리콘 산화물, Al2O3, ZnO, HfO2, BCB(Benzocyclobutene) 또는 다공성 실리카 박막을 포함하는
    전계효과 트랜지스터.
  8. 활성층 상에, 1차 절연막 및 상기 1차 절연막을 관통하여 상기 활성층과 접한 소스 전극 및 드레인 전극을 형성하는 단계, 상기 소스 전극의 하면 및 상기 드레인 전극의 하면은 상기 활성층의 상면과 직접 접촉하고;
    상기 1차 절연막 상에 전계 전극을 형성하는 단계, 상기 전계 전극의 하면은 상기 소스 전극의 하면 및 상기 드레인 전극의 하면보다 높은 레벨에 형성되고;
    상기 전계 전극이 형성된 상기 1차 절연막 상에 2차 절연막을 형성하는 단계, 상기 2차 절연막은 상기 1차 절연막에 의해 노출된 상기 소스 전의 상면 및 측면들, 상기 드레인 전극의 상면 및 측면들, 및 상기 전계 전극의 상면 및 측면들을 덮고;
    상기 1차 절연막 및 상기 2차 절연막을 식각하여 미세 개구부를 형성하는 단계; 및
    상기 미세 개구부 내에 형성된 게이트 다리 및 상기 2차 절연막의 상면과 접촉하고 상기 전계 전극의 상면 상으로 연장되어 상기 전계 전극으로 지지되는 게이트 머리를 포함하는 게이트 전극을 형성하는 단계를 포함하는 전계효과 트랜지스터의 제조 방법.
  9. 제 8 항에 있어서,
    상기 1차 절연막은 상기 소스 전극 및 상기 드레인 전극을 형성하기 전에 형성되거나, 상기 소스 전극 및 드레인 전극을 형성한 후에 형성되는
    전계효과 트랜지스터의 제조 방법.
  10. 제 8 항에 있어서,
    상기 소스 전극 및 상기 드레인 전극이 형성되기 전에 상기 활성층 상에 캡층을 형성하는 단계
    를 더 포함하는 전계효과 트랜지스터의 제조 방법.
  11. 제 10 항에 있어서,
    상기 게이트 전극을 형성하는 단계는,
    상기 미세 개구부를 통해 노출된 상기 캡층 또는 상기 활성층을 노출시키는 게이트 리쎄스 영역을 형성하는 단계;
    상기 미세 개구부가 형성된 상기 1차 및 2차 절연막 상에, 상기 게이트 머리가 형성될 영역을 오픈시키는 개구부를 포함하는 다층의 감광막 패턴을 형성하는 단계; 및
    상기 게이트 머리 및 상기 캡층 또는 상기 활성층과 접하는 상기 게이트 다리를 형성하는 단계를 포함하는
    전계효과 트랜지스터의 제조 방법.
  12. 제11항에 있어서,
    상기 게이트 리쎄스 영역을 형성하는 단계는,
    ECR(Electron Cyclotron Resonance) 방식 또는 ICP(Inductive Coupled Plasma) 방식의 건식 식각 장비에서 CF4 가스, BCl3 가스, Cl2 가스 또는 SF6 가스를 이용하여 수행되는
    전계효과 트랜지스터의 제조방법.
  13. 제11항에 있어서,
    상기 게이트 리쎄스 영역을 형성하는 단계는
    H3PO0, H2O2 및 H2O이 혼합된 인산계 용액을 습식 식각 용액으로 이용하여 수행되는
    전계효과 트랜지스터의 제조 방법.
  14. 제 10 항에 있어서,
    상기 캡층 상에 게이트 유전막을 형성하는 단계
    를 더 포함하는 전계효과 트랜지스터의 제조 방법.
  15. 제 14 항에 있어서,
    상기 게이트 전극을 형성하는 단계는,
    상기 게이트 머리 및 상기 미세 개구부를 통해 노출된 상기 게이트 유전막과 접하는 상기 게이트 다리를 형성하는 것을 포함하는
    전계효과 트랜지스터의 제조 방법.
  16. 제8항에 있어서,
    상기 전계 전극을 형성하는 단계는,
    상기 1차 절연막 상에, 상기 전계 전극이 형성될 영역에 개구부를 포함하는 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴의 상기 개구부에 노출된 상기 1차 절연막을 일부 두께 식각하는 단계; 및
    상기 개구부 내에 상기 전계 전극을 형성하는 단계를 포함하는
    전계효과 트랜지스터의 제조 방법.
  17. 제8항에 있어서,
    소자 패드 및 배선용 금속 증착 공정을 수행하는 단계를 더 포함하되,
    상기 전계 전극을 형성하는 단계는 상기 소자 패드 및 배선용 금속 증착 공정을 수행하는 단계와 동시에 수행되는 전계효과 트랜지스터의 제조 방법.
  18. 제8항에 있어서,
    상기 미세 개구부를 형성하는 단계에서,
    상기 미세 개구부는 상기 활성층을 노출시키는 깊이로 형성되거나, 상기 1차 절연막이 일부 두께 잔류하는 깊이로 형성되는
    전계효과 트랜지스터의 제조 방법.
  19. 제8항에 있어서,
    상기 미세 개구부를 형성하는 단계는,
    전자빔 리소그래피공정 또는 광학 리소그래피 공정을 이용하여 상기 1차 절연막 및 상기 2차 절연막을 식각하는 것을 포함하는
    전계효과 트랜지스터의 제조 방법.
  20. 제19항에 있어서,
    상기 1차 절연막 및 상기 2차 절연막을 식각하는 것은
    RIE(Reactive Ion Etching), MERIE(Magnetically Enhanced Reactive Ion Etching) 또는 ICP(Inductive coupled plasma) 방식의 장비를 이용하여 수행되는
    전계효과 트랜지스터의 제조 방법.
  21. 제8항에 있어서,
    상기 미세 개구부를 형성하는 단계는,
    CF4 가스, CF4 가스와 CHF3 가스의 혼합 가스, 또는 CF4 가스 와 O2 가스의 혼합 가스를 이용하여 실시되는
    전계효과 트랜지스터의 제조 방법.
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