KR20190042424A - 고주파 소자 제조방법 - Google Patents

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KR20190042424A
KR20190042424A KR1020180027136A KR20180027136A KR20190042424A KR 20190042424 A KR20190042424 A KR 20190042424A KR 1020180027136 A KR1020180027136 A KR 1020180027136A KR 20180027136 A KR20180027136 A KR 20180027136A KR 20190042424 A KR20190042424 A KR 20190042424A
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gate electrode
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윤형섭
민병규
이종민
강동민
김동영
김성일
김해천
도재원
안호균
이상흥
임종원
장성재
조규준
지홍구
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한국전자통신연구원
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Abstract

본 발명은 고주파 소자 제조방법에 대한 것이다. 더욱 상세하게는, 본 발명은 기판 상에 캐핑층을 형성하는 단계; 상기 캐핑층 상에 제1 및 제2 오믹 전극을 형성하는 단계; 상기 제1 및 제2 오믹 전극을 덮는 제1 절연층을 형성하는 단계; 상기 제1 절연층 상에 제2 절연층을 형성하는 단계; 상기 제1 절연층, 상기 제2 절연층 및 상기 캐핑층을 식각하여 게이트 리세스를 형성하는 단계; 상기 게이트 리세스를 채우는 제1 게이트 전극을 형성하는 단계; 상기 제1 게이트 전극 상에 제2 게이트 전극을 형성하고 상기 제1 게이트 전극 옆에 보조 전극을 형성하는 단계, 상기 제2 게이트 전극 및 상기 보조 전극은 상기 제1 게이트 전극에 의해 자기 정렬되고; 및 상기 제1 오믹 전극 및 상기 보조 전극을 연결하는 에어 브릿지형 필드 플레이트 전극을 형성하는 단계를 포함한다.

Description

고주파 소자 제조방법 {MANUFACTURING METHOD OF MICROWAVE DEVICE}
본 발명은 고주파 소자 제조방법에 대한 것이다. 더욱 상세하게는, 본 발명은 게이트 전극과 드레인 전극 사이에서 발생하는 높은 전기장을 효과적으로 완화할 수 있는 고주파 소자 제조방법에 대한 것이다.
높은 주파수 영역에서 사용하는 전계 효과형 고주파 전자소자는 고전자 이동도 트랜지스터(High Electron Mobility Transistor, HEMT) 및 금속-반도체 전계 효과 트랜지스터(Metal Semiconductor Field Effect Transistor, MESFET)를 포함한다. HEMT는 전하가 전하 공급층(Charge donor layer)에서 도핑되지 않은 채널층으로 이동된다는 점에서 MESFET과 구분된다.
노멀리 오프(Normally off)형 고주파 소자는 게이트-소스 전압이 인가되지 않을 때 전류 흐름을 차단하는 소자로서, 증가형 또는 강화형(Enhancement mode) 고주파 소자로 불리기도 한다. 노멀리 온(Normally on)형 고주파 소자는 게이트-소스 전압이 인가되지 않을 때도 전류가 흐르도록 하는 소자로서, 공핍형(Depletion mode) 고주파 소자로 불리기도 한다.
전형적인 HEMT는 노멀리 온(Normally on) 특성을 갖는다. 노멀리 온 특성의 HEMT를 오프 상태로 하기 위해서는 게이트 전극을 음전위로 하기 위한 마이너스 전원이 필요하다. 또한, 노멀리 온 특성의 HEMT는 전원투입시에 과대 전류가 흐를 가능성이 있어 과대 전류를 억제하기 위한 특별한 회로가 필요하다.
본 발명은 게이트 전극과 드레인 전극 사이에서 발생하는 높은 전기장을 효과적으로 완화할 수 있는 고주파 소자를 제조하는 방법을 제공하는 것을 그 목적으로 한다.
본 발명은 개선된 전기적 특성을 가지는 고주파 소자를 제조하는 방법을 제공하는 것을 그 목적으로 한다.
본 발명은 기판 상에 캐핑층을 형성하는 단계; 상기 캐핑층 상에 제1 및 제2 오믹 전극을 형성하는 단계; 상기 제1 및 제2 오믹 전극을 덮는 제1 절연층을 형성하는 단계; 상기 제1 절연층 상에 제2 절연층을 형성하는 단계; 상기 제1 절연층, 상기 제2 절연층 및 상기 캐핑층을 식각하여 게이트 리세스를 형성하는 단계; 상기 게이트 리세스를 채우는 제1 게이트 전극을 형성하는 단계; 상기 제1 게이트 전극 상에 제2 게이트 전극을 형성하고 상기 제1 게이트 전극 옆에 보조 전극을 형성하는 단계, 상기 제2 게이트 전극 및 상기 보조 전극은 상기 제1 게이트 전극에 의해 자기 정렬되고; 및 상기 제1 오믹 전극 및 상기 보조 전극을 연결하는 에어 브릿지형 필드 플레이트 전극을 형성하는 단계를 포함하는 고주파 소자 제조방법을 제공한다.
본 발명에 따른 고주파 소자 제조방법은 필드 플레이트 전극을 형성하는 것을 포함함으로써, 게이트 전극과 드레인 전극 사이에서 발생하는 높은 전기장을 효과적으로 완화할 수 있는 고주파 소자를 제조할 수 있다.
본 발명에 따른 고주파 소자 제조방법은 게이트 전극과 보조 전극의 간격을 최소화하고, 필드 플레이트 전극이 절연층과 접촉하지 않음으로써, 전기적 특성이 개선된 고주파 소자를 제조할 수 있다.
도 1a 내지 도 1d는 본 발명의 비교예에 따른 고주파 소자 제조방법을 설명하기 위한 도면들이다.
도 2a 내지 도 2l은 본 발명에 따른 고주파 소자 제조방법을 설명하기 위한 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 장치는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 장치의 존재 또는 추가를 배제하지 않는다.
도 1a 내지 도 1d는 본 발명의 비교예에 따른 고주파 소자 제조방법을 설명하기 위한 도면들이다.
도 1a를 참조하면, 기판(1), 버퍼층(2), 채널층(3), 스페이서층(4) 및 쇼트키층(5)을 순차적으로 적층시킬 수 있다. 기판(1)은 SiC를 포함할 수 있다. 버퍼층(2)은 AlN을 포함할 수 있다. 채널층(3)은 미도핑된 GaN을 포함할 수 있다. 스페이서층(4)은 미도핑된 AlGaN을 포함할 수 있다. 쇼트키층(5)은 미도핑된 AlGaN을 포함할 수 있다.
도 1b를 참조하면, 쇼트키층(5) 상에 제1 오믹 전극(6a) 및 제2 오믹 전극(6b)을 형성할 수 있다. 제1 오믹 전극(6a) 및 제2 오믹 전극(6b)은 쇼트키층(5)의 상면의 가장자리에 형성될 수 있다. 제1 및 제2 오믹 전극들(6a,6b)은 Ti, Al, W, Au중 하나를 포함할 수 있다. 제1 및 제2 오믹 전극들(6a,6b)은 진공 증착 방식으로 형성될 수 있다. 제1 오믹 전극(6a)은 소스 전극일 수 있다. 제2 오믹 전극(6b)은 드레인 전극일 수 있다. 이어서, 레지스트 패턴(7)을 형성할 수 있다. 레지스트 패턴(7)은 제1 오믹 전극(6a), 제2 오믹 전극(6b) 및 쇼트키층(5)을 덮을 수 있다. 레지스트 패턴(7)은 게이트 리세스(GR)를 포함할 수 있다. 게이트 리세스(GR)는 제1 리세스(GR1) 및 제1 리세스(GR1) 아래의 제2 리세스(GR2)를 포함할 수 있다. 게이트 리세스(GR)는 T자 형태일 수 있다. 쇼트키층(5), 제1 오믹 전극(6a) 및 제2 오믹 전극(6b) 상에 PMMA(Poly(methyl methacrylate)) 및 고분자 공중합체(Co-polymer)를 순차적으로 적층시키고, 전자선 리소그래피법을 통해 레지스트 패턴(7)및 게이트 리세스(GR)를 형성할 수 있다. 고분자 공중합체의 일부가 제거되어 제1 리세스(GR1)가 형성될 수 있고, PMMA의 일부가 제거되어 제2 리세스(GR2)가 형성될 수 있다. 게이트 리세스(GR)에 의해 쇼트키층(5)의 상면이 노출될 수 있다.
도 1c를 참조하면, 게이트 금속층(8) 및 게이트 전극(9)을 형성할 수 있다. 게이트 금속층(8)은 레지스트 패턴(7) 상에 형성될 수 있다. 게이트 전극(9)은 게이트 리세스(GR)를 채울 수 있다. 다시 말하면, 게이트 전극(9)은 제2 리세스(GR2) 및 제1 리세스(GR1)의 일부를 채울 수 있다. 게이트 금속층(8) 및 게이트 전극(9)은 게이트 금속을 증착시켜 형성될 수 있다. 게이트 금속은 진공 증착 방식으로 증착될 수 있다. 게이트 금속은 Ni 또는 Au를 포함할 수 있다.
도 1d를 참조하면, 레지스트 패턴(7, 도 1c 참조) 및 게이트 금속층(8, 도 1c 참조)을 제거할 수 있다. 레지스트 패턴(7)을 리프트 오프(Lift off) 방식으로 제거할 수 있다. 레지스트 패턴(7)이 제거됨에 따라, 게이트 금속층(8)이 함께 제거될 수 있다.
다시 도 1a 내지 도 1d를 참조하면, 본 발명의 비교예에 따른 고주파 소자 제조방법은 PMMA를 전자선 리소그래피법으로 제거하여 게이트 리세스(GR)의 제2 리세스(GR2)를 형성할 수 있다. 따라서, 게이트 리세스(GR)의 제2 리세스(GR2)의 폭이 미세한 경우 게이트 리세스(GR)의 제2 리세스(GR2)의 폭이 균일하지 않을 수 있다. 따라서, 게이트 금속이 균일하게 증착되지 않을 수 있고, 제2 리세스(GR2)를 채우는 게이트 전극(9)의 폭이 균일하지 않을 수 있다.
또한, 게이트 전극(9)의 저항을 낮추기 위하여 게이트 금속을 높게 증착할 경우, 진공 증착 장비의 온도가 높아져 레지스트 패턴(7)이 변형될 수 있다. 따라서, 게이트 전극(9)을 안정적으로 형성할 수 없고, 고주파 소자 제조의 안정성이 떨어질 수 있다.
또한, 본 발명의 비교예에 따른 고주파 소자 제조방법으로 제조된 고주파 소자는 게이트 전극(9)과 제1 및 제2 오믹 전극들(6a,6b) 사이에서 높은 전기장이 발생할 수 있다. 따라서, 고주파 소자의 파괴 전압이 낮아질 수 있고, 고주파 소자의 신뢰성이 떨어질 수 있다.
도 2a 내지 도 2l은 본 발명에 따른 고주파 소자 제조방법을 설명하기 위한 도면들이다.
도 2a를 참조하면, 기판(10), 버퍼층(11), 채널층(12), 스페이서층(13), 쇼트키층(14) 및 캐핑층(15)을 순차적으로 적층시킬 수 있다. 기판(10)은 SiC를 포함할 수 있다. 버퍼층(11)은 AlN을 포함할 수 있다. 채널층(12)은 미도핑된 GaN을 포함할 수 있다. 스페이서층(13)은 미도핑된 AlGaN을 포함할 수 있다. 쇼트키층(14)은 미도핑된 AlGaN을 포함할 수 있다. 캐핑층(15)은 미도핑된 GaN을 포함할 수 있다.
캐핑층(15) 상에 제1 및 제2 오믹 전극들(16a,16b)을 형성할 수 있다. 제1 및 제2 오믹 전극들(16a,16b)은 캐핑층(15)의 상면의 가장자리에 형성될 수 있다. 제1 및 제2 오믹 전극들(16a,16b)은 Ti, Al, W, Au중 하나를 포함할 수 있다. 제1 및 제2 오믹 전극들(16a,16b)은 진공 증착 방식으로 형성될 수 있다. 제1 및 제2 오믹 전극들(16a,16b)을 형성한 후 열처리를 할 수 있다. 일 예로, 열처리 온도는 850℃일 수 있다. 제1 오믹 전극(16a)은 소스 전극일 수 있다. 제2 오믹 전극(16b)은 드레인 전극일 수 있다. 이어서, 제1 절연층(17)을 형성할 수 있다. 제1 절연층(17)은 제1 및 제2 오믹 전극들(16a,16b) 및 캐핑층(15)을 덮을 수 있다. 제1 절연층(17)은 SiN을 포함할 수 있다. 제1 절연층(17)은 PECVD로 형성될 수 있다. 일 예로, 제1 절연층(17)의 두께는 1000Å일 수 있다.
도 2b를 참조하면, 제1 절연층(17) 상에 제2 절연층(18)이 형성될 수 있다. 제2 절연층(18)은 SiO2를 포함할 수 있다. 제2 절연층(18)은 PECVD로 형성될 수 있다. 일 예로, 제2 절연층(18)의 두께는 2000Å일 수 있다.
도 2c를 참조하면, 제2 절연층(18) 상에 제1 레지스트 패턴(19)을 형성할 수 있다. 제1 레지스트 패턴(19)은 홀(H)을 포함할 수 있다. 제2 절연층(18) 상에 PMMA를 도포하고, 전자선 리소그래피법을 통해 제1 레지스트 패턴(19) 홀(H)을 형성할 수 있다. 홀(H)에 의해 제2 절연층(18)의 상면이 노출될 수 있다.
이어서, 게이트 리세스(GR)를 형성할 수 있다. 게이트 리세스(GR)는 제2 절연층(18) 및 제1 절연층(17)을 식각하여 형성될 수 있다. 게이트 리세스(GR)는 제1 리세스(GR1) 및 제2 리세스(GR2)를 포함할 수 있다. 제2 절연층(18)을 식각하여 제1 리세스(GR1)가 형성될 수 있고, 제1 절연층(17)을 식각하여 제2 리세스(GR2)가 형성될 수 있다. 홀(H)에 의해 노출된 제2 절연층(18)을 SF6 가스로 식각할 수 있다. 제2 절연층(18)은 등방성 플라즈마 식각법으로 식각될 수 있다. 제2 절연층(18)의 식각에 의해 제1 절연층(17)의 상면이 노출될 수 있다. 노출된 제1 절연층(17)을 CF4 가스로 식각할 수 있다. 제1 절연층(17)은 비등방성 건식 식각법으로 식각될 수 있다. 제1 절연층(17)의 식각에 의해 캐핑층(15)이 노출될 수 있다. 게이트 리세스(GR)의 제1 리세스(GR1)의 폭은 제2 리세스(GR2)의 폭 보다 넓을 수 있다.
도 2d를 참조하면, 제1 레지스트 패턴(19, 도 2c 참조)의 일부를 제거하여 게이트 헤드 패턴(21)을 형성할 수 있다. 제1 레지스트 패턴(19)의 일부는 전자선 리소그래피법을 통해 제거될 수 있다. 이어서, 노출된 캐핑층(15)을 BCl3 가스 및 Cl2 가스로 식각할 수 있다. 캐핑층(15)은 ICP(Inductively coupled plasma) 건식 식각법으로 식각될 수 있다. 캐핑층(15)의 식각에 의해 게이트 리세스(GR)의 제2 리세스(GR2)가 더 깊어질 수 있다. 다시 말하면, 게이트 리세스(GR)의 제2 리세스(GR2)의 하부가 캐핑층(15)과 같은 레벨에 형성될 수 있다.
도 2e를 참조하면, 제1 금속층(23) 및 제1 게이트 전극(22)을 형성할 수 있다. 제1 금속층(23)은 게이트 헤드 패턴(21) 상에 형성될 수 있다. 제1 게이트 전극(22)의 일부는 게이트 리세스(GR)를 채울 수 있고, 제1 게이트 전극(22)의 다른 일부는 제2 절연층(18) 상에 형성될 수 있다. 제1 게이트 전극(22)은 Γ자 형태일 수 있다. 제1 금속층(23) 및 제1 게이트 전극(22)은 제1 금속을 증착시켜 형성될 수 있다. 제1 금속은 진공 증착 방식으로 증착될 수 있다. 제1 금속은 내열성 금속을 포함할 수 있다. 일 예로, 제1 금속은 Ni, WNx, Au중 하나를 포함할 수 있다.
도 2f를 참조하면, 게이트 헤드 패턴(21, 도 2e) 및 제1 금속층(23, 도 2e)을 제거할 수 있다. 게이트 헤드 패턴(21)을 리프트 오프 방식으로 제거할 수 있다. 게이트 헤드 패턴(21)이 제거됨에 따라, 제1 금속층(23)이 함께 제거될 수 있다.
도 2g를 참조하면, 언더컷(24)을 형성할 수 있다. 언더컷(24)은 제2 절연층(18, 도 2f 참조)을 식각하여 형성될 수 있다. 제1 게이트 전극(22)을 식각 마스크로 하여 제2 절연층(18)을 식각할 수 있다. 제2 절연층(18)은 건식 식각법으로 식각될 수 있다.
도 2h를 참조하면, 제1 절연층(17) 상에 제2 레지스트 패턴(25)을 형성할 수 있다. 제1 절연층(17) 상에 포토 레지스트를 도포하고, 포토 리소그래피법을 통해 제2 레지스트 패턴(25)을 형성할 수 있다. 이어서, 제2 금속층(26), 제2 게이트 전극(27) 및 보조 전극(28)을 형성할 수 있다. 제2 금속층(26)은 제2 레지스트 패턴(25) 상에 형성될 수 있다. 제2 게이트 전극(27)은 제1 게이트 전극(22) 상에 형성될 수 있다. 보조 전극(28)은 제1 게이트 전극(22) 옆의 제1 절연층(17) 상에 형성될 수 있다. 제2 게이트 전극(27)과 보조 전극(28)은 제1 게이트 전극(22)에 의해 자기 정렬(Self-align)될 수 있다. 제2 게이트 전극(27)과 보조 전극(28)이 자기 정렬됨에 따라, 제2 게이트 전극(27)과 보조 전극(28)의 간격이 최소화될 수 있다. 제2 금속층(26), 제2 게이트 전극(27) 및 보조 전극(28)은 제2 금속을 증착시켜 형성할 수 있다. 제2 금속은 진공 증착 방식으로 증착될 수 있다. 제2 금속은 Ti 또는 Au를 포함할 수 있다.
도 2i를 참조하면, 제2 레지스트 패턴(25, 도 2h 참조) 및 제2 금속층(26, 도 2h 참조)을 제거할 수 있다. 제2 레지스트 패턴(25)이 리프트오프 방식으로 제거될 수 있다. 제2 레지스트 패턴(25)이 제거됨에 따라, 제2 금속층(26)이 함께 제거될 수 있다.
도 2j를 참조하면, 제1 절연층(17) 상에 제3 절연층(29)을 형성할 수 있다. SiN을 500Å 두께로 증착시켜 제3 절연층(29)을 형성할 수 있다. 제3 절연층(29)은 제1 및 제2 게이트 전극들(22,27)을 덮을 수 있다. 제3 절연층(29)을 식각하여 제1 비아홀(30) 및 제2 비아홀(31)을 형성할 수 있다. 보조 전극(28) 상의 제3 절연층(29)을 식각하여 제1 비아홀(30)을 형성시킬 수 있다. 제1 비아홀(30)은 보조 전극(28)을 노출시킬 수 있다. 제1 오믹 전극(16a) 상의 제1 절연층(17) 및 제3 절연층(29)을 식각하여 제2 비아홀(31)을 형성할 수 있다. 제2 비아홀(31)은 제1 오믹 전극(16a)을 노출시킬 수 있다.
도 2k를 참조하면, 제3 절연층(29) 상에 제3 레지스트 패턴(32)을 형성할 수 있다. 제3 절연층(29) 상에 포토 레지스트를 도포하고, 포토 리소그래피법을 통해 제3 레지스트 패턴(32)을 형성할 수 있다. 이어서, 필드 플레이트 전극(33)을 형성할 수 있다. 필드 플레이트 전극(33)은 제1 오믹 전극(16a)과 보조 전극(28)을 서로 연결할 수 있다. 필드 플레이트 전극(33)은 에어 브릿지형일 수 있다. 필드 플레이트 전극(33)은 Au-plating 공정으로 형성될 수 있다.
도 2l을 참조하면, 제3 레지스트 패턴(32, 도 2k)을 제거할 수 있다. 제3 레지스트 패턴(32)은 리프트 오프 방식으로 제거될 수 있다. 제3 레지스트 패턴(32)의 제거에 따라, 필드 플레이트 전극(33)과 제1 및 제2 게이트 전극들(22,27) 사이에 에어갭(34)이 형성될 수 있다. 이어서, 필드 플레이트 전극(33)을 덮는 제4 절연층(35)을 형성할 수 있다. 제4 절연층(35)은 고주파 소자를 보호할 수 있다. 제4 절연층(35)은 ALD(Atomic layer deposition)로 형성될 수 있다. 제4 절연층(35)은 Al2O3를 포함할 수 있다.
본 발명에 따라 제조된 고주파 소자는 에어 브릿지형 필드 플레이트 전극(33)을 포함함으로써, 제1 및 제2 게이트 전극(22,27)과 제2 오믹 전극(16b) 사이에서 발생하는 높은 전기장을 효과적으로 완화할 수 있다. 따라서, 파괴전압이 높은 고출력 고주파 소자일 수 있다.
본 발명에 따라 제조된 고주파 소자는 자기 정렬 방식을 통해 제2 게이트 전극(27)과 보조 전극(28)의 간격이 최소화 될 수 있다. 또한, 에어갭(34)에 의해 필드 플레이트 전극(33)과 제3 절연층(29)이 직접적으로 접촉하지 않을 수 있다. 따라서, 고주파 소자의 전기적 특성을 개선할 수 있다.
본 발명에 따라 제조된 고주파 소자는 제1 게이트 전극(22) 상의 제2 게이트 전극(27)을 포함함으로써, 낮은 게이트 저항을 가져 소자의 고주파 잡음 특성이 개선될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 기판
15: 캐핑층
16a,16b: 제1 및 제2 오믹 전극
22: 제1 게이트 전극
27: 제2 게이트 전극
28: 보조 전극
33: 필드 플레이트 전극

Claims (1)

  1. 기판 상에 캐핑층을 형성하는 단계;
    상기 캐핑층 상에 제1 및 제2 오믹 전극을 형성하는 단계;
    상기 제1 및 제2 오믹 전극을 덮는 제1 절연층을 형성하는 단계;
    상기 제1 절연층 상에 제2 절연층을 형성하는 단계;
    상기 제1 절연층, 상기 제2 절연층 및 상기 캐핑층을 식각하여 게이트 리세스를 형성하는 단계;
    상기 게이트 리세스를 채우는 제1 게이트 전극을 형성하는 단계;
    상기 제1 게이트 전극 상에 제2 게이트 전극을 형성하고 상기 제1 게이트 전극 옆에 보조 전극을 형성하는 단계, 상기 제2 게이트 전극 및 상기 보조 전극은 상기 제1 게이트 전극에 의해 자기 정렬되고; 및
    상기 제1 오믹 전극 및 상기 보조 전극을 연결하는 에어 브릿지형 필드 플레이트 전극을 형성하는 단계를 포함하는 고주파 소자 제조방법.
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* Cited by examiner, † Cited by third party
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EP4310899A1 (en) * 2022-07-22 2024-01-24 Infineon Technologies AG Group iii nitride-based semiconductor device

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