KR20130037611A - 전계효과 트랜지스터의 제조 방법 - Google Patents
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Abstract
본 발명은 다층의 감광막과 절연막을 이용하여 제작된 전계전극을 포함하는 전계효과 트랜지스터의 제조방법에 관한 것으로써, 절연막을 증착하는 공정과 서로 다른 다층의 감광막을 코팅하고, 상기 다층의 감광막층에 대해서 넓은 개구부 내에 상기 절연막층이 노출되는 영역과 상기 감광막층의 최하층 감광막층이 노출되는 영역을 포함하는 서로 다른 좁은 개구부를 포함하는 다층의 감광막 패턴을 제작하는 리소그래피 공정을 수행하고, 상기 감광막 패턴을 식각 마스크로 이용하여 절연막의 식각 공정을 수행하여, 절연막 상에 절연막의 식각 깊이가 서로 다른 패턴을 형성하고, 상기 패턴 상에 금속 증착 공정 및 리프트 오프(Lift-off) 공정을 수행하여, 게이트 전극과 전계전극을 동시에 제작하는 것을 포함하는 전계효과 트랜지스터에 관한 것으로써, 별도의 추가적인 공정 없이 게이트 제작공정 중에 게이트 전극과 전계전극이 동시에 제작되며, 절연막의 과식각 깊이를 조절함에의해 전계전극 하부의 절연막의 두께를 조절함으로써, 전계전극의 효과를 최적화 할 수 있다.
Description
본 발명은 특히 전계전극을 가지는 전계효과 트랜지스터를 한 기판 상에 동시에 제조하는 방법에 관한 것이다.
첨부된 도 1a 내지 도 1e를 참조하여 종래의 기술에 따른 트랜지스터 제조방법을 설명한다.
먼저, 도 1a에 도시한 바와 같이 갈륨나이트라이드(GaN), 실리콘(Si), 실리콘카바이드(SiC) 또는 반절연 갈륨비소(GaAs) 등과 같은 화합물 반도체 또는 기타 반도체 기판 상에 활성층 및 캡층을 차례로 형성한다. 예를 들어, 알루미늄갈륨나이트라이드(AlGaN)와 갈륨나이트라이드(GaN)의 이종접합을 이용한 HEMT(High Electron Mobility Transistor) 소자의 경우, 활성층은 갈륨나이트라이트 버퍼층(Buffer)과 알루미늄갈륨나이트라이드 베리어층(Barrier)으로 구성되며, 캡층은 갈륨나이트라이드(GaN)층으로 구성된다. 상기 기판에 대해서, 도 1b에 도시한 바와 같이 소스 드레인 오믹금속층이 형성될 영역을 감광막 패턴으로 정의한 후, 오믹금속을 증착하고, RTA등을 거쳐 소스 드레인 오믹금속층을 형성한다. 예를 들어 갈륨나이트라이드(GaN)계열의 화합물반도체를 이용한 HEMT(High Electron Mobility Transistor) 소자의 제작공정에서는 오믹금속으로써, 소정의 두께로 Ti/Al/Ni/Au 막등이 차례로 증착된 금속층이 이용되어지고, 기타 갈륨비소(GaAs) 계열의 화합물 반도체를 이용한 HEMT(High Electron Mobility Transistor), MESFET(MEtal Semi-conductor Field Effect Transistor) 등의 소자 제작에서는 오믹금속으로써 소정의 두께로 AuGe막, Ni막 및 Au막 등이 차례로 증착된 금속층이 이용된다.
도 1c에 도시한 바와 같이 오믹 공정이 완료된 상기 기판 상에 절연막을 증착하고, 도 1d에 도시한 바와 같이 감광막을 도포하고, 광리소그라피 또는 전자빔 리소그라피 등을 이용하여 게이트 패턴을 형성한다.
도 1e에 도시한 바와 같이 게이트 패턴 상에 노출된 상기 절연막을 식각하는 공정을 수행하여, 게이트 전극의 게이트 다리가 형성될 절연막 상의 개구부를 형성하고, 도 1f에 도시한 바와 같이 감광막층을 제거한다. 도 1g와 같이 게이트 패턴에 의해 정의된 개구부보다 크고, 드레인 영역으로 확장된 게이트 머리 패턴을 형성하고, 도 1h에 도시한 바와 같이 게이트 리쎄스 공정을 수행하여, 게이트 금속이 증착될 게이트 리쎄스 영역을 형성한다. 게이트 리쎄스 공정은 예를 들어 화합물 반도체를 이용한 HEMT(High Electron Mobility Transistor), MESFET(MEtal Semi-conductor Field Effect Transistor) 등의 소자에서 가장 중요한 공정 단계로써 일반적으로 전류를 측정하면서 이루어 지며, 습식, 건식 및 건식과 습식의 조합 등으로 단일 또는 여러 단계로 수행되어 진다. 게이트 리쎄스 공정에서는 ECR(Electron Cyclotron Resonance) 및 ICP(Inductive Coupled Plasma) 등의 건식 식각 장비에서 CF4, BCl3, Cl2 및 SF6 등의 가스를 이용하여 수행되어지며, 예를 들어, 갈륨비소(GaAs) 계열의 화합물반도체 소자에 적용되는 H3PO4,H2O2 및 H2O등이 적정의 비율로 혼합된 인산계 용액 등 다양한 습식 식각 용액으로도 진행되어 진다.
도 1i에 도시한 바와 같이 상기 패턴 상에 게이트 금속을 증착하고, 리프트 오프 공정을 통하여 감광막을 제거하고, 게이트 머리 영역이 드레인 영역으로 확장된 감마형 게이트 전극을 형성한다. 예를 들어 갈륨나이트라이드(GaN)계열의 화합물반도체를 이용한 HEMT(High Electron Mobility Transistor) 소자의 제작공정에서는 Ni막과 Au막을 소정의 두께로 차례로 증착한 금속층이 게이트 전극으로 이용되어 지고, 갈륨비소(GaAs) 계열의 화합물 반도체를 이용한 HEMT(High Electron Mobility Transistor), MESFET(MEtal Semi-conductor Field Effect Transistor) 등의 소자 제작에서는 예를 들어 Ti막, Pt막 및 Au막 등의 금속층을 소정의 두께로 차례로 증착하여 게이트 전극이 제작되어 진다.
첨부된 도 2a 내지 도 2e를 참조하여 종래의 또 다른 기술에 따른 트랜지스터 제조방법을 설명한다.
먼저, 도 2a에 도시한 바와 같이 갈륨나이트라이드(GaN), 실리콘(Si), 실리콘카바이드(SiC) 또는 반절연 갈륨비소(GaAs) 등과 같은 화합물 반도체 또는 기타 반도체 기판 상에 활성층 및 캡층을 차례로 형성한다. 예를 들어, 알루미늄갈륨나이트라이드(AlGaN)와 갈륨나이트라이드(GaN)의 이종접합을 이용한 HEMT(High Electron Mobility Transistor) 소자의 경우, 활성층은 갈륨나이트라이트 버퍼층(Buffer)과 알루미늄갈륨나이트라이드 베리어층(Barrier)으로 구성되며, 캡층은 갈륨나이트라이드(GaN)층으로 구성된다. 상기 기판에 대해서, 도 2b에 도시한 바와 같이 소스 드레인 오믹금속층이 형성될 영역을 감광막 패턴으로 정의한 후, 오믹금속을 증착하고, RTA등을 거쳐 소스 드레인 오믹금속층을 형성한다. 예를 들어 갈륨나이트라이드(GaN)계열의 화합물반도체를 이용한 HEMT(High Electron Mobility Transistor) 소자의 제작공정에서는 오믹금속으로써, 소정의 두께로 Ti/Al/Ni/Au 막등이 차례로 증착된 금속층이 이용되어지고, 기타 갈륨비소(GaAs) 계열의 화합물 반도체를 이용한 HEMT(High Electron Mobility Transistor), MESFET(MEtal Semi-conductor Field Effect Transistor) 등의 소자 제작에서는 오믹금속으로써 소정의 두께로 AuGe막, Ni막 및 Au막 등이 차례로 증착된 금속층이 이용된다.
도 2c에 도시한 바와 같이 오믹 공정이 완료된 상기 기판 상에 감광막을 도포하고, 광리소그라피 또는 전자빔 리소그라피 등을 이용하여 티형 게이트 패턴을 형성한다. 티형 게이트는 게이트 전극의 저항의 증가 없이, 게이트 폭을 축소시키기 위하여 티형의 게이트 전극을 제작한다.
도 2d에 도시한 바와 같이 티형 게이트 패턴 상에 노출된 상기 반도체 기판을 식각하는 게이트 리쎄스 공정을 수행하여 게이트 금속이 증착될 게이트 리쎄스 영역을 형성한다. 게이트 리쎄스 공정은 예를 들어 화합물 반도체를 이용한 HEMT(High Electron Mobility Transistor), MESFET(MEtal Semi-conductor Field Effect Transistor) 등의 소자에서 가장 중요한 공정 단계로써 일반적으로 전류를 측정하면서 이루어 지며, 습식, 건식 및 건식과 습식의 조합 등으로 단일 또는 여러 단계로 수행되어 진다. 게이트 리쎄스 공정에서는 ECR(Electron Cyclotron Resonance) 및 ICP(Inductive Coupled Plasma) 등의 건식 식각 장비에서 CF4, BCl3, Cl2 및 SF6 등의 가스를 이용하여 수행되어지며, 예를 들어, 갈륨비소(GaAs) 계열의 화합물반도체 소자에 적용되는 H3PO4,H2O2 및 H2O등이 적정의 비율로 혼합된 인산계 용액 등 다양한 습식 식각 용액으로도 진행되어 진다.
도 2e에 도시한 바와 같이 상기 패턴 상에 게이트 금속을 증착하고, 리프트 오프 공정을 통하여 감광막을 제거하고, 티형 게이트 전극을 형성한다. 예를 들어 갈륨나이트라이드(GaN)계열의 화합물반도체를 이용한 HEMT(High Electron Mobility Transistor) 소자의 제작공정에서는 Ni막과 Au막을 소정의 두께로 차례로 증착한 금속층이 게이트 전극으로 이용되어 지고, 갈륨비소(GaAs) 계열의 화합물 반도체를 이용한 HEMT(High Electron Mobility Transistor), MESFET(MEtal Semi-conductor Field Effect Transistor) 등의 소자 제작에서는 예를 들어 Ti막, Pt막 및 Au막 등의 금속층을 소정의 두께로 차례로 증착하여 게이트 전극이 제작되어 진다.
도 2f에 도시한 바와 같이 게이트 전극의 제작 후 절연막을 증착하고, 도 2g에 도시한 바와 같이 전계전극 형성을 위한 리소그라피 공정을 수행한다.
도 2h에 도시한 바와 같이 상기 전계전극 형성을 위한 리소그라피 패턴에 금속을 증착한 후, 리프트-오프 공정을 수행하여 감광막을 제거하고, 전계전극을 형성한다. 이 경우, 하부의 절연막의 두께는 절연막의 식각 공정의 과식각 정도의 조절을 통하여 가능하나, 전계전극 제작을 위한 별도의 마스크 패턴이 필요하며, 그에 따른 리소그라피 공정, 식각공정, 금속증착 및 리프트 오프 공정이 수반되어 진다.
전술한 종래의 트랜지스터 제조 방법은 전계전극을 포함하는 전계효과 트랜지스터 및 그 제조방법에 관한 것으로, 전계전극을 제작함에 의해 게이트와 드레인 영역의 전계를 감소시켜 피크치가 감소되고, 고주파 성능을 유지하면서 게이트 누설전류를 감소시켜 높은 항복전압을 얻을 수 있고, 이로 인해, 고전압, 고전류 구동이 가능한 전력소자의 제작이 가능하다. 그러나, 상기 전계전극을 포함하는 전계효과 트랜지스터의 경우 한 기판 상에 전계전극 하부의 절연막의 두께는 고정되며, 게이트 머리가 드레인 영역으로 확장됨에 따라 기생성분이 증가되어 고주파 특성이 저하될 수 있다. 상기 첫번재로 기술한 종래의 제조방법에 의한 전계효과 트랜지스터에서는 게이트 머리의 드레인 방향 부분이 전계전극 역할을 하는데, 전계전극 아래의 절연막의 두께는 조절할 수가 없으며, 두께를 조절하기 위해서는 전계전극 부분을 정의하는 별도의 마스크 패턴이 필요하며, 그 마스크 패턴에 대해서 리소그라피 공정, 식각 공정 등의 후속공정이 반복되어야 한다.
상기 두번째로 기술한 제조 방법에 이한 전계효과 트랜지스터에서는 전계전극 하부의 절연막의 두께는 조절 가능하나, 전계전극 제작을 위한 별도의 마스크 패턴을 필요로 한다.
예를 들어, GaN, GaAs, InP 기판 등의 화합물 반도체를 이용하여 제작되는 HEMT 소자의 경우, 소스와 드레인 사이에 게이트 이외의 전계전극을 제작하고 있으며, 이 경우 전계전극의 형성을 위한 마스크 패턴을 이용하여 제작되어진다. 전계전극 하부의 절연막의 두께는 절연막 식각 공정의 조절을 통하여 조절 가능하나, 전계전극 제작을 위해 별도의 마스크 패턴이 추가되어 지고, 메탈 증착 및 리프트오프 공정이 반복되어야 한다.
따라서, 전술한 종래 기술로는 전계전극을 포함하는 전계효과 트랜지스터를 제조하는 경우 전계전극 하부의 절연막 두께를 조절할 수 없으며, 전계전극 하부의 절연막의 두께를 조절하기 위해서는, 전계전극에 대한 별도의 마스크 패턴이 필요하며, 각각의 마스크 패턴마다 리소그라피 공정, 식각 공정 등의 추가적인 후속공정이 반복되어야 한다. 이로 인해 제조 공정 단가가 높아지며, 생산성이 저하된다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 전계전극을 포함하는 전계효과 트랜지스터를 제조하는데 있어 별도의 리소그라피 공정과 그에 따른 추가적인 공정 단계를 감소시켜 종래의 기술에 의한 제조방법에 비해 제조 공정 비용을 감소시키고 소자의 안정성 및 생산성을 향상시키는데 그 목적이 있다. 또한, 게이트 머리와 기판 사이의 거리를 상대적으로 증가시키고, 전계전극 아래의 절연막의 두께를 조절함으로써, 전계전극으로 인해 상기 트랜지스터의 기생성분이 증가되지 않도록 하여 고주파 특성이 저하되지 않도록 하고, 상기 트랜지스터의 항복전압 등의 특성을 향상시키는 전계전극의 특성을 최적화할 수 있다.
상기 목적을 달성하기 위하여 본 발명은, 반도체 기판 상에 활성층 및 캡층을 형성하는 제 1단계; 상기 반도체 기판 상에 소스 드레인 오믹 금속층을 형성하는 제 2단계; 상기 제작된 반도체 기판 상에 절연막을 증착하는 제 3단계; 상기 제작된 반도체 기판 상에 다층의 감광막을 코팅하고, 소스 드레인 전극 사이에 게이트 전극과 전계전극 제작을 위한 넓은 개구부 내에 상기 절연막이 노출되는 좁은 개구부 영역과 상기 감광막층의 최하층 감광막이 노출되는 좁은 개구부 영역을 포함하는 감광막 패턴을 제작하는 제 4단계; 상기 게이트 및 전계전극 제작용 패턴을 식각마스크로 이용하여 절연막의 식각공정을 수행하는 제 5단계; 상기 게이트 및 전계전극 제작용 패턴을 식각마스크로 이용하여 게이트 리쎄스 공정을 수행하는 제 6 단계; 상기 게이트 및 전계전극 제작용 패턴 상에 게이트 및 전계전극 금속층을 증착하고, 리프트 오프(Lift-off) 공정을 수행하여 게이트 및 전계전극을 형성하는 제 7 단계를 포함하는 전계효과 트랜지스터의 제조 방법에 관한 것이다.
본 발명은 전계전극을 포함하는 전계효과 트랜지스터 및 그 제조방법에 관한 것으로써, 반도체 기판 상에 활성층 및 캡층을 형성하고, 상기 반도체 기판 상에 소스 드레인 오믹 금속층을 형성하고, 상기 제작된 반도체 기판 상에 절연막을 증착하고, 다층의 감광막을 코팅한 후, 소스 드레인 전극 사이에 게이트 전극과 전계전극 제작을 위한 넓은 개구부 내에 상기 절연막이 노출되는 좁은 개구부 영역과 상기 감광막층의 최하층 감광막이 노출되는 좁은 개구부 영역을 포함하는 게이트 및 전계전극 제작용 감광막 패턴을 제작하고, 상기 게이트 및 전계전극 제작용 패턴을 식각마스크로 이용하여 절연막의 식각공정을 수행하고, 상기 게이트 및 전계전극 제작용 패턴을 식각마스크로 이용하여 게이트 리쎄스 공정을 수행하고, 상기 게이트 및 전계전극 제작용 패턴 상에 게이트 및 전계전극 금속층을 증착하고, 리프트 오프(Lift-off) 공정을 수행하여 게이트 및 전계전극을 형성하는 것으로 구성되는 전계전극을 포함하는 전계효과 트랜지스터 및 그 제조 방법에 관한 것이다.
본 발명은 전계전극을 포함하는 전계효과 트랜지스터에서 전계전극 하부의 절연막의 두께를 조절하여 전계전극 하부의 절연막 특성을 조절할 수 있고, 전계의 피크치를 감소시키고, 소자의 파괴전압 특성이 향상되고, 누설전류가 감소되며, 고전압 구동 시 높은 출력을 얻을 수 있는 전력소자를 제작할 수 있다. 또한, 상대적으로 넓은 게이트 머리 부분은 기판과 전계전극에 비해 멀리하고, 전계전극은 게이트 머리 부분에 비해 가깝게 하여, 전계전극을 포함하는 전계효과트랜진스터에서 전계전극에 의한 기생성분으로 인해, 고주파특성이 저하되는 것을 방지할 수 있다. 또한, 전계전극 제작 시 별도의 추가적인 마스크가 필요하지 않으므로, 생산성이 향상되고, 기존의 공정보다 균일하고, 재현성 있게 우수한 성능의 트랜지스터들을 제작할 수 있다.
도 1a 내지 도 1i는 종래 기술에 의한 전계효과 트랜지스터의 제조 공정 단면도 이다.
도 2a 내지 도 2h는 종래 기술에 의한 전계효과 트랜지스터의 제조 공정 단면도 이다.
도 3a 내지 도 3g는 본 발명의 일 실시예에 의한 전계효과 트랜지스터의 제조 공정 단면도이다.
도 2a 내지 도 2h는 종래 기술에 의한 전계효과 트랜지스터의 제조 공정 단면도 이다.
도 3a 내지 도 3g는 본 발명의 일 실시예에 의한 전계효과 트랜지스터의 제조 공정 단면도이다.
이하 첨부된 도면 도 3a 내지 도 3g를 참조하여 본 발명의 한 실시예에 따른 전계전극을 포함하는 전계효과 트랜지스터 및 그 제조 방법에 대하여 설명한다.
도 3a에 도시한 바와 같이 반도체 기판 상에 활성층 및 캡층을 형성하고, 도 3b에 도시한 바와 같이 소스 드레인 오믹금속층이 형성될 영역을 감광막 패턴으로 정의한 후, 오믹금속을 증착하고, RTA(Rapid Thermal Annealing) 등을 거쳐 소스 드레인 오믹금속층을 형성한다. 갈륨나이트라이드(GaN)계열의 화합물반도체를 이용한 HEMT(High Electron Mobility Transistor) 소자의 제작공정에서는 오믹금속으로써, 소정의 두께로 Ti/Al/Ni/Au 막등이 차례로 증착된 금속층이 이용되어지고, 기타 갈륨비소(GaAs) 계열의 화합물 반도체를 이용한 HEMT(High Electron Mobility Transistor), MESFET(MEtal Semi-conductor Field Effect Transistor) 등의 소자 제작에서는 오믹금속으로써 소정의 두께로 AuGe막, Ni막 및 Au막 등이 차례로 증착된 금속층이 이용되어지며, RTA(Rapid Thermal Annealing) 공정을 거쳐 소스 드레인 오믹 금속층이 형성된다.
다음으로 도 3c에 도시한 바와 같이 오믹 공정이 완료된 상기 반도체 기판 상에 단층 또는 다층의 절연막을 증착한다. 이때 절연막은 한 예를 들어 실리콘 질화물, 실리콘 산화물, BCB 및 기타 다공성 실리카 박막등과 같은 물질들을 가리키는 것으로, 화합물 반도체 기판의 표면보호의 기능이 있다.
도 3d에 도시한 바와 같이 상기 다층의 절연막이 증착된 기판 상에 다층의 감광막을 코팅한 후, 개구부의 노출층이 서로 다른 4단 이상의 감광막 패턴을 형성한다. 일 실시 예 상에서 전계전극을 포함하는 트랜지스터를 제작하는 경우, 4단 이상의 감광막 패턴이 요구된다. 상기 감광막 패턴은 개구부의 노출층이 절연막 및 최하층 감광막인 다층의 감광막 패턴으로써, 예를 들어, 전자빔 리소그라피를 이용하여 감광막 패턴을 제작하는 경우 PMMA/PMGI/Copolymer/PMMA 또는 ZEP/PMGI/copolymer/ZEP 등 여러가지 다층의 감광막층 조합을 이용할 수 있다. 이때, 최하층 (이하 제 1 감광막이라 함.) 및 그 윗 층 (이하 제 2 감광막이라 함.)의 감광막은 반도체 기판 위에 상기 단층 또는 다층의 절연막 식각 공정 시 제 1 감광막 및 제 2 감광막이 노출된 영역에서 모두 절연막이 노출될 수 있도록 식각선택비를 고려하여, 종류 및 두께를 선택할 필요가 있다.
도 3e에 도시한 바와 같이 상기 게이트 전극 및 전계 전극 제작용 감광막 패턴을 식각마스크로 이용하여, 상기 절연막의 식각 공정을 수행하여, 절연막 상에 서로 다른 식각 깊이를 가지도록 한다.
절연막의 식각공정은 RIE(Reactive Ion Etching), MERIE(Magnetically Enhanced Reactive Ion Etching) 또는 ICP(Inductive coupled plasma) 등의 장비에서 건식식각 공정으로 수행될 수 있다.
상기 절연막의 식각 공정에서는 상기 게이트 전극 및 전계전극 제작용 감광막 패턴에서 넓은 개구부 내에 절연막이 노출되는 좁은 개구부를 통해 절연막이 식각되고, 동시에 최하층 감광막층이 노출되는 개구부를 통해 최하층 감광막이 식각되고, 일부 절연막이 식각되도록 절연막 식각 공정을 조절해야 한다. 게이트 전극 및 전계전극 제작용 개구부 패턴 상에서 넓은 개구부에 의해 최하층 바로 윗층의 감광막이 노출되는 영역에서는 최하층 및 그 바로 윗층의 감광막이 모두 식각되도록 하는 것이 바람직하다.
도 3f에 도시한 바와 같이 상기 게이트 전극 및 전계 전극 제작용 감광막 패턴 상에 노출된 상기 반도체 기판을 식각하는 게이트 리쎄스 공정을 수행하여 게이트 금속이 증착될 게이트 리쎄스 영역을 형성한다. 게이트 리쎄스 공정은 예를 들어 화합물 반도체를 이용한 HEMT(High Electron Mobility Transistor), MESFET(MEtal Semi-conductor Field Effect Transistor) 등의 소자에서 가장 중요한 공정 단계로써 일반적으로 전류를 측정하면서 이루어 지며, 습식, 건식 및 건식과 습식의 조합 등으로 단일 또는 여러 단계로 수행되어 진다. 게이트 리쎄스 공정에서는 ECR(Electron Cyclotron Resonance) 및 ICP(Inductive Coupled Plasma) 등의 건식 식각 장비에서 CF4, BCl3, Cl2 및 SF6 등의 가스를 이용하여 수행되어지며, 예를 들어, 갈륨비소(GaAs) 계열의 화합물반도체 소자에 적용되는 H3PO4,H2O2 및 H2O등이 적정의 비율로 혼합된 인산계 용액 등 다양한 습식 식각 용액으로도 진행되어 진다.
도 3g에 도시한 바와 같이 상기 패턴 상에 게이트 전극 및 전계 전극 금속을 증착하고, 리프트 오프 공정을 통하여 감광막을 제거하고, 게이트 전극과 전계전극을 별도의 추가적인 공정 없이 동시에 형성하고, 전계전극 하부의 절연막의 두께를 절연막의 식각 공정을 통하여 조절할 수 있고, 소자의 파괴전압 특성이 향상되고, 누설전류가 감소되며, 고전압 구동시 높은 출력을 얻을 수 있는 전력소자를 제작할 수 있다. 또한, 전계전극 제작 시 별도의 추가적인 마스크가 필요하지 않으므로, 생산성이 향상되고, 기존의 공정보다 균일하고, 재현성 있게 우수한 성능의 트랜지스터들을 제작할 수 있다.
또한, 절연막의 종류 및 두께는 사용되어지는 다층의 감광막들 중 최하층 및 그 윗 층 감광막의 식각률과 절연막층의 식각률을 고려하여 결정되어 진다. 즉, 전계전극 제작을 위한 감광막 패턴을 식각마스크로 이용한 절연막 식각 공정에서 반도체 표면이 노출되지 않아야 하며, 최하층 및 그 윗층의 감광막이 노출된 영역에서는 그 감광막들이 식각되어 절연막이 노출될 수 있도록 조절되어야 한다.
본 발명의 명세서에 개시된 실시예들은 본 발명을 한정하는 것이 아니다. 본 발명의 범위는 아래의 특허청구범위에 의해 해석되어야 하며, 그와 균등한 범위 내에 있는 모든 기술도 본 발명의 범위에 포함되는 것으로 해석해야 할 것이다.
10, 20, 30 : 화합물 반도체 또는 기타 반도체 기판
11, 21, 31 : 활성층, 12, 22, 32 : 캡층
13, 23, 33 : 소스 드레인 오믹 금속층
14, 27, 34 : 절연막
15, 17, 24a, 24b, 24c, 35a, 35b, 35c, 35d : 감광막층
16a, 25a, 36a : 게이트 전극 영역의 개구부
37a : 전계전극 영역의 개구부
16b, 36b : 절연막층 내의 게이트 영역의 개구부
37b : 절연막층 내의 전계전극 영역의 개구부
16c, 25b, 36c : 게이트 리쎄스 영역
18, 38 : 게이트 및 전계전극
26 : 게이트 전극
28 : 전계전극 패턴
29 : 전계전극
11, 21, 31 : 활성층, 12, 22, 32 : 캡층
13, 23, 33 : 소스 드레인 오믹 금속층
14, 27, 34 : 절연막
15, 17, 24a, 24b, 24c, 35a, 35b, 35c, 35d : 감광막층
16a, 25a, 36a : 게이트 전극 영역의 개구부
37a : 전계전극 영역의 개구부
16b, 36b : 절연막층 내의 게이트 영역의 개구부
37b : 절연막층 내의 전계전극 영역의 개구부
16c, 25b, 36c : 게이트 리쎄스 영역
18, 38 : 게이트 및 전계전극
26 : 게이트 전극
28 : 전계전극 패턴
29 : 전계전극
Claims (8)
- 반도체 기판 상에 소스 및 드레인 전극이 존재하고, 소스와 드레인 전극 사이에 드레인 방향으로 확장된 게이트 전극의 게이트 머리가 기판과 이격되고, 게이트 머리 아래에 게이트 다리 및 드레인 방향 쪽으로의 전계전극 형성을 위한 게이트 다리가 존재하는 이중 게이트 형태의 전계효과 트랜지스터.
- 제 1 항에 있어서,
상기 게이트 전극의 게이트 머리 아래에 전계전극 형성을 위한 드레인 방향으로의 게이트 다리와 반도체 기판 사이에는 절연막이 존재할 수 있는 전계효과 트랜지스터.
- 반도체 기판 상에 활성층 및 캡층을 형성하는 제 1단계; 상기 반도체 기판 상에 소스 드레인 오믹 금속층을 형성하는 제 2단계; 상기 제작된 반도체 기판 상에 절연막을 증착하는 제 3단계; 상기 제작된 반도체 기판 상에 다층의 감광막을 코팅하고, 소스 드레인 전극 사이에 게이트 전극과 전계전극 제작을 위한 넓은 개구부 내에 상기 절연막이 노출되는 좁은 개구부 영역과 상기 감광막층의 최하층 감광막이 노출되는 좁은 개구부 영역을 포함하는 감광막 패턴을 제작하는 제 4단계; 상기 게이트 및 전계전극 제작용 패턴을 식각마스크로 이용하여 절연막의 식각공정을 수행하는 제 5단계; 상기 게이트 및 전계전극 제작용 패턴을 식각마스크로 이용하여 게이트 리쎄스 공정을 수행하는 제 6 단계; 상기 게이트 및 전계전극 제작용 패턴 상에 게이트 및 전계전극 금속층을 증착하고, 리프트 오프(Lift-off) 공정을 수행하여 게이트 및 전계전극을 형성하는 제 7 단계를 포함하는 전계효과 트랜지스터의 제조 방법.
- 제 3 항에 있어서,
상기 절연막은 실리콘 질화물, 실리콘 산화물, HfO2, BCB 및 기타 다공성 실리카 박막 중 선택되어지는 것을 특징으로 하는 전계효과 트랜지스터의 제조 방법.
- 제 3 항에 있어서,
상기 절연막의 종류 및 두께는 전계전극 제작을 위한 감광막 패턴을 식각마스크로 이용한 절연막 식각 공정에서 반도체 표면이 노출되지 않아야 하며, 최하층 또는 그 윗층의 감광막이 노출된 영역에서는 그 감광막들이 식각되어 절연막이 노출될 수 있도록 조절되는 것을 특징으로 하는 전계효과 트랜지스터의 제조 방법.
- 제 3 항에 있어서, 최하층 (이하 제 1 감광막이라 함.) 및 그 윗 층 (이하 제 2 감광막이라 함.)의 감광막은 반도체 기판 위에 상기 단층 또는 다층의 절연막 식각 공정 시 제 1 감광막 및 제 2 감광막이 노출된 영역에서 모두 절연막이 노출될 수 있도록 식각선택비를 고려하여, 종류 및 두께를 선택되는 것을 특징으로 하는 전계효과 트랜지스터의 제조 방법.
- 제 3 항에 있어서 절연막의 건식식각 공정은 RIE(Reactive Ion Etching), MERIE(Magnetically Enhanced Reactive Ion Etching) 또는 ICP(Inductive coupled plasma) 등의 장비에서 수행되는 것을 특징으로 하는 전계효과 트랜지스터의 제조 방법.
- 제 5 항에 있어서,
CF4 가스, CF4 가스와 CHF3 가스의 혼합 가스, CF4 가스 와 O2 가스의 혼합 가스등을 이용하는 것을 특징으로 하는 전계효과 트랜지스터의 제조 방법.
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-
2011
- 2011-10-06 KR KR1020110102112A patent/KR20130037611A/ko not_active Application Discontinuation
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