CN107706100B - 一种选择区域外延的图形化掩膜制备及二次生长界面优化方法 - Google Patents
一种选择区域外延的图形化掩膜制备及二次生长界面优化方法 Download PDFInfo
- Publication number
- CN107706100B CN107706100B CN201711035525.9A CN201711035525A CN107706100B CN 107706100 B CN107706100 B CN 107706100B CN 201711035525 A CN201711035525 A CN 201711035525A CN 107706100 B CN107706100 B CN 107706100B
- Authority
- CN
- China
- Prior art keywords
- gan
- etching
- mask layer
- mask
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 50
- 230000034655 secondary growth Effects 0.000 title claims abstract description 22
- 238000005457 optimization Methods 0.000 title claims abstract description 14
- 238000002360 preparation method Methods 0.000 title claims abstract description 13
- 238000000407 epitaxy Methods 0.000 title abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 230000012010 growth Effects 0.000 claims abstract description 28
- 239000000463 material Substances 0.000 claims abstract description 24
- 238000001312 dry etching Methods 0.000 claims abstract description 23
- 238000000137 annealing Methods 0.000 claims abstract description 9
- 239000012535 impurity Substances 0.000 claims abstract description 9
- 238000000151 deposition Methods 0.000 claims abstract description 6
- 238000001704 evaporation Methods 0.000 claims abstract description 5
- 238000011065 in-situ storage Methods 0.000 claims abstract description 4
- 230000002401 inhibitory effect Effects 0.000 claims abstract description 4
- 238000002955 isolation Methods 0.000 claims abstract description 4
- 239000007789 gas Substances 0.000 claims description 23
- 238000005530 etching Methods 0.000 claims description 20
- 239000002184 metal Substances 0.000 claims description 11
- 229910002704 AlGaN Inorganic materials 0.000 claims description 5
- 238000005229 chemical vapour deposition Methods 0.000 claims description 5
- 239000000203 mixture Substances 0.000 claims description 5
- 238000001039 wet etching Methods 0.000 claims description 5
- 238000001451 molecular beam epitaxy Methods 0.000 claims description 4
- 238000000231 atomic layer deposition Methods 0.000 claims description 3
- 238000001755 magnetron sputter deposition Methods 0.000 claims description 2
- 230000000873 masking effect Effects 0.000 claims description 2
- 238000005240 physical vapour deposition Methods 0.000 claims description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 2
- 238000000059 patterning Methods 0.000 abstract description 5
- 239000004065 semiconductor Substances 0.000 abstract description 3
- 230000008021 deposition Effects 0.000 abstract 1
- 230000008020 evaporation Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 43
- 238000004519 manufacturing process Methods 0.000 description 7
- 230000002829 reductive effect Effects 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 229910001020 Au alloy Inorganic materials 0.000 description 2
- 229910000990 Ni alloy Inorganic materials 0.000 description 2
- 230000007797 corrosion Effects 0.000 description 2
- 238000005260 corrosion Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000670 limiting effect Effects 0.000 description 2
- 238000002156 mixing Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910003902 SiCl 4 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 230000005693 optoelectronics Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000002035 prolonged effect Effects 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 238000003908 quality control method Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Drying Of Semiconductors (AREA)
Abstract
本发明涉及半导体外延工艺领域，公开了一种选择区域外延的图形化掩膜制备及二次生长界面优化方法，主要应用于GaN功率器件的制备。具体包括下述步骤：首先提供一种进行选择区域外延生长的GaN基基板，在所述基板上沉积一层掩膜层，其次利用ICP干法刻蚀对掩膜层图形化，进而采用低损伤ICP干法刻蚀进一步去除无掩膜区域一定厚度的GaN基基板，抑制掩膜层残留在生长过程而引入的界面背景掺杂；然后对所述样品采用含N的气氛下高温退火，实现对GaN基材料的原位修复，最后在未被掩蔽的区域进行二次外延生长，以及完成器件的制备工艺包括器件隔离、栅掩膜层沉积和电极蒸镀。本发明工艺简单，能有效去除掩膜残留元素或环境中其它杂质对GaN基材料产生的背景掺杂，抑制二次外延界面的漏电通道并改善接入区的材料质量，提升GaN功率器件的耐压水平。
Description
技术领域
本发明涉及半导体外延工艺的技术领域，更具体地，涉及一种选择区域外延的图形化掩膜制备及二次生长界面优化方法。主要涉及ICP干法刻蚀图形化掩膜层，低损伤ICP干法刻蚀去除无掩膜区域一定厚度的GaN基基板材料，目的是抑制掩膜残留元素或环境中其它杂质对GaN基基板材料产生的背景掺杂，此方法主要应用于GaN功率器件的制备。
背景技术
在半导体外延生长和器件制造领域，选择区域生长（SAG）技术被广泛应用于光电子、微电子器件的制备工艺及外延材料生长的质量控制中。目前，在GaN 功率器件的凹槽栅制备中，选择区域生长一般需要图形化的掩膜层来选择需要进行二次生长的区域。通常形成图形化掩膜层的方法有剥离工艺、湿法腐蚀及ICP刻蚀。
然而，选择区域生长中掩膜图形制备之前，GaN基基板暴露在空气中，基板表面存在空气氧化和多种杂质的玷污。此外，掩膜层生长温度较高，致密性较好，采用腐蚀工艺去除掩膜层时经常未能将掩膜层腐蚀干净，在选择生长区域界面会有一定残留，使得生长界面较为粗糙，难以成核生长，同时掩膜中某些施主杂质扩散可能使GaN基基板表面形成非故意掺杂，导致二次外延生长的异质结构与一次外延生长相比出现电子迁移率降低、载流子面密度过高（甚至于表现出体掺杂的现象）等，劣化器件的耐压特性。若过度延长掩膜层的腐蚀时间，由于湿法腐蚀的各项同性特性，栅极区域的掩膜层也将会被腐蚀掉，这样将导致整个凹槽栅制备工艺的失败。
SAG技术是目前用于实现GaN场效应晶体管的凹槽栅结构中最常用的方法之一，但在选择区域外延中二次外延界面仍存在以上问题，因此，若想通过选择区域外延方法制备性能优越的电子器件，提高器件的阈值电压和耐压水平，降低器件的导通电阻，就必须寻求一种选择区域生长界面优化方法，克服腐蚀工艺的缺点，从而获得更高的材料晶体质量，最终实现高性能的GaN 功率器件。
发明内容
本发明为克服上述现有技术所述的至少一种缺陷，提供一种选择区域外延的图形化掩膜制备及二次生长界面优化方法，解决现有的选择区域外延中因图形化掩膜层给二次生长界面带来的背景掺杂。
本发明的技术方案是：一种选择区域外延的图形化掩膜制备及二次生长界面优化方法，该方法利用ICP干法刻蚀图形化掩膜层，同时采用低损伤ICP干法刻蚀进一步去除无掩膜区域一定厚度的GaN基基板材料，抑制掩膜残留元素或环境中其它杂质对二次外延界面产生的背景掺杂，此方法制作的GaN功率器件具有高导通高耐压等优良性能，具体包含以下步骤：
S1. 提供一种需要进行选择区域外延生长的GaN基基板；
S2. 在所述基板上沉积一层掩膜层；
S3. 对所述样品利用ICP干法刻蚀图形化掩膜层；
S4. 对所述样品采用低损伤ICP干法刻蚀进一步去除无掩膜区域一定厚度的GaN基基板材料，抑制掩膜残留元素或环境中其它杂质对GaN基基板材料产生的背景掺杂；
S5. 在外延生长前，对所述样品采用含N的气氛下高温退火，实现对GaN基基板材料表面的原位修复；
S6. 在所述样品上进行二次外延生长；
S7. 在所述样品完成器件制备工艺。
所述的步骤S1中，所述GaN基基板是单一成分的GaN、AlN等III-V族基板材料或具有不同成分的多层外延层材料。
所述的步骤S2中，所述掩膜层是通过等离子体增强化学气相沉积或原子层沉积或物理气相沉积或者磁控溅镀、金属有机化学气相沉积、分子束外延等方式在GaN基基板上生长的一薄层。
所述的步骤S2中，所述掩膜层为但不限于SiO2、SiNx、Al2O3、HfO2、MgO、Sc2O3、AlHfOx、HfSiON等中的任一种。
所述的步骤S3中，所述ICP干法刻蚀选择性去除需要进行二次生长区域的掩膜层，刻蚀气体可以为SF6、CF4等含F气体中的任一种或混合气体或其他可供刻蚀掩膜层的气体。
所述的步骤S4中，所述ICP干法刻蚀进一步去除无掩膜区域一定厚度的GaN基材料，厚度可为1-100nm中的任意厚度。
所述的步骤S4中，所述ICP干法刻蚀为功率、偏压以及气氛经过优化的低损伤刻蚀工艺，刻蚀气体为Cl2、BCl3、SiCl4等含Cl气体中的一种或混合气体，或其他可刻蚀GaN基材料气体。
所述的步骤S5中，所述含N的气氛下高温退火，其气体可以为NH3、N2等含N气体中的一种或混合气体。
所述的步骤S5中，所述含N的气氛下高温退火，其退火温度可以为600-1300℃间的任意温度。
所述的步骤S6中，所述生长方法为金属有机化学气相沉积法或分子束外延法；
所述的步骤S7中，所述器件制备包括：
S11. 去除掩膜层，可用湿法腐蚀、ICP刻蚀中的一种或混合；
S12. 干法刻蚀完成器件隔离；
S13. 沉积栅介质层，同时刻蚀出源极和漏极欧姆接触区域；
S14. 在源极和漏极区域上蒸镀源极和漏极欧姆接触金属；
S15. 在栅介质层上蒸镀栅极金属。
与现有技术相比，有益效果是：本发明采用ICP干法刻蚀实现掩膜层的图形化，同时利用ICP干法刻蚀进一步去除该区域下一定厚度（1-100nm）的GaN基基板材料，抑制掩膜残留元素或环境中其它杂质对GaN基材料产生的背景掺杂，并在外延生长前，在生长腔体中进行含N的气氛下高温原位退火，实现GaN基基板的修复，最终减少GaN功率器件的漏电通道，提升器件的导通和耐压水平。
附图说明
图1是本发明器件制作工艺流程图。
图2-12是实施例1本发明器件制作结构示意图。
附图标记说明如下：
需要二次外延生长的GaN基基板材料1
选择区域生长所需的掩膜层2
光刻胶保护层3
二次外延生长层4
栅介质层5
欧姆接触电极6
肖特基接触电极7。
具体实施方式
附图仅用于示例性说明，不能理解为对本专利的限制；为了更好说明本实施例，附图某些部件会有省略、放大或缩小，并不代表实际产品的尺寸；对于本领域技术人员来说，附图中某些公知结构及其说明可能省略是可以理解的。附图中描述位置关系仅用于示例性说明，不能理解为对本专利的限制。
实施例1
如图12所示，为本实施例通过选择区域二次外延制备AlGaN/GaN MOSFET功率器件的结构示意图，其中涉及选择区域外延的图形化掩膜制备及二次生长界面优化方法，详细工艺步骤如下：如图1以及，
如图2所示，提供一种需要进行选择区域外延生长的GaN基基板1；在本实施例中，GaN基基板1为具有缓冲层结构的Si衬底GaN外延层；
如图3所示，通过等离子体增强化学气相在基板1上沉积一层掩膜层2。本实施例中所述掩膜层2为SiO2；
如图4所示，先在掩膜层2上部分覆盖一层特定图案的正性光刻胶3，再用ICP干法刻蚀去除没有光刻胶3保护的掩膜层2，显露出需要进行二次生长区域，如图5所示。本实施例中刻蚀气体为SF6和CF4混合气体；
如图6所示，采用低损伤ICP干法刻蚀进一步去除无掩膜区域一定厚度（1-100nm）的Si衬底GaN外延层1，得到如图7所示。本实施例中刻蚀气体为Cl2和BCl3混合气体；
如图8所示，在所述有SiO2掩膜层2的Si衬底GaN外延层1上用金属有机化学气相沉积法外延生长AlGaN/GaN异质结构层4；
如图9所示，采用腐蚀方法，去除SiO2掩膜层2，得到所需AlGaN/GaN选择区域外延凹槽栅结构；
如图10所示，利用ICP完成器件隔离；
如图11所示，利用原子层沉积方法，生长一层绝缘的栅介质层5，同时刻蚀出源极和漏极欧姆接触区域；
如图12所示，在源极和漏极区域蒸镀Ti/Al/Ni/Au合金作为源极6和漏极7的欧姆接触金属，在凹槽栅极区域的绝缘层上蒸镀Ni/Au合金作为栅极8金属；
至此，完成了整个器件的制备过程，利用以上凹槽栅结构制备了MOSFET器件，图12即为实施例1的器件结构示意图。
实施例2
本实施例的器件结构示意图如图12所示，与实施例1相同，区别在于实施例1中的制备工艺步骤3：实施例1中直接利用ICP干法刻蚀图形化掩膜层2，显露出需要进行二次生长区域，而实施例2是先采用湿法腐蚀去除选择区域部分掩膜层2，然后再用低损伤ICP刻蚀工艺去除选择区域剩余掩膜层2，此方法可以充分去除选择区域掩膜层。
显然，本发明的上述实施例仅仅是为清楚地说明本发明所作的举例，而并非是对本发明的实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明权利要求的保护范围之内。
Claims (9)
1.一种二次生长界面优化方法，采用ICP干法刻蚀图形化掩膜层，同时利用低损伤ICP干法刻蚀进一步去除无掩膜区域一定厚度的GaN基基板材料，抑制掩膜残留元素或环境中其它杂质对GaN基材料产生的背景掺杂；其特征在于，具体包括以下步骤：
S1. 提供一种需要进行选择区域外延生长的GaN基基板；
S2. 在所述基板上沉积一层掩膜层，形成一个新结构样品；
S3. 对所述样品利用ICP干法刻蚀图形化掩膜层，显露出需要进行二次生长区域；
S4. 对所述样品采用低损伤ICP干法刻蚀进一步去除无掩膜区域一定厚度的GaN基基板材料，抑制掩膜残留元素或环境中其它杂质对GaN基基板材料产生的背景掺杂；所述ICP干法刻蚀为功率、偏压以及气氛经过优化的低损伤刻蚀工艺，刻蚀气体为含Cl气体中的一种或混合气体，包括、/>、/>，或其他可刻蚀GaN基材料气体；
S5. 在外延生长前，对所述样品采用含N的气氛下高温退火，实现对GaN基基板材料表面的原位修复；
S6. 在所述样品上进行二次外延生长AlGaN/GaN异质结构层；
S7. 在所述样品完成器件制备工艺；所述器件制备包括：
S11. 去除掩膜层，用湿法腐蚀、ICP刻蚀中的一种或混合，得到所需AlGaN/GaN选择区域外延凹槽栅结构；
S12. 干法刻蚀完成器件隔离；
S13. 沉积栅介质层，同时刻蚀出源极和漏极欧姆接触区域；
S14. 在源极和漏极区域上蒸镀源极和漏极欧姆接触金属；
S15. 在栅介质层上蒸镀栅极金属。
2.根据权利要求1所述的二次生长界面优化方法，其特征在于：所述的步骤S1中，所述GaN基基板是单一成分的III-V族基板材料，包括GaN或AlN，或是具有不同成分的多层外延层材料。
3.根据权利要求1所述的二次生长界面优化方法，其特征在于：所述的步骤S2中，所述掩膜层是通过等离子体增强化学气相沉积或原子层沉积或物理气相沉积或者磁控溅镀、金属有机化学气相沉积、分子束外延方式在GaN基基板上生长的一薄层。
4.根据权利要求1所述的二次生长界面优化方法，其特征在于：所述的步骤S2中，所述掩膜层为、/>、/>、/>、MgO、/>、/>、HfSiON中的任一种。
5.根据权利要求1所述的二次生长界面优化方法，其特征在于：所述的步骤S3中，所述ICP干法刻蚀选择性去除需要进行二次生长区域的掩膜层，刻蚀气体为SF6、CF4等含F气体中的任一种或混合气体或其他可供刻蚀掩膜层的气体。
6.根据权利要求1所述的二次生长界面优化方法，其特征在于：所述的步骤S4中，所述ICP干法刻蚀进一步去除无掩膜区域一定厚度的GaN基材料，厚度为1-100nm中的任意厚度。
7.根据权利要求1所述的二次生长界面优化方法，其特征在于：所述的步骤S5中，所述含N的气氛下高温退火，其气体为含N气体中的一种或混合气体，包括、/>。
8.根据权利要求1所述的二次生长界面优化方法，其特征在于：所述的步骤S5中，所述含N的气氛下高温退火，其退火温度为600-1300℃间的任意温度。
9.根据权利要求1所述的二次生长界面优化方法，其特征在于：所述的步骤S6中，所述生长方法为金属有机化学气相沉积法或分子束外延法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711035525.9A CN107706100B (zh) | 2017-10-30 | 2017-10-30 | 一种选择区域外延的图形化掩膜制备及二次生长界面优化方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711035525.9A CN107706100B (zh) | 2017-10-30 | 2017-10-30 | 一种选择区域外延的图形化掩膜制备及二次生长界面优化方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN107706100A CN107706100A (zh) | 2018-02-16 |
| CN107706100B true CN107706100B (zh) | 2023-12-08 |
Family
ID=61176952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201711035525.9A Active CN107706100B (zh) | 2017-10-30 | 2017-10-30 | 一种选择区域外延的图形化掩膜制备及二次生长界面优化方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107706100B (zh) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009043916A (ja) * | 2007-08-08 | 2009-02-26 | Toshiba Corp | 半導体装置及びその製造方法 |
| CN104638010A (zh) * | 2015-01-21 | 2015-05-20 | 中山大学 | 一种横向导通的GaN常关型MISFET器件及其制作方法 |
| CN106024588A (zh) * | 2016-07-20 | 2016-10-12 | 中山大学 | 一种选择区域外延生长界面改善方法 |
| CN106024914A (zh) * | 2016-06-30 | 2016-10-12 | 广东省半导体产业技术研究院 | 混合阳极电极结构的GaN基肖特基二极管及其制备方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100487922B1 (ko) * | 2002-12-06 | 2005-05-06 | 주식회사 하이닉스반도체 | 반도체소자의 트랜지스터 및 그 형성방법 |
| US7169659B2 (en) * | 2004-08-31 | 2007-01-30 | Texas Instruments Incorporated | Method to selectively recess ETCH regions on a wafer surface using capoly as a mask |
-
2017
- 2017-10-30 CN CN201711035525.9A patent/CN107706100B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009043916A (ja) * | 2007-08-08 | 2009-02-26 | Toshiba Corp | 半導体装置及びその製造方法 |
| CN104638010A (zh) * | 2015-01-21 | 2015-05-20 | 中山大学 | 一种横向导通的GaN常关型MISFET器件及其制作方法 |
| CN106024914A (zh) * | 2016-06-30 | 2016-10-12 | 广东省半导体产业技术研究院 | 混合阳极电极结构的GaN基肖特基二极管及其制备方法 |
| CN106024588A (zh) * | 2016-07-20 | 2016-10-12 | 中山大学 | 一种选择区域外延生长界面改善方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN107706100A (zh) | 2018-02-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101202497B1 (ko) | 보호층 및 저손상 리세스를 갖는 질화물계 트랜지스터 및 그의 제조 방법 | |
| EP1771876B1 (en) | Methods of fabricating nitride-based transistors with a cap layer and a recessed gate | |
| JP2009283915A (ja) | 浅いイオン注入された領域を含む半導体デバイスとその形成方法 | |
| US10720506B1 (en) | Method of manufacturing gate structure for gallium nitride high electron mobility transistor | |
| JP2008091699A (ja) | 半導体トランジスタの製造方法 | |
| CN105679679A (zh) | 一种新型GaN基凹槽栅MISFET的制备方法 | |
| CN113140630B (zh) | 增强型HEMT的p型氮化物栅的制备方法及应用其制备增强型氮化物HEMT的方法 | |
| CN107706100B (zh) | 一种选择区域外延的图形化掩膜制备及二次生长界面优化方法 | |
| CN112542384B (zh) | 一种氮化镓增强型器件的制造方法 | |
| CN207753014U (zh) | 一种选择区域外延的图形化掩膜制备及二次生长界面优化结构 | |
| TWI791364B (zh) | 常關型氮化鎵元件的製造方法 | |
| CN107742644B (zh) | 一种高性能常关型的GaN场效应晶体管及其制备方法 | |
| CN112736137B (zh) | 增强型HEMT的p型氮化物栅的制备方法、增强型氮化物HEMT及其制备方法 | |
| CN205621740U (zh) | 一种新型GaN基凹槽栅MISFET器件 | |
| CN110739348A (zh) | 半导体外延结构、制备方法结构及半导体器件 | |
| CN118098965A (zh) | 一种基于自终止刻蚀工艺的增强型器件及其制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |