KR100647459B1 - 티형 또는 감마형 게이트 전극의 제조방법 - Google Patents

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임종원
문재경
장우진
지홍구
김해천
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Abstract

본 발명은 서로 다른 감도를 가지는 다층의 감광막을 이용한 리소그라피 공정과 절연막 증착 및 식각 공정을 통한 미세한 티형 또는 감마형 게이트 전극을 제작하는 제조방법을 제공한다. 본 발명에 따른 티형 또는 감마형 게이트 전극 형성방법은 반도체 기판 상에 제 1 절연막을 증착하는 제 1 단계; 상기 제 1 절연막상에 서로 다른 감도를 가지는 적어도 2 개이상의 감광막을 코팅하고, 상기 적어도 2 개 이상의 감광막이 서로 상이한 크기의 개구부를 가지도록 패터닝하는 제 2 단계; 상기 감광막들을 식각마스크로 이용하면서 상기 제 1 절연막을 식각하여 상기 기판측 부분이 상부보다 더 좁은 계단형 홀을 형성하고, 상기 감광막들을 제거하는 제 3 단계;상기 제 1 절연막 상에 감광막을 형성한 후, 상기 감광막이 티형 또는 감마형 게이트 머리패턴을 가지도록 개구부를 형성하는 제 4 단계; 상기 게이트 패턴에 게이트 리쎄스 공정을 수행하는 제 5 단계; 및 상기 게이트 패턴에 게이트 금속을 증착하고, 상기 감광막들을 제거하는 제 6 단계;를 포함하는 것을 특징으로 한다.
절연막, 감광막, 감도, 식각선택비, 티형 게이트, 감마형 게이트

Description

티형 또는 감마형 게이트 전극의 제조방법{Manufacturing method of T or gamma gate electrode}
도 1a 내지 도 1e는 종래 기술에 의한 게이트 전극의 제조 공정 단면도이다.
도 2a 내지 도 2k는 본 발명의 일 실시예에 따른 게이트 전극의 제조 공정 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 게이트 전극의 제조공정 단면도이다.
<도면의 주요 부분에 대한 도면 부호의 설명>
10 : 반도체 기판 20 : 활성층
30 : 캡층 40 : 오믹금속층
50 : 제 1 감광막 60 : 제 2 감광막
70 : 제 3 감광막 80 : 게이트 리쎄스 영역
90 : 게이트 금속 100 : 반도체 기판
110 : 활성층 120 : 캡층
130 : 오믹금속층 140 : 제 1 절연막
150 : 제 1 감광막 160 : 제 2 감광막
170 : 제 2 절연막 173 : V자형 홈
175 : 계단형 홀 180a, 180b, 180c : T형 패턴 패턴 감광막
190 : 게이트 리쎄스 영역 195 : 게이트 금속
본 발명은 게이트 전극의 형성방법에 관한 것으로, 보다 상세하게는 T형 게이트 전극 및 감마형 게이트 전극의 형성방법에 관한 것이다.
미세 T형 또는 감마형 전극은 고주파를 이용하는 분야에 사용되는 트랜지스터등의 형성에 널리 이용되는 게이트전극으로서, 반도체 소자가 고집적화됨에 따라 게이트 길이는 감소시키면서 고주파특성이 우수하고, 소자의 이득 또는 잡음특성이 저하되지 않은 전극의 형성방법이 다양하게 연구되고 있다.
이러한 T형 또는 감마형 전극을 제조하는 통상적인 공정이 도 1a 내지 도 1e에 도시되어 있다. 이하에서는 상기 도면들을 참조하면서, 통상적인 공정을 설명한다.
먼저, 반절연 갈륨비소(GaAs) 등과 같은 화합물 반도체 또는 기타 반도체 기판(10) 상에 활성층(20) 및 캡층(30)을 차례로 형성하고(도 1a), 오믹금속층(40)이 형성될 영역을 감광막 패턴으로 정의한 후, 오믹금속을 증착하고, RTA등을 거쳐 오믹금속층(40)을 형성한다(도 1b). 이 때, 화합물 반도체를 이용한 HEMT(High Electron Mobility Transistor), MESFET(MEtal Semi-conductor Field Effect Transistor)등의 소자를 제작하는 경우라면, 오믹금속층(40)은 소정 두께의 AuGe, Ni 및 Au 등이 차례로 증착된 금속층이 이용될 수 있다.
다음으로, 오믹금속층(40)의 형성공정이 완료된 상기 기판 상에 감광막(50, 60, 70)을 도포하고, 광리소그라피 또는 전자빔 리소그라피 등을 이용하여 티형 게이트 패턴을 형성한다(도 1c).
다음으로, 티형 게이트 패턴 상에 노출된 반도체 기판(10)을 식각하는 게이트 리쎄스 공정을 수행하여 게이트 금속이 증착될 게이트 리쎄스 영역(80)을 형성한다(도 1d). 게이트 리쎄스 공정은 화합물 반도체를 이용한 HEMT(High Electron Mobility Transistor), MESFET(MEtal Semi-conductor Field Effect Transistor) 등의 소자제작에서 가장 중요한 공정 단계로서, 일반적으로 전류를 측정하면서 이루어지며, 습식, 건식 및 건식과 습식의 조합 등으로 단일 또는 여러 단계로 수행되어 질 수 있다. 예컨데, 게이트 리쎄스 공정은 ECR(Electron Cyclotron Resonance) 및 ICP(Inductive Coupled Plasma) 등의 건식 식각 장비에서 BCl3 및 SF6 등의 가스를 이용하여 수행되어질 수 있으며, H3PO4,H2O2 및 H2O등을 적정의 비율로 혼합한 인산계 용액 등 다양한 습식 식각 용액으로 진행될 수 있다.
다음으로, 게이트 전극 패턴 상에 게이트 금속(90)을 증착하고, 리프트 오프 공정을 통하여 감광막을 제거하고, 티형 게이트 전극(90)을 형성한다(도 1e). 이 때, 화합물 반도체를 이용한 HEMT(High Electron Mobility Transistor), MESFET(MEtal Semi-conductor Field Effect Transistor) 등의 소자 제작의 경우라면, 게이트 전극은 Ti, Pt 및 Au 등의 금속층을 소정의 두께로 차례로 증착하여 제작할 수 있다.
그러나, 전술한 종래의 게이트 전극의 제조 방법에 따를 경우, 게이트 다리 길이는 리소그라피 공정의 해상력에 의해서 결정되고, 게이트 다리 높이는 감광막의 두께에 의해서 결정되므로, 감광막의 개구부 패턴의 크기와 감광막의 두께를 동시에 고려해 볼 때 미세한 게이트 패턴에 대한 게이트 다리 높이의 조절이 자유롭지 않고, 이로 인하여 기생성분이 증대될 수 있다. 특히, 이러한 기생성분은 게이트 머리의 폭을 크게 할 경우 더욱 증대될 수 있다.
따라서, 전술한 종래 기술로는 미세한 게이트 길이의 티형 또는 감마형 게이트 전극을 갖는 우수한 성능의 소자를 안정적으로 제작하기 어려운 문제점이 있다.
한편, 본원에 의해 출원되어 등록된 한국특허번호 제10-0400718호는 이러한 문제점을 해결하기 위하여, 서로 다른 식각률을 가지는 이중구조의 절연막을 이용하여 계단 모양의 홀을 형성하고, 상기 홀의 내부에 T형 구조의 게이트를 형성함으로써, 단차회복성을 향상시키고 제 3 절연막의 증착 및 되식각(etch back)공정으로 게이트 다리의 길이를 조절하여 초미세 게이트를 형성하는 방법을 개시하나, 서로 다른 식각률을 가지는 다층의 절연막을 사용하는 공정상의 번거로움이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 본 발명은 서로 다른 감도를 가지는 다층의 감광막을 이용한 리소그라피 공정과 절연막 증착 및 식각공정을 통하여 단차회복성을 향상시키고, 게이트 다리의 높이를 자유롭게 조절할 수 있고, 게이트 단면적을 증가시키는 게이트 전극의 형성방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 티형 또는 감마형 게이트 전극 형성방법은 반도체 기판 상에 제 1 절연막을 증착하는 제 1 단계; 상기 제 1 절연막상에 서로 다른 감도를 가지는 적어도 2 개이상의 감광막을 코팅하고, 상기 적어도 2 개 이상의 감광막이 서로 상이한 크기의 개구부를 가지도록 패터닝하는 제 2 단계; 상기 감광막들을 식각마스크로 이용하면서 상기 제 1 절연막을 식각하여 상기 기판측 부분이 상부보다 더 좁은 계단형 홀을 형성하고, 상기 감광막들을 제거하는 제 3 단계;상기 제 1 절연막 상에 감광막을 형성한 후, 상기 감광막이 티형 또는 감마형 게이트 머리패턴을 가지도록 개구부를 형성하는 제 4 단계; 상기 게이트 패턴에 게이트 리쎄스 공정을 수행하는 제 5 단계; 및 상기 게이트 패턴에 게이트 금속을 증착하고, 상기 감광막들을 제거하는 제 6 단계;를 포함하는 것을 특징으로 한다.
이 때, 상기 제 1 절연막의 두께를 조절함으로써, 상기 게이트 다리의 높이를 조절할 수 있다.
이 때, 상기 제 1 절연막은 적어도 한 층 이상으로 형성될 수 있다.
이 때, 상기 제 2 단계에서 코팅되는 감광막은 2개의 층으로 구성될 수 있으며, 상기 제 1 절연막에 접한 제 1 감광막은 PMMA 또는 ZEP이고, 상기 제 1 감광막에서 접한 제 2 감광막은 MMA-MAA 또는 PMGI인 것이 바람직하다.
이 때, 상기 제 1 감광막과 상기 제 2 감광막의 개구부의 비율은 1:1.2 내지 1:3로 구성하고, 상기 계단형 홀의 하부 폭은 상기 제 1 감광막의 개구부와 동일하고 , 상기 홀의 상부폭은 상기 제 2 감광막의 개구부와 동일하게 형성할 수 있다.
또한, 상기 제 2 단계에서 코팅되는 감광막은 제 1 및 제 2 감광막을 포함하고, 상기 제 1 절연막에 접한 상기 제 1 감광막은 MMA-MAA 또는 PMGI이고, 상기 제 1 감광막에서 접한 상기 제 2 감광막은 PMMA 또는 ZEP인 것이 바람직하다.
이 때, 상기 제 1 감광막과 상기 제 2 감광막의 개구부의 비율은 1:0.3 내지 1:0.8로 구성하고, 상기 계단형 홀의 하부 폭은 상기 제 2 감광막의 개구부와 동일하고, 상기 홀의 상부폭은 상기 제 1 감광막의 개구부와 동일하게 형성할 수 있다.
이 때, 상기 제 3 단계에서의 상기 제 1 절연막의 식각은 RIE(Reactive Ion Etching), MERIE(Magnetically Enhanced Reactive Ion Etching) 및 ICP(Inductive coupled plasma)로 구성되는 군에서 선택되는 하나의 방법을 사용하는 건식식각인 것이 바람직하다.
또한, 상기 건식식각은, CF4, CF4와 CHF3의 혼합물, CF4와 O2의 혼합물, C2H6로 구성되는 군에서 선택되는 하나의 가스를 이용하는 것이 바람직하다.
또한, 제 4 단계에서의 감광막은, 적어도 하나 이상의 막으로 형성되어, 일자형 티형 또는 감마형 게이트 머리패턴을 형성할 수 있다.
또한, 제 4 단계에서의 감광막은, 적어도 두 개 이상의 막으로 형성되고, 하층의 감광막의 개구부가 상층의 감광막의 개구부보다 작게 형성되어, 상부의 폭이 넓고 하부의 폭이 좁은 티형 또는 감마형 게이트 머리패턴을 형성할 수 있다.
또한, 상기 제 5 단계의 게이트 리쎄스 공정은, 순차적으로 제 1 습식식각공정, 건식식각공정, 및 제 2 습식식각공정을 포함하는 것이 바람직하다.
또한, 상기 건식식각공정은 ECR(Electron Cyclotron Resonance) 또는 ICP(Inductive Coupled Plasma)법으로 이루어지는 것이 바람직하다.
또한, 상기 건식식각공정은, BCl3 또는 SF6를 사용하는 것이 바람직하다.
또한, 상기 제 1 및 제 2 습식식각공정은, H3PO4,H2O2 및 H2O등을 적정의 비율로 혼합한 인산계 용액을 사용하는 것이 바람직하다.
또한, 상기 제 6 단계의 게이트 금속은, Ti, Pt, 및 Au를 순차적으로 적층시켜 형성하는 것이 바람직하다.
또한, 상기 제 6 단계에서의 감광막의 제거는, 리프트 오프(Lift-off) 공정으로 이루어지는 것이 바람직하다.
또한, 제 3 단계 후, 상기 제 1 절연막 상에 제 2 절연막을 증착하고, 상기 반도체 기판의 일부를 노출시키면서 상기 계단형 홀의 벽면에 상기 제 2 절연막이 잔류되도록 되식각하는 단계를 더 포함하는 것이 바람직하다.
이하에서는 첨부된 도 2a 내지 도 2k를 참조하여 본 발명의 일 실시예에 따른 미세한 티형 게이트 전극의 제조방법에 대하여 설명한다.
먼저, 반도체 기판 상에 활성층(110) 및 캡층(120)을 형성하고(도 2a), 소스/드레인으로 작용할 오믹금속층(130) 이 형성될 영역을 감광막 패턴으로 정의한 후, 오믹금속을 증착하고, RTA(Rapid Thermal Annealing) 등을 거쳐 오믹금속층(130)을 형성한다(도 2b).
이 때, 오믹금속층(130)의 재료로는 AuGe, Ni, 및 Au등을 소정의 두께로 증 착하는 다층구조의 금속층이 사용될 수 있다.
다음으로, 갭층(120) 및 오믹금속층(130) 상으로 소정의 두께의 제 1 절연막(140)을 증착한다. 제 1 절연막(140)은 실리콘 질화물 또는 실리콘 산화물등의 재료로 형성될 수 있으며, 화합물 반도체 기판의 표면을 보호한다. 이 때, 제 1 절연막(140)의 두께를 조절하여 사용되어지는 감광막의 식각두께와 티형 게이트의 게이트 다리 높이를 조절할 수 있다(도 2c).
다음으로 기판(100) 상 절연막과의 식각 선택비를 고려하여 서로 다른 감도를 가지는 다층의 감광막을 코팅한 후, 다층의 감광막에 대하여 하부보다 상부의 개구부 폭이 넓은 미세패턴을 형성한다. 본 실시예에서는, 최하층 감광막(이하, 제 1 감광막(150)이라 함)을 PMMA 또는 ZEP로 사용하고, 그 상층의 감광막(이하, 제 2 감광막(160)이라함)을 상기 제 1 감광막(150)보다 감도가 높은 재료 예컨데, MMA-MAA 또는 PMGI를 사용하여, 현상 후 제 1 감광막(150)에 의해 정의된 개구부보다 제 2 감광막(160)에 의해 정의된 개구부가 큰 패턴을 가지도록 형성하였다(도 2d). 바람직한 제 1 감광막과 제 2 감광막의 개구부의 비율은 1:1.2 내지 1:3이다.
1:3보다 큰 경우는 제 2 감광막의 개구부가 제 1 감광막의 개구부보다 지나치게 커서 제 2 절연막 증착 후 V자형 홈의 형성에 큰 영향을 주지 못 하고, 1:1 ~ 1:1.2인 경우에는 제 1 감광막의 개구부와 제 2 감광막의 개구부의 크기가 비슷하여 각 개구부의 크기가 같은 경우와 제 2 절연막의 증착 후 식각결과가 비슷하기 때문이다.
한편, 본 도면에서 제시된 실시예와 달리 제 1 감광막의 개구부와 제 2 감광 막의 개구부 비율을 역전시킨 제 1 감광막과 제 2 감광막의 개구부 비율이 1:0.3 내지 1: 0.8로 구성하는 것도 가능할 것이다.
즉, 상기 제 2 감광막과 절연막과의 주어진 식각 조건하에서의 식각선택비를 고려하여 제 2 감광막의 두께를 조절하여 절연막 식각 시 상기 제 2 감광막이 식각되어 상기 계단형 홀의 하부 폭은 상기 제 2 감광막의 개구부와 동일하고 , 상기 홀의 상부폭은 상기 제 1 감광막의 개구부와 동일하게 형성할 수 있다. 이 때, 제 1 감광막과 제 2 감광막은 전술한 실시예와 반대의 재료로 사용되어야 할 것이다.
다음으로, 상기 감광막 패턴을 통해 드러난 제 1 절연막(140)을 비등방성으로 건식식각하는 식각공정을 수행한다(도 2e). 식각공정은 상기 감광막 패턴을 식각마스크로 이용하여 진행하되, 식각시 제 2 감광막(160)의 넓은 개구부의 크기로 노출된 제 1 감광막(150)과, 그 아래층의 제 1 절연막(140)의 상부가 식각되게 하고, 제 1 감광막(150)의 개구부 크기로 제 1 절연막(140)의 하부가 식각되게 한다. 이로써, 제 1 절연막(140)에 형성된 개구부는 상부가 넓고 하부가 좁은 계단형 홀이 형성된다.
비등방성 절연막 식각 공정은 제 1 절연막(140)이 실리콘 질화물 또는 실리콘 산화물등일 경우, CF4, CF4와 CHF3의 혼합물, CF4와 O2의 혼합물, C2H6로 구성되는 군에서 선택되는 가스를 이용하는 RIE(Reactive Ion Etching), MERIE(Magnetically Enhanced Reactive Ion Etching) 또는 ICP(Inductive coupled plasma)등과 같은 건식 식각 공정에 의해서 진행되는 것이 바람직하다.
다음으로, 제 1 절연막(140) 식각 공정 후 잔류한 반도체 기판(100) 상의 감광막을 아세톤이나 마이크로파를 이용하여 제거하고(도 2f), 반도체 기판(100) 상부 전면에 제 2 절연막(170)을 증착한다. 이 때, 제 2 절연막(170)은 증착 이전의 제 1 절연막(140)의 계단형 홀(175)로 인해 V형 홈(173)이 형성된다(도 2g).
다음으로, 식각마스크 없이 제 2 절연막(170) 식각 공정을 수행하여, 반도체 기판(100)을 드러내며, 계단형 홀(175)의 벽면에 제 2 절연막(170)이 잔류되게 한다. 계단형 홀(175)은 상부가 넓고, 하부가 좁은 개구부를 가지도록 상기 제 2 절연막(170)이 되식각(Etch back)되면서 형성된다(도 2h). 이 때, 잔류되는 제 2 절연막의 두께를 되식각 공정으로 조절하여 게이트 다리의 길이를 조절할 수 있고, 또한 홀의 상부가 하부보다 넓게 형성됨으로써 단차회복성이 향상되어, 0.1um 이하의 초미세 게이트 전극의 제작등에서도 게이트 전극의 접합특성이 향상된다.
다음으로, 제 1 절연막(140) 상의 홀을 노출시키는 개구부를 가지는 T형 패턴 또는 감마형 패턴 감광막을 순차적으로 형성한다. 이 때, 하층의 감광막(180a)의 개구부는 상층의 감광막(180b)의 개구부보다 작게 형성하여, 상부의 폭이 넓고 하부의 폭이 좁은 티형 또는 감마형 게이트 머리패턴을 형성한다 (도 2i). 한편, 본 실시예에서는 상기 감광막(180b)의 상부에 또 하나의 감광막(180c)이 더 구비되어 있어, 게이트 패턴형성을 더욱 용이하게 하나 이에 제한 되는 것은 아니며, 감광막은 한 층으로만 구비할 수 있으며, 이 경우 감광막으로 T형 또는 감마형 머리 패턴만을 형성할 수 있을 것이며, 이러한 감광막의 형상, 수, 두께등은 당업자가 용이하게 변형할 수 있을 것이므로 이에 대한 자세한 설명은 생략한다.
다음으로, 티형 게이트 패턴 상에 노출된 반도체 기판을 식각하는 게이트 리쎄스 공정을 수행하여 게이트 금속이 증착될 게이트 리쎄스 영역(190)을 형성한다 (도 2j). 게이트 리쎄스 공정(190)은 화합물 반도체를 이용한 HEMT(High Electron Mobility Transistor), MESFET(MEtal Semi-conductor Field Effect Transistor) 등의 소자에서 가장 중요한 공정 단계로서, 일반적으로 전류를 측정하면서 이루어지며, 습식, 건식 및 건식과 습식의 조합 등으로 단일 또는 여러 단계로 수행되어 질 수 있다. 예컨데, 게이트 리쎄스 공정은 ECR(Electron Cyclotron Resonance) 및 ICP(Inductive Coupled Plasma) 등의 건식 식각 장비에서 BCl3 및 SF6 등의 가스를 이용하여 수행되어질 수 있으며, H3PO4,H2O2 및 H2O등을 적정의 비율로 혼합한 인산계 용액 등 다양한 습식 식각 용액으로 진행될 수 있다.
이 때, 제 2 절연막(170) 식각 공정 후 드러난 반도체 표면에 대한 플라즈마 손상층을 제거하기 위하여 습식/건식/습식과 같은 순서의 조합으로 게이트 리쎄스 공정을 수행하는 것이 바람직할 것이다.
마지막으로, 게이트 금속(195)을 증착하고, 리프트오프(lift-off)공정을 수행하여 감광막을 제거한다. 이 때, HEMT 소자라면, 게이트 금속(195)은 Ti, Pt 및 Au을 차례로 증착시킨 금속층으로 구성될 수 있다.
한편, 도 3은 본 발명이 다른 실시예에 따라 형성된 T형 또는 감마형 게이트 전극을 도시한다. 본 실시예에서는 제 1 절연막에 형성된 홀의 벽면에 남겨지는 제 2 절연막의 형상을 제외하고는 형성방법이 동일하므로 이하 자세한 설명을 생략한 다.
본 발명은 상기 실시예를 기준으로 주로 설명되어졌으나, 발명의 요지와 범위를 벗어나지 않고 많은 다른 가능한 수정과 변형이 이루어 질 수 있다. 예컨데, 설명한 공정 외에 당업자가 주지하는 관용적인 공정의 부가, 예컨데 세정단계의 도입이나, 여러 층의 재료의 한정등이 그러할 것이다.
본 발명에 따른 티형 또는 감마형 게이트 전극 형성방법은 서로 다른 감도를 가지는 감광막을 이용하여 절연막 상에 상부의 폭이 하부의 폭보다 넓은 계단형 홀을 용이하고 안정적으로 형성할 수 있다.
따라서, 본 발명은 식각률이 다른 절연층의 사용없이도 게이트 다리의 길이 및 높이를 조절할 수 있을 뿐만아니라, 단차회복성을 보다 자유로이 조절하여 게이트전극의 접합특성이 향상되는 효과가 있다. 전술한 발명에 대한 권리범위는 이하의 청구범위에서 정해지는 것으로서, 명세서 본문의 기재에 구속되지 않으며, 청구범위의 균등범위에 속하는 변형과 변경은 모두 본 발명의 범위에 속할 것이다.

Claims (12)

  1. 반도체 기판 상에 제 1 절연막을 증착하는 제 1 단계;
    상기 제 1 절연막상에 서로 다른 감도를 가지는 적어도 2 개이상의 감광막을 코팅하고, 상기 적어도 2 개 이상의 감광막이 서로 상이한 크기의 개구부를 가지도록 패터닝하는 제 2 단계;
    상기 감광막들을 식각마스크로 이용하면서 상기 제 1 절연막을 식각하여 상기 기판측 부분이 상부보다 더 좁은 계단형홀을 형성하고, 상기 감광막들을 제거하는 제 3 단계;
    상기 제 1 절연막 상에 감광막을 형성한 후, 상기 감광막이 티형 또는 감마형 게이트 머리패턴을 가지도록 개구부를 형성하는 제 4 단계;
    상기 게이트 패턴에 게이트 리쎄스 공정을 수행하는 제 5 단계; 및
    상기 게이트 패턴에 게이트 금속을 증착하고, 상기 감광막들을 제거하는 제 6 단계;를 포함하는 티형 또는 감마형 게이트 전극 형성방법.
  2. 제 1 항에 있어서,
    상기 제 1 절연막의 두께를 조절함으로써, 상기 게이트 다리의 높이를 조절하는 것을 특징으로 하는 티형 또는 감마형 게이트 전극 형성방법.
  3. 제 1 항에 있어서,
    상기 제 1 절연막은 적어도 한 층 이상인 것을 특징으로 하는 티형 또는 감마형 게이트 전극 형성방법.
  4. 제 1 항에 있어서,
    상기 제 2 단계에서 코팅되는 감광막은 제 1 및 제 2 감광막을 포함하고, 상기 제 1 절연막에 접한 상기 제 1 감광막은 PMMA 또는 ZEP이고, 상기 제 1 감광막에서 접한 상기 제 2 감광막은 MMA-MAA 또는 PMGI인 것을 특징으로 하는 티형 또는 감마형 게이트 전극 형성방법.
  5. 제 4 항에 있어서,
    상기 제 1 감광막과 상기 제 2 감광막의 개구부의 비율은 1:1.2 내지 1:3 인 것을 특징으로 하는 티형 또는 감마형 게이트 전극 형성방법.
  6. 제 4 항에 있어서,
    상기 계단형 홀의 하부 폭은 상기 제 1 감광막의 개구부와 동일하고 , 상기 홀의 상부폭은 상기 제 2 감광막의 개구부와 동일한 것을 특징으로 하는 티형 또는 감마형 게이트 전극 형성방법.
  7. 제 1 항에 있어서,
    상기 제 2 단계에서 코팅되는 감광막은 제 1 및 제 2 감광막을 포함하고, 상 기 제 1 절연막에 접한 상기 제 1 감광막은 MMA-MAA 또는 PMGI이고, 상기 제 1 감광막에서 접한 상기 제 2 감광막은 PMMA 또는 ZEP인 것을 특징으로 하는 티형 또는 감마형 게이트 전극 형성방법.
  8. 제 7 항에 있어서,
    상기 제 1 감광막과 상기 제 2 감광막의 개구부의 비율은 1:0.3 내지 1:0.8 인 것을 특징으로 하는 티형 또는 감마형 게이트 전극 형성방법.
  9. 제 7 항에 있어서,
    상기 계단형 홀의 하부 폭은 상기 제 2 감광막의 개구부와 동일하고 , 상기 홀의 상부폭은 상기 제 1 감광막의 개구부와 동일한 것을 특징으로 하는 티형 또는 감마형 게이트 전극 형성방법.
  10. 제 1 항에 있어서, 제 4 단계에서의 감광막은,
    적어도 하나의 막으로 형성되어, 일자형 게이트 머리패턴을 형성하는 것을 특징으로 하는 티형 또는 감마형 게이트 전극 형성방법.
  11. 제 1 항에 있어서, 제 4 단계에서의 감광막은,
    적어도 두 개 이상의 막으로 형성되고, 하층의 감광막의 개구부가 상층의 감광막의 개구부보다 작게 형성되어, 상부의 폭이 넓고 하부의 폭이 좁은 티형 또는 감마형 게이트 머리패턴을 형성하는 것을 특징으로 하는 티형 또는 감마형 게이트 전극 형성방법.
  12. 제 1 항에 있어서, 제 3 단계 후,
    상기 제 1 절연막 상에 제 2 절연막을 증착하고, 상기 반도체 기판의 일부를 노출시키면서 상기 계단형 홀의 벽면에 상기 제 2 절연막이 잔류되도록 되식각하는 단계를 더 포함하는 것을 특징으로 하는 티형 또는 감마형 게이트 전극 형성방법.
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