KR102385502B1 - 반도체 장치의 제조 방법 - Google Patents

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미쓰비시덴키 가부시키가이샤
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Abstract

반도체 기판(1) 위에 레지스트(4)를 도포하고, 레지스트(4)에 제 1 개구(5)와 제 1 개구(5)보다 폭이 좁은 제 2 개구(6)를 형성한다. 레지스트(4)를 마스크로서 이용해서 반도체 기판(1)을 웨트 에칭하여 제 1 개구(5)와 제 2 개구(6) 아래에 연속된 1개의 리세스(7)를 형성한다. 리세스(7)를 형성한 후, 슈링크재(8)를 레지스트(4)와 가교 반응시켜 제 1 개구(5)를 폐색시키지 않고 제 2 개구(6)를 폐색시킨다. 제 2 개구(6)를 폐색시킨 후, 제 1 개구(5)를 통해서 리세스(7)에 게이트 전극(11)을 형성한다.

Description

반도체 장치의 제조 방법
본 발명은, 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치의 소형화와 고성능화의 요구에 부응하기 위해서, 반도체 장치를 구성하는 전극 또는 배선 등의 미세화가 진행되어 왔다. 특히, 화합물 반도체의 분야에서는, 재료가 가지는 우수한 고주파 특성을 활용하기 위해서, 게이트 전극을 가늘게 하는 것이 강하게 요구되어 왔다. 그러나, 게이트 전극을 가늘게 함으로써 좁은 영역에 전기장이 집중되기 때문에, 단채널 효과 등으로 대표되는 미세화의 폐해도 있었다. 이 문제를 해결하는 수단의 하나로서, 게이트 전극을 소스 전극측에 가까이 대고, 전압을 인가하는 드레인 전극과의 간격을 넓힌 오프셋 게이트 구조가 유효하다.
일본 특허공개 평11-126782호 공보
종래 기술은 리세스 형성용의 레지스트와 게이트 전극 형성용의 레지스트를 각각 따로따로 패터닝하고 있었다. 그러나, 1번째와 2번째의 패터닝에서 오(誤)정렬(misalignment)이 생기기 때문에, 리세스 내에서의 게이트 전극의 위치가 불규칙해진다. 따라서, 특성이 변동하고, 제품의 수율이 저하된다. 또, 2회의 패터닝이 필요하기 때문에, 공정수가 증대하여 제조 비용이 상승한다.
또, 대소(大小) 2개의 개구를 형성한 레지스트를 이용하여 리세스를 형성하고, 작은 쪽의 개구를 절연막으로 폐색하고 큰 쪽의 개구를 통해서 리세스에 게이트 전극을 형성하는 방법도 제안되어 있다(예를 들면, 특허문헌 1 참조). 그러나, 절연막을 드라이 에칭할 때에 게이트 전극 바로 아래의 반도체에 대미지를 주어 버린다. 따라서, 캐리어가 감소하고, 결함과 트랩이 증가하기 때문에, 신뢰성이 저하된다는 문제가 있었다.
본 발명은, 전술과 같은 과제를 해결하기 위해서 이루어진 것으로, 그 목적은 제품의 수율과 신뢰성을 향상시키고, 제조 비용을 저감할 수 있는 반도체 장치의 제조 방법을 얻는 것이다.
본 발명에 따른 반도체 장치의 제조 방법은, 반도체 기판 위에 레지스트를 도포하고, 상기 레지스트에 제 1 개구와 상기 제 1 개구보다 폭이 좁은 제 2 개구를 형성하는 공정과, 상기 레지스트를 마스크로서 이용해서 상기 반도체 기판을 웨트 에칭하여 상기 제 1 및 제 2 개구 아래에 연속된 1개의 리세스를 형성하는 공정과, 상기 리세스를 형성한 후, 슈링크재(shrink material)를 상기 레지스트와 가교 반응시켜 상기 제 1 개구를 폐색시키지 않고 상기 제 2 개구를 폐색시키는 공정과, 상기 제 2 개구를 폐색시킨 후, 상기 제 1 개구를 통해서 상기 리세스에 게이트 전극을 형성하는 공정을 구비하는 것을 특징으로 한다.
본 발명에서는, 반도체 기판을 웨트 에칭하여 레지스트의 제 1 및 제 2 개구 아래에 연속된 1개의 리세스를 형성한다. 다음에, 슈링크재를 레지스트와 가교 반응시켜 레지스트를 패턴 슈링크하여, 폭이 넓은 제 1 개구는 폐색시키지 않고, 폭이 좁은 제 2 개구를 완전히 폐색시킨다. 다음에, 제 1 개구의 형성 영역에 있어서 리세스 내에 게이트 전극을 형성한다. 이에 의해, 리세스 내에서의 게이트 전극의 위치가 불규칙해지는 경우가 없어지기 때문에, 제품의 수율이 향상된다. 또, 레지스트를 패터닝하는 공정수가 줄어, 제조 비용을 저감할 수 있다. 또, 게이트 전극 바로 아래의 반도체에 대미지를 주는 경우도 없기 때문에, 신뢰성이 향상된다.
도 1은 실시형태 1에 따른 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 2는 실시형태 1에 따른 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 3은 실시형태 1에 따른 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 4는 실시형태 1에 따른 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 5는 비교예에 따른 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 6은 비교예에 따른 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 7은 비교예에 따른 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 8은 비교예에 따른 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 9는 실시형태 2에 따른 레지스트의 제 1 개구와 제 2 개구를 나타내는 평면도이다.
도 10은 도 9의 I-II를 따른 단면도이다.
도 11은 실시형태 1에 따른 레지스트의 제 1 개구와 제 2 개구를 나타내는 평면도이다.
도 12는 실시형태 3에 따른 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 13은 실시형태 3에 따른 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 14는 실시형태 3에 따른 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 15는 실시형태 3에 따른 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 16은 실시형태 4에 따른 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 17은 실시형태 4에 따른 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 18은 실시형태 4에 따른 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 19는 실시형태 4에 따른 반도체 장치의 제조 방법을 나타내는 단면도이다.
실시형태에 따른 반도체 장치의 제조 방법에 대해 도면을 참조하여 설명한다. 동일하거나 또는 대응하는 구성 요소에는 동일한 부호를 붙이고, 설명의 반복을 생략하는 경우가 있다.
실시형태 1.
도 1 내지 도 4는, 실시형태 1에 따른 반도체 장치의 제조 방법을 나타내는 단면도이다. 우선, 도 1에 나타내는 바와 같이, 반도체 기판(1) 위에 소스 전극(2) 및 드레인 전극(3)을 형성한다. 반도체 기판(1)은 GaAs 등으로 이루어진다. 소스 전극(2) 및 드레인 전극(3)은 Ti/Pt/Au 등으로 이루어진다.
반도체 기판(1), 소스 전극(2) 및 드레인 전극(3) 위에 레지스트(4)를 도포한다. 레지스트(4)는 예를 들면 스미토모 화학공업사제 스미레지스트 등이다. 포토리소그래피 등에 의해 레지스트(4)에 제 1 개구(5)와 제 1 개구(5)보다 폭이 좁은 제 2 개구(6)를 형성한다. 여기에서, 제 1 개구(5)를 소스 전극(2)측, 제 2 개구(6)를 드레인 전극(3)측에 형성한다. 제 1 개구(5)의 폭은 0.2∼0.6μm이다. 제 2 개구(6)의 폭은 0.1∼0.5μm이다. 제 1 개구(5)와 제 2 개구(6)의 간격은 0.1∼0.2μm이다.
레지스트(4)를 마스크로서 이용하여 반도체 기판(1)을 인산 또는 시트르산에 수초∼수분 침지하여 웨트 에칭하고 제 1 개구(5)와 제 2 개구(6) 아래에 연속된 1개의 리세스(7)를 형성한다. 리세스(7)는, 제 1 개구(5)와 제 2 개구(6)의 하방뿐만 아니라, 양자 사이의 레지스트(4)의 하방에도 형성되어 연속되어 있다.
다음에, 도 2에 나타내는 바와 같이, 레지스트(4)에 슈링크재(8)를 도포한다. 슈링크재(8)는 AZ 일렉트로닉 머티리얼즈사제 RELACS 등이다. 슈링크재(8)를 적온(適溫)으로 가열하여 레지스트(4)와 가교 반응시켜 레지스트(4)를 패턴 슈링크시킨다. 이에 의해, 폭이 넓은 제 1 개구(5)는 폐색시키지 않고, 폭이 좁은 제 2 개구(6)를 완전히 폐색시킨다.
다음에, 도 3에 나타내는 바와 같이, 스퍼터 또는 진공 증착에 의해 전체면에 금속막(9)을 형성한다. 금속막(9)은, 레지스트(4) 및 슈링크재(8)의 상면에 형성될뿐만 아니라, 제 1 개구(5)를 통해서 리세스(7)의 바닥면에 도달한다. 금속막(9) 위에 레지스트(10)를 형성한다. 포토리소그래피 등에 의해, 제 1 개구(5)의 상방에서 제 1 개구(5)보다 넓은 폭으로 레지스트(10)를 남기고, 그 이외의 레지스트(10)를 제거한다. 레지스트(10)를 마스크로서 이용한 드라이 에칭에 의해 금속막(9)을 패터닝한다. 그 후, 레지스트(4, 10) 및 슈링크재(8)를 제거한다. 이에 의해, 도 4에 나타내는 바와 같이, 제 1 개구(5)의 형성 부분에 있어서 리세스(7) 내에 T자형의 게이트 전극(11)을 형성한다. 드라이 에칭은, 예를 들면 Ar 가스 등을 사용한 수초 내지 수십 분의 이온 밀링(ion millimg) 등이다. 한편, 리프트오프(lift-of) 프로세스로 게이트 전극(11)을 형성해도 된다.
계속해서, 본 실시형태의 효과를 비교예와 비교하여 설명한다. 도 5 내지 도 8은 비교예에 따른 반도체 장치의 제조 방법을 나타내는 단면도이다. 비교예에서는, 도 5에 나타내는 바와 같이, 레지스트(12)에 개구(13)를 1개만 형성한다. 이 레지스트(12)를 마스크로서 이용해서 반도체 기판(1)을 웨트 에칭하여 개구(13) 아래에 리세스(7)를 형성한다. 다음에, 도 6에 나타내는 바와 같이, 레지스트(12)를 제거한다. 다음에, 도 7에 나타내는 바와 같이, 전체면에 레지스트(14)를 형성하고, 리세스(7) 내에 있어서 레지스트(14)에 개구(15)를 형성한다. 다음에, 도 8에 나타내는 바와 같이, 개구(15)의 형성 부분에 있어서 리세스(7) 내에 게이트 전극(11)을 형성한다. 그 후, 레지스트(14)를 제거한다. 비교예에서는, 1번째와 2번째의 레지스트의 패터닝에서 오정렬이 생기기 때문에, 리세스(7) 내에서의 게이트 전극(11)의 위치가 불규칙해진다. 따라서, 특성이 변동하고, 제품의 수율이 저하된다. 또, 2회의 패터닝이 필요하기 때문에, 공정수가 증대하여 제조 비용이 상승한다.
한편, 본 실시형태에서는, 반도체 기판(1)을 웨트 에칭하고 레지스트(4)의 제 1 개구(5)와 제 2 개구(6) 아래에 연속된 1개의 리세스(7)를 형성한다. 다음에, 슈링크재(8)를 레지스트(4)와 가교 반응시켜 레지스트(4)를 패턴 슈링크하여, 폭이 넓은 제 1 개구(5)는 폐색시키지 않고, 폭이 좁은 제 2 개구(6)를 완전히 폐색시킨다. 다음에, 제 1 개구(5)의 형성 영역에 있어서 리세스(7) 내에 게이트 전극(11)을 형성한다. 이에 의해, 리세스(7) 내에서의 게이트 전극(11)의 위치가 불규칙해지는 경우가 없어지기 때문에, 제품의 수율이 향상된다. 또, 레지스트를 패터닝하는 공정수가 줄어, 제조 비용을 저감할 수 있다. 또, 게이트 전극(11) 바로 아래의 반도체에 대미지를 주는 경우도 없기 때문에, 신뢰성이 향상된다.
또, 제 1 개구(5)를 소스 전극(2)측에 형성하고, 제 2 개구(6)를 드레인 전극(3)측에 형성한다. 이에 의해, 게이트 전극(11)을 소스 전극(2)측으로 어긋나게 한 오프셋 게이트 구조를 실현하여 고주파 특성을 향상시킬 수 있다. 또, 게이트 전극(11)을 형성한 후에 레지스트(4)와 슈링크재(8)를 제거한다. 이에 의해 게이트 용량이 저감하기 때문에, 고주파 특성이 향상된다.
실시형태 2.
도 9는, 실시형태 2에 따른 레지스트의 제 1 개구와 제 2 개구를 나타내는 평면도이다. 도 10은 도 9의 I-II를 따른 단면도이다. 제 2 개구(6)는 서로 이간된 복수의 개구(6a, 6b, 6c)를 갖는다. 복수의 개구(6a, 6b, 6c)의 사이에 개구되지 않은 개소(4a, 4b)가 존재한다.
계속해서, 본 실시형태의 효과를 실시형태 1과 비교하여 설명한다. 도 11은, 실시형태 1에 따른 레지스트의 제 1 개구와 제 2 개구를 나타내는 평면도이다. 실시형태 1에서는 제 2 개구(6)는 1개의 가늘고 긴 개구이다. 이 때문에, 제 1 개구(5)와 제 2 개구(6)의 간격이 좁으면, 양자 사이의 레지스트(4)가 무너질 가능성이 있다. 한편, 본 실시형태에서는, 복수의 개구(6a, 6b, 6c)의 사이에 개구되지 않은 개소(4a, 4b)가 존재하기 때문에, 레지스트(4)를 보강할 수 있다. 이에 의해, 안정된 패턴 형성이 가능해져, 제품의 수율이 향상된다. 그 밖의 구성 및 효과는 실시형태 1과 마찬가지이다.
실시형태 3.
도 12 내지 도 15는, 실시형태 3에 따른 반도체 장치의 제조 방법을 나타내는 단면도이다. 리세스(7)를 형성하고, 슈링크재(8)를 레지스트(4)와 가교 반응시키기까지의 공정은 실시형태 1과 마찬가지이다. 다음에, 도 12에 나타내는 바와 같이, 제 1 개구(5)를 통해서 리세스(7)의 바닥면에 얇은 Pt막(16)을 스퍼터 또는 증착에 의해 형성한다. 다음에, 도 13에 나타내는 바와 같이, 애싱(ashing)으로 제 1 개구(5)의 개구폭을 약간 넓힌다.
다음에, 도 14에 나타내는 바와 같이, 개구폭을 넓힌 제 1 개구(5)를 통해서 리세스(7)의 바닥면에 도달하는 금속막(9)을 스퍼터 또는 증착에 의해 형성한다. 실시형태 1과 마찬가지로 레지스트(10)를 마스크로서 이용한 드라이 에칭에 의해 금속막(9)을 패터닝한다. 금속막(9)은 Pt막(16)과는 상이한 금속으로 이루어진다. 그 후, 레지스트(4) 및 슈링크재(8)를 제거한다.
다음에, 도 15에 나타내는 바와 같이, 열처리에 의해 반도체 기판(1)과 Pt막(16)을 반응시켜 Pt막(16)을 반도체 기판(1)에 침강시킨다. 게이트 전극(11)은, 반도체 기판(1)에 침강된 Pt막(16)과, Pt막(16)과는 상이한 금속으로 이루어지고 Pt막(16)보다도 폭이 넓고 Pt막(16) 위에 오버랩한 금속막(9)을 갖는다.
일반적으로 트랜지스터에서는 게이트 전극의 드레인측의 하단부에 전계가 집중된다. 이에 비해, 본 실시형태에서는, 전기장이 집중되기 쉬운 게이트 전극(11)의 하단부가 계단 형상으로 되어 있다. 이 때문에, 전기장 강도가 집중되는 개소를 분산할 수 있다. 따라서, 오프셋 게이트의 효과와 아울러 단채널 효과를 억제하여 고주파 특성이 향상된다.
또, 제 1 개구(5)를 통해서 Pt막(16)을 형성한 후, 애싱으로 개구폭을 넓힌 제 1 개구(5)를 통해서 금속막(9)을 형성하고, 열처리에 의해 Pt막(16)을 반도체 기판(1)에 침강시킨다. 이에 의해, 하단부가 계단 형상이 된 게이트 전극(11)을 용이하게 형성할 수 있다.
실시형태 4.
도 16 및 도 19는, 실시형태 4에 따른 반도체 장치의 제조 방법을 나타내는 단면도이다. 리세스(7)를 형성하기까지의 공정은 실시형태 1과 마찬가지이다. 다음에, 도 16에 나타내는 바와 같이, 슈링크재(8)를 레지스트(4)와 가교 반응시켜 슈링크재(8)가 리세스(7)의 바닥면에 도달하기까지 패턴 슈링크를 행한다.
다음에, 도 17에 나타내는 바와 같이, 레지스트(4) 및 슈링크재(8)를 마스크로서 이용하여 리세스(7)의 바닥면을 에칭하여, 제 1 개구(5)의 하방에 제 1 오목부(17a)를 형성하고, 제 2 개구(6)의 하방에 제 2 오목부(17b)를 형성한다. 여기에서, 슈링크재(8)가 리세스(7)의 바닥면에 도달하고 있기 때문에, 제 1 개구(5) 및 제 2 개구(6)의 부분만큼이 에칭된다. 그리고, 에칭 레이트는 패턴의 개구 치수에 의존하기 때문에, 제 1 오목부(17a)의 깊이는 제 2 오목부(17b)의 깊이보다 깊어진다.
다음에, 도 18에 나타내는 바와 같이, 스퍼터 또는 진공 증착에 의해 전체면에 금속막(9)을 형성한다. 금속막(9)은, 레지스트(4) 및 슈링크재(8)의 상면에 형성될뿐만 아니라, 각각 제 1 개구(5) 및 제 2 개구(6)를 통해서 제 1 오목부(17a) 및 제 2 오목부(17b)에 도달한다. 레지스트(12)를 마스크로서 이용한 드라이 에칭에 의해 금속막(9)을 패터닝한다. 그 후, 레지스트(4, 10) 및 슈링크재(8)를 제거한다. 이에 의해, 도 19에 나타내는 바와 같이, 제 1 개구(5)를 통해서 제 1 오목부(17a)에 T자형의 제 1 게이트 전극(11a)를 형성하고, 제 2 개구(6)를 통해서 제 2 오목부(17b)에 T자형의 제 2 게이트 전극(11b)를 형성한다. 한편, 리프트오프 프로세스로 제 1 게이트 전극(11a) 및 제 2 게이트 전극(11b)를 형성해도 된다.
상기와 같이 제 1 오목부(17a)와 제 2 오목부(17b)는 깊이가 상이하기 때문에, 제 1 오목부(17a)에 형성된 제 1 게이트 전극(11a)과, 제 2 오목부(17b)에 형성된 제 2 게이트 전극(11b)은 임계값이 상이하다. 따라서, 동일한 리세스 내에 상이한 임계값 전압을 가진 트랜지스터를 형성할 수 있다. 그리고, 실시형태 1과 마찬가지로 리세스(7) 내에서의 제 1 게이트 전극(11a) 및 제 2 게이트 전극(11b)의 위치가 불규칙해지는 경우가 없어지기 때문에, 제품의 수율이 향상된다. 또, 레지스트를 패터닝하는 공정수가 줄어, 제조 비용을 저감할 수 있다.
1: 반도체 기판, 2: 소스 전극, 3: 드레인 전극, 4: 레지스트, 5: 제 1 개구, 6: 제 2 개구, 6a, 6b, 6c: 복수의 개구, 7: 리세스, 8: 슈링크재, 9: 금속막, 11: 게이트 전극, 11a: 제 1 게이트 전극, 11b: 제 2 게이트 전극, 16: Pt막(금속 박막), 17a: 제 1 오목부, 17b: 제 2 오목부

Claims (6)

  1. 반도체 기판 위에 레지스트를 도포하고, 상기 레지스트에 제 1 개구와 상기 제 1 개구보다 폭이 좁은 제 2 개구를 형성하는 공정과,
    상기 레지스트를 마스크로서 이용해서 상기 반도체 기판을 웨트 에칭하여 상기 제 1 및 제 2 개구 아래에 연속된 1개의 리세스를 형성하는 공정과,
    상기 리세스를 형성한 후, 슈링크재(shrink material)를 상기 레지스트와 가교 반응시켜 상기 제 1 개구를 폐색시키지 않고 상기 제 2 개구를 폐색시키는 공정과,
    상기 제 2 개구를 폐색시킨 후, 상기 제 1 개구를 통해서 상기 리세스에 게이트 전극을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 반도체 기판 위에 소스 전극 및 드레인 전극을 형성하는 공정을 더 구비하고,
    상기 제 1 개구를 상기 소스 전극측에 형성하고, 상기 제 2 개구를 상기 드레인 전극측에 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 게이트 전극을 형성한 후에 상기 레지스트와 상기 슈링크재를 제거하는 공정을 더 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 개구는 서로 이간된 복수의 개구를 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 게이트 전극은, 상기 반도체 기판에 침강된 금속 박막과, 상기 금속 박막과는 상이한 금속으로 이루어지고 상기 금속 박막보다도 폭이 넓고 상기 금속 박막 위에 오버랩한 금속막을 갖고,
    상기 게이트 전극의 하단부가 계단 형상으로 되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 5 항에 있어서,
    상기 제 2 개구를 폐색시킨 후, 상기 제 1 개구를 통해서 상기 리세스의 바닥면에 상기 금속 박막을 형성하는 공정과,
    상기 금속 박막을 형성한 후에, 애싱(ashing)으로 상기 제 1 개구의 개구폭을 넓히는 공정과,
    개구폭을 넓힌 상기 제 1 개구를 통해서 상기 리세스의 바닥면에 도달하는 상기 금속막을 형성하는 공정과,
    열처리에 의해 상기 반도체 기판과 상기 금속 박막을 반응시켜 상기 금속 박막을 상기 반도체 기판에 침강시키는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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