JP6750455B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、半導体装置及びその製造方法に関する。
従来の半導体装置では、ゲート電極を保護する保護膜として一般的にSiN膜が用いられている(例えば、特許文献1参照)。また、ALD(Atomic Layer Deposition:原子層堆積)法により形成した酸化膜も用いられている(例えば、特許文献2参照)。
特開平5−335345号公報 特開2016−103646号公報
Takayuki Hisaka, et.al, "Degradation Mechanism of AlGaAs/InGaAs Power Pseudomorphic High-Electron-Mobility Transistors under Large-Signal Operation",Japanese Journal of Applied Physics, Vol. 47, No. 2, 2008, pp. 833-838
コストを低減するために、安価な非気密パッケージが使用されるようになり、半導体装置自体の耐湿性が要求されるようになってきた。しかし、従来の半導体装置を非気密パッケージに用いた場合、水分が浸入しゲート電極周辺の半導体が劣化するという問題がある(例えば、非特許文献1参照)。特に、高周波トランジスタにはT型ゲート電極又はリセス構造が採用され、それらの段差又はオーバーハング形状部に対して、プラズマCVDによって形成したSiO又はSiN膜はカバレッジが十分ではなく、水分の浸入を防ぐことが難しい。耐湿性を向上させるためにSiN膜を厚膜化すると、容量の増大による高周波特性の低下を招くという問題がある。
ALD法を用いれば、原子を一層づつ成膜することにより緻密化し、カバレッジを向上できる。しかし、ALD膜を保護膜として用いた場合、耐湿性を改善することができない。これは、半導体と保護膜との界面に水分が浸入し、半導体の劣化が生じるためと考えられる。
本発明は、上述のような課題を解決するためになされたもので、その目的は厚膜化しなくても耐湿性を向上することができる半導体装置及びその製造方法を得るものである。
本発明に係る半導体装置は、半導体基板と、前記半導体基板上に形成されたソース電極及びドレイン電極と、前記ソース電極と前記ドレイン電極の間において前記半導体基板上に形成されたゲート電極と、前記半導体基板及び前記ゲート電極上に形成されたSiN膜と、前記SiN膜上に形成された酸化膜とを備え、前記酸化膜は原子層が交互に積層された原子層堆積膜であり、第1及び第2のTaO膜の間に前記第1及び第2のTaO膜よりも誘電率が低い膜を挿入した積層膜であり、前記ソース電極及び前記ドレイン電極の前記ゲート電極に対向していない側面に隣接した部分でのみ前記半導体基板に直接形成されていることを特徴とする。
本発明では、半導体基板との界面が良好なSiN膜を形成し、その上にカバレッジが良好な原子層堆積膜を形成する。これにより、水分の浸入による半導体基板の表面の劣化を抑制できるため、厚膜化しなくても耐湿性を向上することができる。
本発明の実施の形態1に係る半導体装置を示す断面図である。 本発明の実施の形態1に係る半導体装置の製造工程を示す断面図である。 本発明の実施の形態1に係る半導体装置の製造工程を示す断面図である。 バイアス耐湿試験時のドレイン電流の変化を示す図である。 本発明の実施の形態2に係る半導体装置を示す断面図である。 本発明の実施の形態3に係る半導体装置を示す平面図である。 図6のI−IIに沿った断面図である。 本発明の実施の形態4に係る半導体装置を示す断面図である。 本発明の実施の形態5に係る半導体装置のゲート電極の周辺を示す断面図である。
本発明の実施の形態に係る半導体装置及びその製造方法について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態1.
図1は、本発明の実施の形態1に係る半導体装置を示す断面図である。この半導体装置は、MES−FET又はHEMTなどの電界効果トランジスタである。
GaAsなどの半導体基板1上にT字型のゲート電極2、ソース電極3及びドレイン電極4が形成されている。半導体基板1及びゲート電極2等の上にSiN膜5が形成されている。SiN膜5はプラズマCVDにより形成され、原子が集まって核ができ、核が合体して島状構造ができ、島状構造が合体して連続膜となったものである。SiN膜5は半導体基板1に直接的に接して両者の界面が形成されている。
SiN膜5上にTa膜6が形成されている。Ta膜6はALD(Atomic Layer Deposition:原子層堆積)法により形成され、原子層が交互に積層されたALD膜である。Ta膜6は、ZrO、HfO、Al、SiOでもよいし、Ta膜とSiO膜を交互に積層してもよい。
図2及び図3は、本発明の実施の形態1に係る半導体装置の製造工程を示す断面図である。まず、図2に示すように、半導体基板1上にゲート電極2、ソース電極3及びドレイン電極4を形成する。このプロセス工程後の半導体基板1の表面には、半導体の酸化膜及びプロセス工程の有機物の残差が付着している。そこで、プラズマCVD装置内でNプラズマ処理を行って半導体基板1の表面の有機物残差及び酸素を除去する。
次に、図3に示すように、Nプラズマ処理の直後に、プラズマCVD装置内でゲート電極2上にSiN膜5をプラズマCVD法により形成する。次に、SiN膜5上にTa膜6をALD法により形成することで図1に示す半導体装置が製造される。
図4は、バイアス耐湿試験時のドレイン電流の変化を示す図である。ゲート電極の保護膜がプラズマCVDにより形成したSiN膜単層の場合、及び、ALD法により形成したTa膜単層の場合には、ドレイン電流が減少する。一方、本実施の形態1の場合では、1000hr経過後もドレイン電流の減少は見られない。
以上説明したように本実施の形態では、半導体基板1との界面が良好なSiN膜5を形成し、その上にカバレッジが良好なALD膜を形成する。これにより、水分の浸入による半導体基板1の表面の劣化を抑制できるため、厚膜化しなくても耐湿性を向上することができる。
また、Nプラズマ処理を行って半導体基板1の表面の有機物残差及び酸素を除去した直後にゲート電極2上にSiN膜5をプラズマCVD法により形成する。これにより、半導体基板1とSiN膜5との界面の酸素はNプラズマ処理を行わない場合に比べて大幅に低減される。従って、半導体基板1の酸化反応が抑制される。その上にカバレッジが良好なALD膜を形成することで、厚膜化しなくても耐湿性を向上することができる。
実施の形態2.
図5は、本発明の実施の形態2に係る半導体装置を示す断面図である。本実施の形態では、半導体基板1及びゲート電極2等の上にTa膜6をALD法により形成する。転写工程とエッチング工程によりTa膜6の不要部分をエッチング除去する。半導体基板1にNプラズマ処理を行った直後に半導体基板1及びTa膜6の全面にSiN膜5をプラズマCVD法により形成する。SiN膜5は半導体基板1に直接的に接して両者の界面が形成されている。その他の構成は実施の形態1と同様である。
ALD膜であるTa膜6は緻密性が高くカバレッジが良好であるため、ゲート電極2のオーバーハング形状部においても表面からの水分浸入を抑制できる。また、Nプラズマ処理を行った直後にSiN膜5を形成することで、GaAs/SiN膜界面の劣化を抑制できる。従って、Ta膜6の外周部と半導体基板1との界面からの水分の浸入を抑制することができる。この結果、厚膜化しなくても耐湿性を向上することができる。
実施の形態3.
図6は、本発明の実施の形態3に係る半導体装置を示す平面図である。図7は図6のI−IIに沿った断面図である。本実施の形態では、転写工程とエッチング工程によりSiN膜5はTa膜6の外周部のみ残して不要部分をエッチング除去する。ドライエッチングを用いることで、ゲート電極2上のTa膜6を残しつつ、SiN膜5のみを選択的に除去することができる。その他の構成は実施の形態2と同様である。
これにより、実施の形態2と同様の効果を得ることができる。即ち、SiN膜5を半導体基板1及びTa膜6の少なくとも外周部に形成すれば、Ta膜6の外周部と半導体基板1との界面からの水分の浸入を抑制することができる。また、ゲート電極2周辺の余分なSiN膜5を除去することで、ゲート容量の増加を抑制できる。その結果、高い耐湿性と高い高周波性能を有する半導体装置を実現できる。
実施の形態4.
図8は、本発明の実施の形態4に係る半導体装置を示す断面図である。実施の形態1〜3ではTaなどの酸化膜を用いたが、本実施の形態ではALD法により形成したSiN膜7だけを保護膜として用いる。
続いて、本実施の形態に係る半導体装置の製造方法を説明する。まず、半導体基板1上にゲート電極2、ソース電極3及びドレイン電極4を形成する。次に、半導体基板1にNプラズマ処理を行った直後に半導体基板1及びゲート電極2等の上にSiN膜7をALD法により形成する。具体的には、プラズマ源でNHを励起して供給し、400℃程度の低温でSi層形成と窒化処理をレイヤー毎に行うことでSiN膜を成膜する。なお、SiN膜7の代わりにAlNなどの他の窒化膜を形成してもよい。
プラズマ処理により半導体基板1の表面の酸素を効果的に除去した直後に同じ装置内で連続的にSiN膜7をALD法により形成する。これにより、半導体基板1とSiN膜7との界面の酸素を低減できるため、界面からの水分の浸入を抑制することができる。また、ALD法により、T字型のゲート電極2などの段差又はオーバーハング形状があっても良好なカバレッジの膜が得られる。この結果、厚膜化しなくても耐湿性を向上することができる。
実施の形態5.
図9は、本発明の実施の形態5に係る半導体装置のゲート電極の周辺を示す断面図である。ゲート電極2は、TaO膜8,9の間にTaO膜8,9よりも誘電率が低いSiO膜10を挿入した積層膜で覆われている。これらの層はALD法により形成されている。また、ここでは3層構造の例を示すが、それ以上の多層膜としてもよい。その他の構成は実施の形態1〜3と同様である。
誘電率の低いSiO膜10を挿入することで、Ta膜単層とした場合よりも誘電率を低減することができる。特にゲート電極2の下部と半導体基板1との間の膜がゲート容量に強く影響するため、SiO膜10を挿入することでゲート容量を低減でき、高周波性能の低下を抑制することができる。
1 半導体基板、2 ゲート電極、5,7 SiN膜、6 Ta膜、8,9 TaO膜、10 SiO膜

Claims (1)

  1. 半導体基板と、
    前記半導体基板上に形成されたソース電極及びドレイン電極と、
    前記ソース電極と前記ドレイン電極の間において前記半導体基板上に形成されたゲート電極と、
    前記半導体基板及び前記ゲート電極上に形成されたSiN膜と、
    前記SiN膜上に形成された酸化膜とを備え、
    前記酸化膜は原子層が交互に積層された原子層堆積膜であり、第1及び第2のTaO膜の間に前記第1及び第2のTaO膜よりも誘電率が低い膜を挿入した積層膜であり、前記ソース電極及び前記ドレイン電極の前記ゲート電極に対向していない側面に隣接した部分でのみ前記半導体基板に直接形成されていることを特徴とする半導体装置。
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