TWI644349B - 半導體元件及其製造方法 - Google Patents

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Abstract

半導體元件之製造方法包含形成閘極介電層於基材上方。沉積功函數金屬層於閘極介電層上方。功函數金屬層具有第一厚度。對功函數金屬層進行預處理製程。預處理製程係從功函數金屬層之頂表面移除氧化層，以形成已處理之功函數金屬層，且已處理之功函數金屬層具有第二厚度。第二厚度係小於第一厚度。預處理製程完成之後，沉積另一金屬層於已處理之功函數金屬層上方。

Description

半導體元件及其製造方法
本揭露係關於一種半導體元件，特別係關於一種半導體元件之製造方法。
電子產業對於同時具有更小體積及更快運算速度與支援更多複雜且精密之功能的電子元件的需求不斷增加。藉此，半導體產業一直致力於生產低成本、高性能以及低耗電量的積體電路(integrated circuits,IC)。因此，藉由半導體積體電路之尺寸(例如：最小之特徵尺寸)的縮小可達到部分前述之目的，因而改善生產效率以及降低相關的製造成本。然而，尺寸的縮小會增加半導體製程的複雜度。因此，對於半導體積體電路以及元件之進步的要求也同樣被要求於半導體製程以及其製造技術。
舉例來說，金屬閘極電極以及高介電常數閘極介電質係逐漸取代習知的多晶矽閘極電極以及二氧化矽介電質，而前述挑戰的其中一者係為了找到具有適當之功函數值的金屬電極層。為了前述目的，具有各種功函數值之各種金屬電極層以及各種金屬電極層的組合(例如：接近導電帶 邊緣、接近價電帶邊緣或接近中間能隙)逐漸被調查以應用於各種的元件型式(例如：2維及/或3維N型/P型鰭式場效電晶體)。一般來說，不同的功函數調整技術逐漸得到越來越多的關注。然而，於至少一些習知的技術中，一給定金屬的有效功函數係被限制於缺乏足夠的調整手段(tuning knob)。一些習知的功函數調整方法僅調整金屬層的厚度。舉例來說，一較厚的金屬層有時會被用於克服功函數金屬負載效應。此外，於一些習知的技術中，不良的金屬層沉積可於金屬層中造成間隙或孔隙而影響元件的性能。
因此，習知的技術並未提供足夠的知識以滿足現今對於半導體元件及其製造方法的相關需求。
依據本揭露之一些實施方式，半導體元件之製造方法包含形成閘極介電層於基材上方。沉積功函數金屬層於閘極介電層上方。功函數金屬層具有第一厚度。對功函數金屬層進行預處理製程。預處理製程係從功函數金屬層之頂表面移除氧化層，以形成已處理之功函數金屬層，且已處理之功函數金屬層具有第二厚度，第二厚度係小於第一厚度。預處理製程完成之後，沉積另一金屬層於已處理之功函數金屬層上方。
依據本揭露之另一些實施方式，半導體元件之製造方法包含形成功函數金屬層於閘極介電層上方。功函數金屬層具有第一厚度。氧化功函數金屬層之表面層。於製程系 統之第一腔體中移除已氧化之表面層，以形成薄化功函數金屬層。薄化功函數金屬層具有第二厚度，第二厚度係小於第一厚度。當維持製程系統之真空條件時，於製程系統之第二腔體中沉積接續金屬層於薄化功函數金屬層上方。
依據本揭露之再一些實施方式，半導體元件包含基材。基材包含形成於其上之閘極堆疊。極堆疊包含閘極介電層、預處理功函數金屬層以及接續金屬層。閘極介電層位於基材上方。預處理功函數金屬層位於閘極介電層上方。預處理功函數金屬層包含至少一氯基前驅物處理層以及氟基前驅物處理層。接續金屬層位於預處理功函數金屬層上方。
100‧‧‧金屬氧化物半導體電晶體
102‧‧‧基材
104‧‧‧閘極堆疊
106‧‧‧閘極介電質
108‧‧‧閘極電極
110‧‧‧源極區域
112‧‧‧汲極區域
114‧‧‧通道區域
150‧‧‧電晶體元件
152‧‧‧基材
154‧‧‧鰭片元件
155‧‧‧源極區域
156‧‧‧絕緣區域
157‧‧‧汲極區域
158‧‧‧閘極結構
160‧‧‧界面層
162‧‧‧閘極介電層
164‧‧‧金屬層
200‧‧‧方法
202~210‧‧‧步驟
500‧‧‧系統
502、504‧‧‧晶圓載入/載出腔體
506‧‧‧晶圓處理腔體
1-6‧‧‧製程腔體
AA’‧‧‧線段
第1A圖繪示依據本揭露之一些實施方式之金屬氧化物半導體(Metal Oxide Semiconductor,MOS)電晶體的剖視圖。
第1B圖繪示依據本揭露之一些實施方式之鰭式場效電晶體(Fin Field-Effect Transistor,FinFET)元件的立體視圖。
第2圖繪示依據本揭露之一些實施方式藉由預沉積處理之功函數層之方法的流程圖。
第3圖繪示第2圖中之結構無進行預沉積處理方法之元件的穿透式電子顯微鏡(transmission electron microscope,TEM)影像圖的剖視圖。
第4圖繪示第2圖中之結構經由預沉積處理方法之元件的穿透式電子顯微鏡影像圖的剖視圖。
第5圖繪示依據本揭露之一些實施方式之例示性多腔體製程系統之上視圖。
以下的說明將提供許多不同的實施方式或實施例來實施本揭露的主題。元件或排列的具體範例將在以下討論以簡化本揭露。當然，這些描述僅為部分範例且本揭露並不以此為限。例如，將第一特徵形成在第二特徵上或上方，此一敘述不但包含第一特徵與第二特徵直接接觸的實施方式，也包含其他特徵形成在第一特徵與第二特徵之間，且在此情形下第一特徵與第二特徵不會直接接觸的實施方式。此外，本揭露可能會在不同的範例中重複標號或文字。重複的目的是為了簡化及明確敘述，而非界定所討論之不同實施方式及配置間的關係。
此外，空間相對用語如「下面」、「下方」、「低於」、「上面」、「上方」及其他類似的用語，在此是為了方便描述圖中的一個元件或特徵與另一個元件或特徵的關係。空間相對用語除了涵蓋圖中所描繪的方位外，該用語更涵蓋裝置在使用或操作時的其他方位。也就是說，當該裝置的方位與圖式不同(旋轉90度或在其他方位)時，在本文中所使用的空間相對用語同樣可相應地進行解釋。
應注意的是，本揭露之實施方式係以閘極堆疊的形式以及其相關結構來表示形成方法，但本揭露之實施方 式也可應用於其他任何形式的元件結構。舉例來說，本揭露之實施方式可用來形成閘極堆疊。此閘極堆疊適用於平面塊狀金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field-effect transistor,MOSFET)、平面或垂直之多重閘極電晶體，例如：鰭式場效電晶體(Fin Field-Effect Transistor,FinFET)元件、環繞式閘極(gate-all-around,GAA)元件、Ω型閘極(Omega-gate)元件、Π型閘極(Pi-gate)元件、應變半導體(strained-semiconductor)元件、絕緣層覆矽(silicon-on-insulator,SOI)元件、部分空乏絕緣層覆矽(partially-depleted SOI)元件、全空乏絕緣層覆矽(fully-depleted SOI)元件或其他本領域具有通常知識者所習知的元件。此外，本揭露之實施方式可應用於P型及/或N型元件。在此技術領域中具有通常知識者應瞭解，為了達到相同之目的及/或本案所提及之實施方式之相同的優點，其可輕易利用本案為基礎，進一步設計或修飾其他製程及結構。舉例來說，本案所提及之實施方式也可應用於接觸、導孔或內連接等結構。
請參照第1A圖。如圖所示，本揭露之實施方式僅以一個元件形式為實施例，而此元件形式包含金屬氧化物半導體(metal-oxide-semiconductor,MOS)電晶體100。應理解到，本實施方式之金屬氧化物半導體電晶體100僅為例示而不作為限制本揭露之元件，本領域所屬技術人員可同樣應用本揭露之實施方式於其他不同的元件型式上，例如前 述所提及之元件型式。金屬氧化物半導體電晶體100係設置於基材102上，且包含閘極堆疊104。基材102可為半導體基材，例如：矽基材。基材102可包含不同的層狀結構。此些層狀結構包含形成於基材102上之導電層或絕緣層。依據本領域所屬技術人員所習知的設計需求，基材102可包含不同的摻雜配置。基材102可包含其他的半導體，例如：鍺(germanium)、碳矽化物(silicon carbide,SiC)、矽鍺化物(silicon germanium,SiGe)或金剛石(diamond)。可選地，基材102可包含半導體化合物及/或半導體合金。進一步來說，基材102可包含磊晶層(epitaxial layer)。基材102可產生應變以提高元件性能。此外，基材102可包含絕緣層覆矽結構及/或基材102可具有其他可提高元件性能的適當特徵。
閘極堆疊104可包含閘極介電質106以及位於閘極介電質106上之閘極電極108。於一些實施方式中，閘極介電質106可包含界面層(例如：矽氧化物(silicon oxide layer,SiO2)層或矽氧氮化物(silicon oxynitride,SiON)層)。此界面層可藉由化學氧化(chemical oxidation)製程、熱氧化製程(thermal oxidation)、原子層沉積(atomic layer deposition,ALD)製程、化學氣相沉積(chemical vapor deposition,CVD)製程及/或其他適當之製程來形成。於一些實施例中，閘極介電質106可包含高介電常數介電層(例如：鉿氧化物(hafnium oxide,HfO2))。可選地，高介電常數介電層可包含其他高介電常數之介電質，例如： 鈦氧化物(TiO2)、鉿鋯氧化物(HfZrO)、鉭氧化物(Ta2O3)、鉿矽氧化物(HfSiO4)、鋯氧化物(ZrO2)、鋯矽氧化物(ZrSiO2)、鑭氧化物(LaO)、鋁氧化物(AlO)、鋯氧化物(ZrO)、鈦氧化物(TiO)、氧化物(Ta2O5)、氧化物(Y2O3)、鍶鈦氧化物(SrTiO3,STO)、鋇鈦氧化物(BaTiO3,BTO)、鋇鋯氧化物(BaZrO)、鉿鋯氧化物(HfZrO)、鉿鑭氧化物(HfLaO)、鉿矽氧化物(HfSiO)、鑭矽氧化物(LaSiO)、鋁矽氧化物(AlSiO)、鉿鉭氧化物(HfTaO)、鉿鈦氧化物(HfTiO)、鈦酸鍶鋇(Barium Strontium Titanate,(Ba,Sr)TiO3,BST)、鋁氧化物(Al2O3)、氮矽化物(Si3N4)、矽氧化物(oxynitrides,SiON)、前述物質之任意組合或其他適當之材料。本實施方式之高介電常數閘極介電質可包含具有高介電常數之介電材料，例如：介電常數大於熱矽氧化物(thermal silicon oxide)之介電常數(例如：約3.9)的介電材料。於一些其他實施方式中，閘極介電質106可包含二氧化矽或其他適當的材料。閘極介電質106的形成方法可包含，但不限於，原子層沉積(atomic layer deposition,ALD)製程、物理氣相沉積(physical vapor deposition,PVD)製程、氧化(oxidation)製程及/或其他適當的方法。於一些實施方式中，閘極電極108可為在先閘極(gate first)製程或後閘極(gate last)製程(例如：取代閘極)中所沉積之一部位。於一些實施方式中，閘極電極108可包含導電層。此導電層之材質可包含鎢(W)、氮鈦化物(TiN)、氮鉭化物(TaN)、氮鎢化物(WN)、錸(Re)、銥(Ir)、 釕((Ru)、鉬(Mo)、鋁(Al)、銅(Cu)、鈷(Co)、鎳(Ni)、前述材質之任意組合及/或其他適當的合成物。於一些實施例中，閘極電極108可包含作為N型半導體之第一金屬材料以及作為P型半導體之第二金屬材料。因此，金屬氧化物半導體電晶體100可包含雙重功函數金屬閘極結構。舉例來說，第一金屬材料(例如：N型半導體元件)可包含具有實質上對準於基材之傳導帶之功函數的金屬或具有實質上至少對準於金屬氧化物半導體電晶體100之通道區域114之傳導帶之功函數的金屬。相同地，第二金屬材料(例如：P型半導體元件)可包含具有實質上對準於基材之價電帶之功函數的金屬或具有實質上至少對準於金屬氧化物半導體電晶體100之通道區域114之價電帶之功函數的金屬。因此，閘極電極108可提供金屬氧化物半導體電晶體100之閘極電極，此金屬氧化物半導體電晶體100可包含N型半導體元件以及P型半導體元件。於一些實施方式中，閘極電極108可替換為或附加多晶矽層，但本揭露不以此為限。於一些實施例中，閘極電極108的形成方法可包含物理氣相沉積製程(physical vapor deposition,PVD)、化學氣相沉積製程(cheminal vapor deposition,CVD)、電子束汽化(electron beam(e-beam)evaporation)製程及/或其他適當的製程。於一些實施方式中，側間隙壁係形成於閘極堆疊104之側壁上。此側間隙壁可包含介電材料，例如：矽氧化物(silicon oxide)、矽氮化物(silicon nitride)、碳矽化物(silicon carbide)、矽氧氮化物(silicon oxynitride)或上 述材料之任意組合。
金屬氧化物半導體電晶體100可進一步包含源極區域110以及汲極區域112。源極區域110及汲極區域112係形成於半導體基材102中，且相鄰於閘極堆疊104的兩側。於一些實施方式中，源極區域110及汲極區域112包含擴散源極/汲極區域、離子植入源極/汲極區域、磊晶成長區域或上述區域之任意組合。金屬氧化物半導體電晶體100之通道區域114係定義為一區域，此區域係位於源極區域110與汲極區域112之間，位於閘極介電質106下方，且位於半導體基材102中。通道區域114具有與其相關的一通道長度L以及一通道寬度W。當金屬氧化物半導體電晶體100應用於閘極電極108之偏壓大於臨界電壓(threshold voltage,Vt)，亦即起始電壓，且同時伴隨應用偏壓於源極區域110與汲極區域112之間，則電流(如：電晶體驅動電流)會藉由通道區域114而流經源極區域110與汲極區域112之間。依據所給定之偏壓(例如：應用於閘極電極108或應用於源極區域110與汲極區域112之間的偏壓)而得到之驅動電流的量係為用以形成通道區域114之材料之遷移率的函數。於一些實施例中，通道區域114包含矽及/或高遷移率材料(例如：鍺(germanium))以及本領域中具有通常知識者所知的任何半導體化合物或半導體合金。高遷移率材料包含具有電子及/或電洞遷移率大於矽之材料。此外，於室溫(300K)時，此高遷移率材料的本質電子遷移率約為1350cm2/V-s，而電洞遷移率約為480cm2/V-s。
請參照第1B圖。如圖所示，本揭露之實施方式包含可替換之元件形式，如：鰭式場效電晶體元件150，為實施例。藉由此實施例，鰭式場效電晶體元件150可包含一或多個鰭片基礎及多重閘極場效電晶體。鰭式場效電晶體元件150包含基材152、延伸自基材152之至少一鰭片元件154、絕緣區域156以及位於鰭片元件154上及周圍之閘極結構158。基材152可為半導體基材，例如：矽基材。於一些實施方式中，基材152實質上可相同於前述之基材102。
鰭片元件154(實質上相似於基材152)可包含矽或其他元素半導體，例如：鍺(germanium)；半導體化合物，此半導體化合物包含碳矽化物(silicon carbide)、砷鎵化物(gallium arsenide)、磷鎵化物(gallium phosphide)、磷銦化物(indium phosphide)、砷銦化物(indium arsenide)及/或銻銦化物(indium antimonide)；半導體合金，此半導體合金包含矽鍺化物(SiGe)、磷砷鎵化物(GaAsP)、砷銦鋁化物(AlInAs)、砷鎵鋁化物(AlGaAs)、砷鎵銦化物(InGaAs)、磷銦鎵化物(GaInP)及/或磷砷銦鎵化物(GaInAsP)；或前述材料之任意組合。鰭片元件154的形成方法可利用適當之製程，包含光蝕刻(photolithography)製程以及蝕刻(etch)製程。光蝕刻製程的步驟可包含形成覆蓋於基材(例如：矽層)上之光阻層、將光阻層對一圖案進行曝光製程、進行曝光後烘烤(post-exposure bake)製程以及對光阻層進行顯影(developing)製程以形成包含光阻層之遮罩元件。於一些 實施方式中，藉由電子束微影製程來圖案化光阻層以形成遮罩元件。接著，當藉由蝕刻製程而於矽層中形成凹槽時，遮罩元件可用來保護基材之區域，因而形成延伸自基材152之鰭片元件154。凹槽可藉由蝕刻的方式來形成，例如：乾蝕刻製程(如：化學氧化物移除製程)、濕蝕刻製程及/或其他適當的製程。此外，其他可在基材152上形成鰭片元件154之實施方式也可被使用。
鰭片元件154也包含源極區域155以及汲極區域157。源極區域155以及汲極區域157係形成於鰭片元件154中、上及/或周圍。源極區域155以及汲極區域157可磊晶成長於鰭片元件154上方。此外，電晶體之通道區域係位於鰭片元件154中、位於閘極結構158下方並沿著一平面，且此平面實質上平行於第1B圖中線段AA’所定義之平面。於一些實施例中，鰭片元件154之通道區域可包含前述之高遷移率材料。
絕緣區域156可為淺溝槽隔離(shallow trench isolation,STI)特徵。可選地，場氧化物、局部矽氧化(Local Oxidation of Silicon,LOCOS)特徵及/或其他適當的絕緣特徵可於基材152上及/或中來進行。絕緣區域156的組成材料可包含矽氧化物(silicon oxide)、矽氮化物(silicon nitride)、矽氧氮化物(silicon oxynitride)、磷矽玻璃(fluorine-doped silicate glass,FSG)、低介電常數材料(low-k dielectric)、前述材料之任意組合及/或其他本領域具有通常知識者所習知的材料。於一些實施方式中， 絕緣結構係淺溝槽隔離特徵。此外，絕緣結構係藉由在基材152中蝕刻出溝槽所形成的。接著，將絕緣材料填充於溝槽。接著，對前述結構進行化學機械研磨(chemical mechanical polishing,CMP)製程，但本揭露不以前述實施方式為限。於一些實施方式中，絕緣區域156可包含多層結構，例如：一或多個襯墊層。
閘極結構158包含閘極堆疊。閘極堆疊具有形成於鰭片元件154之通道區域上方的界面層160、形成於界面層160上方的閘極介電層162以及形成於閘極介電層162上方的金屬層164。於一些實施方式中，界面層160實質上相同於前述之閘極介電質106之一部位的界面層。於一些實施方式中，閘極介電層162實質上相同於閘極介電質106。此外，閘極介電層162所包含之材料實質上相同於閘極介電質106中所使用之高介電常數材料。相同地，於一些實施方式中，金屬層164實質上相同於前述之閘極電極108。於一些實施方式中，側間隙壁係形成於閘極結構158之側壁上。側間隙壁包含介電材料，例如：矽氧化物(silicon oxide)、矽氮化物(silicon nitride)、碳矽化物(silicon carbide)、矽氧氮化物(silicon oxynitride)或前述材料之任意組合。
本揭露之實施方式相較於習知技術可具有優點。然而，應理解到，其他實施方式可具有相較於習知技術的其他優點，而並非所有的優點於本揭露被討論到，且對於所有的實施例來說可不具有特定的優點。舉例來說，本揭露之實施方式中包含之方法以及結構(例如：功函數層)所涉及 之預沉積處理製程，可在後續之原子層沉積製程(例如：後續之原子層金屬層沉積製程)進行之前降低功函數層的厚度，而本揭露之實施方式的結構因而被形成。於一些實施方式中，預沉積處理製程(預處理製程)以及後續之原子層沉積製程可連續進行且可為原位(in-situ)製程。於一些實施方式中，預沉積處理製程(預處理製程)以及後續之原子層沉積製程可不連續進行且可不為原位製程。本揭露之「原位」係用來表示元件或基材維持在一製程系統(例如：此製程系統包含一晶圓載入/載出腔體(load lock chamber)、晶圓傳送腔體(transfer chamber)、製程腔體(processing chamber)或任何其他流通式耦接腔體(fluidly coupled chamber))中來進行的製程，而舉例來說，此製程系統可讓基材維持在真空條件下。本揭露之「原位」一般也可用來稱為元件或基材在製程過程中未暴露於外部環境的製程(例如：未暴露於相對於製程系統的外部)。此外，本揭露之實施方式係主要可藉由N型電晶體來實施，而可理解的是本揭露之實施方式可同樣被應用於P型電晶體。本技術領域中具有通常知識者可容易地依據本揭露而得到如同下述對應於N型元件的實施方式，但本揭露不以此元件形式為限。
本揭露之至少一些實施方式係涉及功函數調整，此功函數調整係利用10奈米或7奈米製程技術來製造元件。然而，可理解的是在不背離本揭露之精神及範圍下，本揭露之實施方式可同樣應用於其他製程技術。此外，本揭露之實施方式可同時利用於改善間隙填充影響(gap fill impact)(例如：藉由原子層沉積製程來改善間隙填充影響)。本揭露之「間隙填充影響」可用來形填充容閘極金屬的困難(例如：於取代金屬閘極製程)。於一些製造過程中，不良的金屬閘極沉積可於金屬閘極中造成間隙或孔隙而降低元件的性能。於本揭露之實施方式中，金屬閘極層之沉積所使用之原子層沉積製程可提供高品質，且此共形的金屬閘極層可實質上無孔隙，因而可有效地減輕關於間隙填充影響的問題。此外，在至少一些製程中(例如：一些10奈米或7奈米製程)，有效的功函數係限制於缺乏足夠的調整手段(tuning knob)。因此，有效的功函數調整手段可加強元件的性能，例如，此手段進步於層狀結構之厚度調整中習知的功函數調整方法。舉例來說，在至少一些製程中(例如：採用原子層沉積製程的閘極堆疊沉積)，可藉由進行更多的原子層沉積製程循環來達到功函數調整，以降低金屬表面的負載效應(loading effect)。
如上所述，本揭露之實施方式係涉及預沉積處理製程(例如：對於功函數層之預沉積處理製程)、接續之原子層沉積製程以及後續所形成之結構物。本揭露之「預沉積處理」也可互換於「預處理」、「預沉積浸潤」或「預浸潤」。因此，本揭露之不同的實施方式可藉由氯基及/或氟基金屬前驅物預浸潤製程或預處理製程來進行氧化物表面的清洗(例如：清洗功函數層，而原子層沉積金屬膜之後會沉積於此功函數層上)。藉由預浸潤/預處理製程，接續所沉積之原子層沉積金屬膜的功函數不會取決於位於底層之基材的表 面變化或品質(例如：位於底層且具有氧化層之功函數層)，而此基材會降低原子層沉積金屬膜的成長率(以及降低原子層沉積金屬膜的厚度)。因此，前述之預浸潤/預處理製程可改善元件閾值電壓(threshold voltage,Vt)。因此，本揭露之至少一些實施方式藉由氯基及/或氟基金屬前驅物預浸潤製程以處理功函數設定層(例如：N型功函數層)而可包含改善之元件閾值電壓。前述之製程進行於沉積適當之另一金屬層(例如：另一功函數層、阻障層、覆蓋層或其他適當之另一金屬層)之前。此外，舉例來說，前述之製程可共同/接續(例如：原位)進行於集束型設備(cluster tool)(例如：複數個腔體集束在一起的原子層沉積集束型設備)的製程系統中。於一些實施方式中，在沉積另一金屬層之後，單獨進行的異位(ex-situ)預處理(例如：對功函數層進行異位預處理)也可提供一些優點(例如：改善閾值電壓)。
如下所述，本揭露之氯基及/或氟基金屬前驅物預處理製程不僅可用來清洗表面氧化層(例如：位於底層之功函數金屬層)，且於本揭露之一些實施方式中可進一步於沉積另一金屬層之前，利用預處理製程以降低位於底層之功函數金屬層的厚度，進而改善閾值電壓。舉例來說，於一些實施方式中，功函數層之功函數值可取決於功函數層之厚度。因此，功函數層之厚度的降低可改變功函數層之功函數值，因而改變(改善)閾值電壓的值。應注意的是，本揭露之「厚度的降低」可用來形容一金屬層(具有第一總厚度，其中第一層厚度係小於第一總厚度)中之第一層(具有第一層 厚度)被氧化後，氧化之第一層被移除(例如，藉由本揭露之預處理製程來移除)，進而使得金屬層具有小於第一總厚度之第二總厚度(移除氧化之第一層之後)。
換句話說，基於藉由氯基及/或氟基金屬前驅物預浸潤製程以清洗原子層沉積金屬膜表面之氧化物所達到的無氧化物的結構，則接續之原子層沉積金屬膜的功函數可不取決於不同的基材而降低其厚度成長率，且也可得到改善的閾值電壓。藉由同時採用氯基/氟基金屬前驅物預浸潤製程以及N型金屬功函數層集束型腔體，因而閾值電壓可被改善。
請參照第2圖。第2圖繪示依據一些實施方式所進行之預沉積處理(例如：對功函數層進行預沉積處理)的方法200，例如，於接續之原子層沉積製程之前以降低功函數層的厚度。方法200可於單閘極平面元件上來進行，例如，前述第1A圖之中之例示性金屬氧化物半導體電晶體100。此外，方法200可於多閘極平面元件上來進行，例如，前述第1B圖之實施例中所示之鰭式場效電晶體元件150。因此，參照前述之金屬氧化物半導體電晶體100及/或鰭式場效電晶體元件150的一或多個實施例可應用於方法200。於一些的實施方式中，方法200可於其他元件上來進行，例如，環繞式閘極(gate-all-around,GAA)元件、Ω型閘極(Omega-gate)元件或Π型閘極(Pi-gate)元件。此外，方法200也可於絕緣層覆矽(silicon-on-insulator,SOI)元件、部分空乏絕緣層覆矽(partially-depleted SOI)元件、 全空乏絕緣層覆矽(fully-depleted SOI)元件或其他本領域具有通常知識者所習知的元件上來進行。
應理解的是，方法200的部分步驟及/或參照方法200之任何例示性電晶體元件可藉由習知的互補式金屬氧化物半導體(Complementary Metal Oxide Semiconductor,CMOS)製程技術流程來製造，因而於本揭露中簡略一些製程。進一步來說，應理解的是，本揭露之例示性電晶體元件可包含其他不同的元件及特徵，例如，附加之電晶體(additional transistor)、雙極性接面電晶體(bipolar junction transistor)、電阻、電容、二極體、熔線等元件及特徵。此外，為了更理解本揭露之發明實施例，此些元件及特徵可被簡略。進一步來說，於一些實施方式中，本揭露例示性電晶體元件可包含複數個半導體元件(例如，電晶體)，且此些半導體元件可為內連接的。此外，於一些實施方式中，本揭露之不同的實施例可應用於後閘極製程或先閘極製程。
此外，於一些實施方式中，本揭露之例示性電晶體元件可包含於中間製造階段下的元件，且可被製造於部分或全部積體電路的製程中。此些例示性電晶體元件可包含靜態隨機存取記憶體(static random access memory,SRAM)及/或其他邏輯電路、被動元件(例如：電阻、電容以及電感)、主動元件(例如：P通道場效電晶體(P-channel field-effect transistors,PFET)、N通道場效電晶體(N-channel FET,NFET)、金屬氧化物半導體場效電晶體 (metal-oxide-semiconductor field-effect transistors,MOSFET)、互補式金屬氧化物半導體(complementary metal-oxide-semiconductor,CMOS)電晶體、二極(bipolar)電晶體、高電壓(high voltage)電晶體、高頻率(high frequency)電晶體、其他記憶元件及/或前述元件之任意組合)。
首先，參照方法200。依據一些實施方式，方法200提供進行預沉積處理(例如：對功函數層進行預沉積處理)的一般製造流程，舉例來說，藉由於接續之原子層沉積製程進行之前降低功函數層的厚度。依據本揭露之一些實施方式之製程以及相關例示性結構的細節可參照第3及4圖所示之實施例。方法200開始於步驟202，其中界面層係形成於基材102上方，而所形成之界面層實質上相似於前述閘極介電質106之部分的界面層。接著，於方法200之步驟204中，高介電常數介電層係形成於界面層上，其中高介電常數介電層可實質上相似於前述閘極介電質106之部分的高介電常數介電層。於一些實施方式中，高介電常數覆蓋層可形成於高介電常數介電層上方。
於高介電常數介電層形成之後，接著，於方法200之步驟206中，功函數金屬係沉積於高介電常數介電層上方。於一些實施方式中，功函數金屬可為前述第1A圖中閘極電極108的部位。可選地，於一些實施方式中，功函數金屬可為前述第1B圖中金屬層164的部位。本揭露之「功函數金屬」可用來形容一層狀結構，而此層狀結構可設定閘極 電極108之功函數的值。於一些實施方式中，功函數金屬可包含氮鈦化物(TiN)、氮鉭化物(TaN)、碳鋁鈦化物(TiAlC)、鈦鋁化物(TiAl)、氮矽鈦化物(TiSiN)、矽鉭化物(TaSi)、氮鋁鈦化物(TiAlN)、上述材料之任意組合或其他適當的金屬。因此，於一些實施方式中，沉積於高介電常數介電層上方之功函數金屬可包含複數個層狀結構，此些層狀結構配置以設定閘極電極108之功函數的值。於一些實施中，功函數金屬可藉由原子層沉積製程來形成。於此實施例中，功函數金屬可藉由原子層沉積製程而於溫度範圍為約200℃至約600℃來沉積。於一些實施方式中，功函數金屬可藉由物理氣相沉積(physical vapor deposition,PVD)製程、化學氣相沉積(cheminal vapor deposition,CVD)製程、電子束汽化(electron beam(e-beam)evaporation)製程及/或其他適當的製程而選擇性地來形成。於一些實施方式中，所沉積之功函數金屬(藉由原子層沉積製程所沉積)的表面可被氧化(例如：於功函數金屬沉積之後而暴露於外部環境而被氧化)，而於功函數金屬層上形成原子層沉積金屬氧化物表面。
於至少一些製程中，功函數金屬之氧化物(原子層沉積金屬氧化物表面的結構)可在接續沉積於氧化之功函數金屬上的金屬層造成負載效應(loading effect)。由於氧化之功函數金屬，本揭露之「負載效應」係用來形容沉積於氧化之功函數金屬上之金屬層之多餘的特徵/性質轉變。在接續之金屬層沉積之前，本揭露之實施方式之功函數金屬 之氧化層的移除(或實質上移除)可使得在沉積接續金屬層之前於設計上的特徵/性質可因而被保留。於一些實施方式中，由於功函數金屬之氧化層的移除，則在另一金屬層被沉積之前，可藉由預處理製程來降低位於底層之功函數金屬層的厚度。
接著，於方法200之步驟208中，藉由功函數金屬之預處理製程可降低功函數金屬的厚度。於步驟208之一實施方式中，在位於功函數金屬上方沉積接續金屬膜之前，原子層沉積金屬氧化物表面(例如：功函數金屬之氧化層)可藉由預處理製程來移除，此預處理製程包含氯基或氟基金屬前驅物以處理原子層沉積金屬氧化物表面，並降低功函數金屬的厚度。於一些實施方式中，氯基或氟基金屬前驅物包含氯鈦化物(TiClx)、氯鉭化物(TaClx)、氟鈦化物(TiFx)、氯氟氫化物(HfClx)、氟鎢化物(WFx)或氯鎢化物(WClx)，其中x實質上介於1與6之間。於一些實施方式中，預處理製程以及後續所沉積之金屬膜的進行可為原位製程。舉例來說，於製程系統中進行，例如，於原子層沉積之集束型設備中來進行製程，但本揭露不以此為限。於此實施例中，在預處理製程中，氯基或氟基金屬前驅物可被導入製程系統之製程腔體中(例如：此製程腔體可放置具有原子層沉積金屬氧化物表面的基材)。舉例來說，預處理製程的溫度範圍為從約300℃至約1000℃，且預處理製程的流速範圍為從約100sccm至約8000sccm。於一些實施方式中，預處理製程的條件(例如：包含氯基或氟基金屬前驅物、預處理溫度 以及氯基或氟基金屬前驅物的流速的選擇)係被選擇而使得可於氯基或氟基金屬前驅物與原子層沉積金屬氧化物表面之間產生熱化學反應，而由於預處理製程的結果可使得功函數金屬的氧化層被移除或清除，因而造成未氧化且乾淨的功函數金屬表面。此外，於一些實施方式中，由於預處理製程的結果，功函數金屬(或藉由預處理製程所處理之其他金屬)的厚度可被降低。於一些實施方式中，在沉積另一金屬層之後，單獨進行的異位(ex-situ)預處理(例如：功函數層)，也可提供一些優點(例如：改善閾值電壓)。
於預處理製程之後，接著，於方法200之步驟210中，另一(接續之)金屬層係沉積於預處理之或薄化功函數金屬層上方。於一些實施方式中，另一金屬層可包含N型金屬層(例如：碳鋁鈦化物(TiAlC))，此N型金屬層可藉由原子層沉積製程來沉積。於一些實施方式中，氮鈦化物(TiN)層可選擇性的沉積於N型金屬層上方，而此氮鈦化物層也可藉由原子層沉積製程來沉積。此外，於一些實施例中，此氮鈦化物層可接續的或原位的沉積於N型金屬層沉積完成以後。藉由此實施例且於一些實施方式中，另一金屬層(以及之後可選擇性來沉積之氮鈦化物層)也可為前述於第1A圖中閘極電極108的部位。可選地，於一些實施方式中，另一金屬層也可為前述第1B圖中金屬層164的部位。此外，於一些實施方式中，沉積於預處理功函數層上方之另一金屬層可包含一或多個其他層狀結構(例如：前述所提及之層狀結構)。於一些實施方式中，沉積於預處理功函數層上方之 另一金屬層以及任何其他層狀結構也可用來設定閘極電極108之功函數的值。值得注意的是，於預處理製程中，因為功函數金屬的氧化層如同前述可被清理/移除，所以另一金屬層可沉積於無氧化物或乾淨的功函數金屬表面上。因此，當另一金屬層不承受負載效應(由於氧化層所造成的負載效應)時，所沉積之另一金屬層於設計上的特徵/特性可被保持。進一步來說，本揭露之實施方式之元件(例如：金屬氧化物半導體電晶體100)可具有改善的閾值電壓以及改善的元件可靠度。此外，如上所述，預處理製程也可降低功函數金屬(或藉由預處理製程所處理之其他金屬)的厚度。換句話說，藉由本揭露前述之預處理製程，功函數層的厚度可被降低，而當利用實質上相同次數的原子層沉積製程成長循環來沉積N型金屬層時，接續所沉積之N型金屬層可為較薄(例如：較薄於未預處理之功函數層之上所沉積之N型金屬層)。一般來說，藉由本揭露前述之預處理製程，功函數層的厚度可被降低，並可改變功函數層之功函數的值，且因而使得閾值電壓的值可被改變(改善)。
依據方法200所製造的元件(例如：金屬氧化物半導體電晶體100)可經歷進一步的製程以形成本技術領域中具有通常知識者所習知的不同特徵以及區域。舉例來說，接續的製程可包含，於基材的元件上形成不同的接觸/導孔/導線以及多層內連接特徵(例如：金屬層以及內層介電質)，並配置以連接不同的特徵以形成包含一或多個元件(例如：一或多個金屬氧化物半導體電晶體100)之功能的電路。於 進一步的實施例中，多層內連接可包含例如導孔或接觸之垂直內連接以及包含例如金屬導線的水平內連接。不同的內連接特徵可採用不同的導電材料，例如，銅、鎢及/或矽。於一實施例中，藉由鑲嵌及/或雙鑲嵌製程可形成銅相關的多層內連接結構。此外，附加的製程步驟可於方法200之前、方法200之中以及方法200之後來進行，且前述之一些製程步驟依據方法200之不同的實施方式可被取代或省略。於進一步之實施例中，於不同之實施方式中，方法200可應用於閘極堆疊的形成，而此閘極堆疊可應用於N型超低閾值電壓(N-type ultra-low threshold voltage,N-uLVT)元件或可用於N型標準閾值電壓(N-type standard threshold voltage,N-SVT)元件等元件。
請參照第3及4圖。第3及4圖分別繪示依據本揭露之一些實施方式之穿透式電子顯微鏡(transmission electron microscope,TEM)影像的剖視圖，其中第3圖之元件未進行預處理製程，第4圖之元件經過預處理製程。應注意的是，第3及4圖繪示層狀堆疊之例示性結構(例如：金屬閘極堆疊)。此些例示性結構僅提供用以簡化而便於參考，且並不用以限制本發明實施例。於本揭露中不同的結構可包含(於單閘極堆疊中)一或多個功函數層、一或多個阻障層、一或多個覆蓋層、一或多個金屬填充層、一或多個多晶矽層、一或多個矽化物層、一或多個摻雜層、或適當的層狀結構，此層狀結構包含及/或本揭露未提及之其他層狀結構，且可於現有之技術或應用中被配置成必要或設計上的結 構。此外，於一些實施方式中，本揭露之預處理製程以及接續金屬層的沉積製程可於閘極堆疊中重複多次的進行。於一些實施例中，於沉積接續金屬層之前，預處理製程可重複多次的處理特定的金屬層(例如：特定的功函數金屬層)。
詳細來說，應注意的是，電晶體閾值電壓(transistor threshold voltage,Vt)以及平帶電壓(flatband voltage,Vfb)通常可表示為：
其中電晶體閾值電壓可被平帶電壓的變化所影響，而平帶電壓取決於金屬與半導體的功函數差(φms)。
首先，請先參照第3圖之例示性結構。第3圖繪示包含碳鋁鈦化物(TiAlC)層以及氮鉭化物(TaN)層的結構，且碳鋁鈦化物(TiAlC)層位於氮鉭化物(TaN)層上方。於一些實施方式中，氮鉭化物層可為前述之功函數層，而碳鋁鈦化物層可為前述之N型金屬層。於不同的實施例中，氮鉭化物層以及碳鋁鈦化物層可分別為前述第1A圖以及第1B圖中閘極電極108或金屬層164之部位。如圖所示，於一些實施方式中，氮鉭化物層可具有為約16埃(Angstroms)的厚度，而碳鋁鈦化物層可具有為約42埃的厚。應注意的是，本揭露之第3圖中之例示性結構未進行預處理製程。因此，舉例來說，在沉積氮鉭化物層之後不進行預處理製程，而將碳鋁鈦化物層直接沉積於氮鉭化物層上方。應注意的 是，如上所述，氮鉭化物層的功函數值係取決於氮鉭化物層的厚度。因此，第3圖之例示性結構之功函數的值係至少基於氮鉭化物層的厚度，因而至少可部份決定平帶電壓，且因而至少可部份決定元件的電晶體閾值電壓，前述之元件可包含第3圖之例示性結構。
接著，請參照第4圖之例示性結構。第4圖繪示包含碳鋁鈦化物(TiAlC)層以及氮鉭化物(TaN)層的結構，且碳鋁鈦化物(TiAlC)層位於氮鉭化物(TaN)層上方，係相似於第3圖之例示性結構。於一些實施方式中，氮鉭化物層以及碳鋁鈦化物層可分別為前述第1A圖以及第1B圖中閘極電極108或金屬層164之部位。相對於第3圖之實施例，於沉積碳鋁鈦化物層之前，本揭露之第3圖之例示性結構係藉由預處理製程以處理高介電常數/金屬閘極堆疊之氮鉭化物層(例如：功函數層)。於一些實施方式中，藉由預處理製程以處理氮鉭化物層可包含異位或原位預處理製程。於第4圖之實施例中，應用於氮鉭化物層之預處理製程可包含氯鎢化物(WClx)氣體處理。然而，如前所述，其他的氯基及/或氟基金屬前驅物可被用來進行本揭露之預處理製程。舉例來說，於一些實施方式中，氯基及/或氟基金屬前驅物可包含氯鈦化物(TiClx)、氯鉭化物(TaClx)、氟鈦化物(TiFx)、氯氟氫化物(HfClx)、氟鎢化物(WFx)或氯鎢化物(WClx)，其中x實質上介於1與6之間。由於經過預處理製程，氮鉭化物層(此氮鉭化物層可已被氧化)之一部位可被移除，使得氮鉭化物層之厚度可被降低(例如：被降低為約從 約8埃至約10埃)。於一些實施方式中，於氮鉭化物層進行預處理製程之後，碳鋁鈦化物層可接著被沉積(例如：藉由原子層沉積製程所沉積)，且於一些實施方式中可為原位。於一些實施方式中，已沉積之碳鋁鈦化物層可較薄於未包含預處理製程之第3圖之實施例的碳鋁鈦化物層。此外，於一些實施方式中，對於碳鋁鈦化物層之原子層沉積製程成長循環的次數來說，第3圖及第4圖之例示性結構可為實質上相同。換句話說，當藉由實質上相同的原子層沉積製程成長循環的次數來沉積碳鋁鈦化物層時，藉由本揭露之預處理製程，氮組化物層的厚度可被降低，而接續所沉積之碳鋁鈦化物層可為較薄(較薄於未經過預處理製程的實施方式)。如上所述，氮鉭化物層之功函數值係取決於氮鉭化物層的厚度。因此，第4圖之例示性結構之功函數的值會不同於第3圖之例示性結構之功函數的值，至少基於氮鉭化物層所減少的厚度，因而會影響元件的平帶電壓以及電晶體閾值電壓，而此元件可包含第4圖之例示性結構。一般來說，藉由本揭露之預處理製程可造成功函數層厚度的降低，並可改變功函數層之功函數的值，且因而改變(改善)閾值電壓的值。
請參照第5圖。第5圖繪示例示性多腔體製程系統500的示意性上視圖。於一些實施方式中，系統500也可被稱為「集束型設備」。系統500一般可包含晶圓載入/載出腔體(load lock chamber)502,504、晶圓處理腔體(wafer handling chamber)506以及複數個製程腔體(processing chambers)1-6。於一些實施方式中，晶圓載 入/載出腔體502,504可提供基材進入或移出於系統500的轉移。於一些實施方式中，系統500可在真空條件下，而晶圓載入/載出腔體502,504可進行抽氣而將基材導引入系統500(可藉由機械泵(mechanical pump)及/或渦輪分子泵(turbomolecular pump)來進行抽氣)。於一些實施方式中，晶圓載入/載出腔體502,504可適用於接收單晶圓或複數個晶圓(將此些晶圓裝入於一晶圓盒中)。藉由此些實施例，晶圓載入/載出腔體502,504可藉由閘門閥而隔離於晶圓處理腔體506，使得當晶圓載入/載出腔體502,504中之一者或兩者因洩氣而不處於真空條件下時，晶圓處理腔體506可維持在真空條件下。
於一些實施方式中，晶圓處理腔體506裝設有自動的機械手臂，此機械手臂可沿著任何水平軸、垂直軸及/或旋轉軸來平順的移動，以傳送基材於晶圓載入/載出腔體502,504與製程腔體1-6之間。每一製程腔體1-6可配置以進行一數量的基材之製程操作，例如：原子層沉積(atomic layer deposition,ALD)製程、化學氣相沉積(chemical vapor deposition,CVD)、物理氣相沉積(physical vapor deposition,PVD)製程、蝕刻(etching)製程、預處理/浸潤(pre-treatment/pre-soak)製程、脫氣(de-gassing)製程、退火(annealing)製程以及一數量之量測操作，例如：X射線光電子能譜儀(X-ray photoelectron spectrometer,XPS)分析、原子力顯微鏡(Atomic Force Microscopy,AFM)分析及/或其他適當的製程或量測操作。於一些實施 方式中，系統500可具有更多或更少的腔體，例如，藉由系統500所進行之一特定製程所需的腔體數量。
本揭露之實施方式相較於習知技術可具有優點。然而，應理解到，其他實施方式可具有相較於習知技術的其他優點，而並非所有的優點於本揭露被討論到，且對於所有的實施例來說可不具有特定的優點。舉例來說，本揭露之實施方式中包含的方法以及結構所涉及之預沉積處理製程(例如：對於功函數層所進行之預沉積處理製程)，可在接續之原子層沉積製程(例如：接續之原子層沉積金屬層的沉積製程)進行之前降低功函數層的厚度。此外，本揭露之實施方式可有效的應用已完成功函數調整。舉例來說，於一些實施方式中，功函數層之厚度的降低可改變功函數層之功函數的值，因而改變(改善)閾值電壓的值。於一些實施方式中，預沉積處理製程(預處理製程)可包含藉由氯基及/或氟基金屬前驅物預浸潤或預處理製程來處理氧化之表面(例如：處理功函數層之氧化的表面)。本揭露之預處理製程可有效的減輕金屬表面負載效應(例如：功函數層的負載效應)，因而改善元件閾值電壓。因此，本揭露之至少一些優點包含藉由氯基及/或氟基金屬前驅物預浸潤製程來處(薄化)理功函數設定層(例如：N型功函數層)以達到元件閾值電壓的改善。前述之製程進行於沉積適當的另一金屬層之前(例如：沉積另一功函數層、阻障層、覆蓋層或其他適當的另一金屬層)。此外，前述之製程可同時/接續(例如：原位製程)進行於如集束型設備之製程系統中(例如：複數個腔體 集束在一起的原子層沉積集束型設備)。本揭露之實施方式可同時利用於改善間隙填充影響(例如：藉由利用原子層沉積製程來改善間隙填充影響)。於一些實施方式中，在沉積另一金屬層之後，單獨進行的異位(ex-situ)預處理(例如：對功函數層單獨進行異位預處理)，也可提供一些優點(例如：改善閾值電壓)。
前述多個實施方式的特徵使此技術領域中具有通常知識者可更佳的理解本案之各方面，在此技術領域中具有通常知識者應瞭解，為了達到相同之目的及/或本案所提及之實施方式相同之優點，其可輕易利用本案為基礎，進一步設計或修飾其他製程及結構，在此技術領域中具有通常知識者亦應瞭解，該等相同之結構並未背離本案之精神及範圍，而在不背離本案之精神及範圍下，其可在此進行各種改變、取代及修正。

Claims (8)

  1. 一種半導體元件之製造方法，包含：形成一閘極介電層於一基材上方；沉積一功函數金屬層於該閘極介電層上方，其中該功函數金屬層具有一第一厚度；對該功函數金屬層進行一預處理製程，其中該預處理製程係從該功函數金屬層之一頂表面移除一該功函數金屬層的一氧化部分，以形成一已處理之功函數金屬層，且該已處理之功函數金屬層具有一第二厚度，該第二厚度係小於該第一厚度；以及該預處理製程完成之後，沉積另一金屬層於該已處理之功函數金屬層上方。
  2. 如請求項1所述之半導體元件之製造方法，其中該沉積該另一金屬層係在維持該基材處於一真空條件之下接續進行於該預處理製程之後。
  3. 如請求項1所述之半導體元件之製造方法，其中該預處理製程包含一前驅物，該前驅物係選自由氯鈦化物(TiClx)、氯鉭化物(TaClx)、氟鈦化物(TiFx)、氯氟氫化物(HfClX)、氟鎢化物(WFx)以及氯鎢化物(WClx)所組成之一群體，其中x實質上介於1與6之間。
  4. 如請求項1所述之半導體元件之製造方法，其中該功函數金屬層包含氮鈦化物(TiN)、氮鉭化物(TaN)、碳鋁鈦化物(TiAlC)、鈦鋁化物(TiAl)、氮矽鈦化物(TiSiN)、矽鉭化物(TaSi)以及氮鋁鈦化物(TiAlN)中之至少一者。
  5. 如請求項1所述之半導體元件之製造方法，其中該另一金屬層包含一碳鋁鈦化物層。
  6. 一種半導體元件之製造方法，包含：形成一功函數金屬層於一閘極介電層上方，其中該功函數金屬層具有一第一厚度；氧化該功函數金屬層之一表面層；於一製程系統之一第一腔體中移除已氧化之該表面層，以形成一薄化功函數金屬層，其中該薄化功函數金屬層具有一第二厚度，該第二厚度係小於該第一厚度；以及當維持該製程系統之一真空條件時，於該製程系統之一第二腔體中沉積一接續金屬層於該薄化功函數金屬層上方。
  7. 如請求項6所述之半導體元件之製造方法，其中該移除已氧化之該表面層包含藉由於已氧化之該表面層與一前驅物之間所進行之一熱化學反應來移除已氧化之該表面層，且該前驅物係選自由氯鈦化物(TiClx)、氯鉭化物(TaClx)、氟鈦化物(TiFx)、氯氟氫化物(HfClx)、氟鎢化物(WFx)以及氯鎢化物(WClx)所組成之一群體，其中x實質上介於1與6之間。
  8. 如請求項6所述之半導體元件之製造方法，其中該功函數金屬層包含一N型功函數金屬層。
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