KR20170046081A - 원자층 증착 방법들 및 그것의 구조물들 - Google Patents

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신이 이
청이엔 차이
다위안 리
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Abstract

일함수 튜닝을 달성하기 위하여 (예를 들어, 일함수층의) 성막전 처리를 제공하기 위한 방법 및 구조물이 제공된다. 다양한 실시예들에서, 기판 위에 게이트 유전체층이 형성되고, 게이트 유전체층 위에 일함수 금속층이 성막된다. 일함수 금속층은 제1 두께를 갖는다. 일함수 금속층의 전처리 프로세스가 그 후 수행될 수 있으며, 여기서 전처리 프로세스는 처리된 일함수 금속층을 형성하기 위하여 일함수 금속층의 상부면으로부터 산화된 층을 제거한다. 처리된 일함수 금속층은 제1 두께 미만의 제2 두께를 갖는다. 다양한 실시예들에서, 전처리 프로세스를 수행한 이후에, 다른 금속층이 처리된 일함수 금속층 위에 성막된다.

Description

원자층 증착 방법들 및 그것의 구조물들{ATOMIC LAYER DEPOSITION METHODS AND STRUCTURES THEREOF}
이 출원은 2015년 10월 20일에 출원된 미국 가출원 제62/244,103호의 우선권을 청구하며, 이 가출원의 전체 내용은 참조로서 본 명세서에 통합된다.
전자 산업은 다량의 점점 더 복잡하고 정교한 기능들을 동시에 지원할 수 있는 더 작고 더 빠른 전자 디바이스들에 대한 계속해서 증가하는 요구들을 경험하고 있다. 따라서, 저비용, 고성능, 및 저전력 집적 회로들(ICs)을 제조하기 위한 반도체 산업에서의 추세가 계속되고 있다. 이제까지는 이러한 목표들은 반도체 IC 치수들(예를 들어, 최소 피쳐 사이즈)을 스케일링 다운함으로써 상당 부분 달성되어 왔고, 따라서 제조 효율을 향상시키고 관련 비용을 낮췄다. 그러나, 그러한 스케일링은 반도체 제조 프로세스에 대한 증가된 복잡성을 또한 도입하였다. 따라서, 반도체 IC들 및 디바이스들에 있어서의 계속적인 진보의 실현은 반도체 제조 프로세스들 및 기술에서의 유사한 진보들을 필요로 한다.
예를 들어, 금속 게이트 전극들 및 하이-K 게이트 유전체들이 종래의 폴리실리콘 게이트 전극들 및 실리콘 이산화물 유전체들을 대체함에 따라, 주요 도전과제들 중 하나는 적절한 일함수 값들을 갖는 금속 전극 층들을 발견하는 것이었다. 이를 위해, (예를 들어, 전도 띠끝(conduction band-edge) 근방의, 원자가 전자 띠끝(valence band-edge) 근방의, 또는 중간 갭(mid-gap) 근방의) 다양한 일함수 값들을 갖는 다양한 금속 전극층들 및 그것의 조합물들은 다양한 디바이스 타입들(예를 들어, 2D 및/또는 3D N-타입/P-타입 FET들)에서의 애플리케이션을 위해 조사되었다. 일반적으로, 다양한 일함슈 튜닝 기법들에 많은 관심이 모이고 있다. 그러나, 적어도 몇몇 현존하는 프로세스들에서, 주어진 금속층의 효율적인 일함수는 적절한 튜닝 노브(knob)의 부족에 의해 제한된다. 몇몇 종래의 일함수 튜닝 접근법들은 단지 금속층의 두께를 조정한다. 예를 들어, 더 두꺼운 금속층이 일함수 금속 로딩 효과들을 극복하려는 노력으로 가끔씩 사용될 수 있다. 부가적으로, 몇몇 현존하는 프로세스들에서, 열악한 금속층 성막은 금속층에 갭들 또는 공극들을 야기하여, 디바이스 성능에 해로운 영향을 미칠 수 있다.
따라서, 현존하는 기법들은 모든 점에 있어서 완전히 만족스러운 것으로 판명되지 않았다.
따라서, 본 개시물의 실시예들 중 하나는 반도체 디바이스를 제작하기 위한 방법을 설명하였으며, 여기서 방법은 기판 위에 게이트 유전체층을 형성하는 단계, 및 게이트 유전체층 위에 일함수 금속층을 성막하는 단계를 포함한다. 다양한 실시예들에서, 일함수 금속층은 제1 두께를 갖는다. 그 이후, 일함수 금속층의 전처리 프로세스가 수행되며, 여기서 전처리 프로세스는 처리된 일함수 금속층을 형성하기 위하여 일함수 금속층의 상부면으로부터 산화된 층을 제거한다. 예로서, 처리된 일함수 금속층은 제1 두께 미만의 제2 두께를 갖는다. 다양한 실시예들에서, 전처리 프로세스를 수행한 이후에, 다른 금속층이 처리된 일함수 금속층 위에 성막된다.
실시예들 중 다른 실시예에서, 게이트 유전체층 위에 일함수 금속층이 형성되는 방법이 논의되고, 여기서 일함수 금속층은 제1 두께를 갖는다. 몇몇 예시들에서, 일함수 금속층의 표면층은 (예를 들어, 주변 분위기로의 노출에 의해) 산화된다. 몇몇 실시예들에서, 산화된 표면층은 프로세싱 시스템의 제1 챔버에서 제거되고, 그에 의해 박형화된 일함수 금속층을 형성할 수 있다. 몇몇 경우들에 있어서, 박형화된 일함수 금속층은 제1 두께 미만의 제2 두께를 갖는다. 그 이후, 프로세싱 시스템의 진공 조건을 유지하면서, 후속 금속층이 프로세싱 시스템의 제2 챔버에서 박형화된 일함수 금속층 위에 성막된다.
실시예들 중 또 다른 실시예에서, 상부에 게이트 스택이 형성된 기판을 포함하는 디바이스가 논의된다. 예로서, 디바이스는 기판 위에 배치된 게이트 유전체층, 게이트 유전체층 위에 배치된 전처리된 일함수 금속층, 및 전처리된 일함수 금속층 위에 배치된 후속 금속층을 더 포함한다. 다양한 실시예들에서, 전처리된 일함수층은 Cl-계 전구체 처리된 층 및 F-계 전구체 처리된 층 중 적어도 하나를 포함한다.
본 개시물의 양상들은 첨부 도면들과 함께 판독될 때 아래의 상세한 설명으로부터 가장 잘 이해된다. 산업분야의 표준 관행에 따라, 다양한 피쳐들은 실척도로 도시되는 것은 아님에 유념한다. 실제로, 다양한 피쳐들의 치수들은 논의의 명료성을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1a는 몇몇 실시예들에 따른 MOS 트랜지스터의 단면도이다.
도 1b는 본 개시물의 하나 이상의 양상들에 따른 FinFET 디바이스의 실시예의 사시도이다.
도 2는 몇몇 실시예들에 따른, 일함수층의 사전 성막 처리를 수행하는 방법의 흐름도이다.
도 3은 도 2의 사전 성막 처리 방법을 수행하지 않고 프로세싱되는 디바이스에 대한 단면 투과 전자 현미경(TEM, transmission electron microscope) 이미지이다.
도 4는 도 2의 사전 성막 처리 방법에 따라 프로세싱되는 디바이스에 대한 단면 TEM 이미지이다.
도 5는 몇몇 실시예들에 따른 예시적인 다중 챔버 프로세싱 시스템의 개략적 상면도이다.
아래의 개시내용은 제공되는 청구 대상의 상이한 피쳐들을 구현하기 위한 여러 상이한 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정예들이 아래에서 설명된다. 물론, 이들은 단지 예시들에 불과하며, 한정하는 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처상의 또는 그 위의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시내용은 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
뿐만 아니라, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간적으로 상대적인 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와 달리 배향될 수 있고(90° 회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간적으로 상대적인 기술어들은 이와 똑같이 해석될 수 있다.
본 개시물은 게이트 스택 형성 방법들 및 관련된 게이트 스택 구조물들의 형태로 실시예들을 제시하며, 이는 다양한 디바이스 타입들 중 임의의 타입으로 이용될 수 있다는 것이 또한 유념된다. 예를 들어, 본 개시물의 실시예들은 평면형 벌크 금속-산화물-반도체 전계-효과 트랜지스터들(MOSFET, metal-oxide-semiconductor field-effect transistor), 멀티-게이트 트랜지스터들(평면형 또는 수직형), 예컨대, FinFET 디바이스들, 게이트-올-어라운드(GAA, gate-all-around) 디바이스들, 오메가-게이트(Ω-gate) 디바이스들, 또는 파이-게이트(Π-gate) 디바이스들 뿐 아니라, 스트레인드-반도체(strained-semiconductor) 디바이스들, 절연체 상 실리콘(SOI, silicon-on-insulator) 디바이스들, 부분적으로 공핍된(partially-depleted) SOI 디바이스들, 완전히 공핍된 SOI 디바이스들, 또는 본 기술분야에 알려진 것과 같은 다른 디바이스들에서 사용하기 적합한 게이트 스택들을 형성하는데 사용될 수 있다. 또한, 본 명세서에 개시된 실시예들은 P-타입 및/또는 N-타입 디바이스들의 형성에서 이용될 수 있다. 본 기술분야의 당업자는 본 개시물의 양상들로부터 이익을 얻을 수 있는 반도체 디바이스들의 다른 실시예들을 인식할 수 있다. 예를 들어, 본 명세서에 설명된 바와 같은 몇몇 실시예들은 콘택들, 비아들, 또는 상호연결부들의 형성에 또한 적용될 수 있다.
도 1a의 예에 관하여, 본 개시물의 실시예들을 포함할 수 있는 단지 하나의 디바이스 타입의 예를 제공하는 MOS 트랜지스터(100)가 거기 예시된다. 예시적인 트랜지스터(100)는 어떠한 방식으로도 제한하는 것으로 의도되지 않으며, 본 기술분야의 당업자들은 본 개시물의 실시예들이 상기 설명된 것들과 같은 다양한 다른 디바이스 타입들 중 임의의 타입에 동일하게 적용가능할 수 있다는 것을 인식할 것이다. 트랜지스터(100)는 기판(102) 상에 제작되고, 게이트 스택(104)을 포함한다. 기판(102)은 실리콘 기판과 같은 반도체 기판일 수 있다. 기판(102)은 기판(102) 상에 형성되는 도전성 또는 절연 층들을 포함하는 다양한 층들을 포함할 수 있다. 기판(102)은 본 기술분야에 알려진 것과 같은 설계 요건들에 따라 다양한 도핑 구성들을 포함할 수 있다. 기판(102)은 게르마늄, 실리콘 탄화물(SiC), 실리콘 게르마늄(SiGe), 또는 다이아몬드와 같은 다른 반도체들을 더 포함할 수 있다. 대안적으로, 기판(102)은 화합물 반도체 및/또는 합금 반도체를 포함할 수 있다. 뿐만 아니라, 몇몇 실시예들에서, 기판(102)은 에피택셜층(에피-층)을 포함할 수 있고, 기판(102)은 성능 향상을 위해 스트레인될 수 있고, 기판(102)은 절연체 상 실리콘(SOI) 구조를 포함할 수 있고/있으며, 기판(102)은 다른 적절한 향상 피쳐들을 가질 수 있다.
게이트 스택(104)은 게이트 유전체(106) 및 게이트 유전체(106) 상에 배치된 게이트 전극(108)을 포함한다. 몇몇 실시예들에서, 게이트 유전체(106)는 실리콘 산화물층(SiO2) 또는 실리콘 산질화물(SiON)과 같은 계면층(interfacial layer)을 포함할 수 있으며, 그러한 계면층은 화학적 산화, 열적 산화, 원자층 증착(ALD, atomic layer deposition), 화학 기상 증착(CVD, chemical vapor deposition), 및/또는 다른 적절한 방법에 의해 형성될 수 있다. 몇몇 예들에서, 게이트 유전체(106)는 하프늄 산화물(HfO2)과 같은 하이-k 유전체층을 포함한다. 대안적으로, 하이-k 유전체층은 TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2, LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3(STO), BaTiO3(BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba,Sr)TiO3(BST), Al2O3, Si3N4, 산질화물(SiON), 이들의 조합물들, 또는 다른 적절한 재료와 같은 다른 하이-k 유전체들을 포함할 수 있다. 본 명세서에서 사용되고 설명된 바와 같은 하이-k 게이트 유전체들은 예를 들어, 열적 실리콘 산화물보다 큰 고 유전상수(~3.9)를 갖는 유전체 재료들을 포함한다. 또 다른 실시예들에서, 게이트 유전체(106)는 실리콘 이산화물 또는 다른 적절한 유전체를 포함할 수 있다. 게이트 유전체(106)는 ALD, 물리적 기상 증착(PVD, physical vapor deposition), 산화 및/또는 다른 적절한 방법들에 의해 형성될 수 있다. 몇몇 실시예들에서, 게이트 전극(108)은 게이트 퍼스트(gate first) 또는 게이트 라스트(gate last)(예를 들어, 교체 게이트) 프로세스의 일부로서 성막될 수 있다. 다양한 실시예들에서, 게이트 전극(108)은 W, TiN, TaN, WN, Re, Ir, Ru, Mo, Al, Cu, Co, Ni, 그들의 조합물들 및/또는 다른 적절한 조성물들과 같은 전도성 층을 포함한다. 몇몇 예시들에서, 게이트 전극(108)은 N-타입에 대한 제1 금속 재료 및 P-타입 트랜지스터에 대한 제2 금속 재료를 포함할 수 있다. 따라서, 트랜지스터(100)는 듀얼 일함수 금속 게이트 구성을 포함할 수 있다. 예를 들어, 제1 금속 재료(예를 들어, N-타입 디바이스들에 대한)는 기판 전도 띠의 일함수와 실질적으로 정렬되는, 또는 트랜지스터(100)의 채널 영역(114)의 전도 띠의 일함수와 적어도 실질적으로 정렬되는 일함수를 갖는 금속들을 포함할 수 있다. 유사하게, 제2 금속 재료(예를 들어, P-타입 디바이스들에 대한)는 기판 원자가 전자 띠의 일함수와 실질적으로 정렬되는, 또는 트랜지스터(100)의 채널 영역(114)의 원자가 전자 띠의 일함수와 적어도 실질적으로 정렬되는 일함수를 갖는 금속들을 포함할 수 있다. 따라서, 게이트 전극(104)은 N-타입 및 P-타입 디바이스들 양자 모두를 포함하는 트랜지스터(100)에 대한 게이트 전극을 제공할 수 있다. 몇몇 실시예들에서, 게이트 전극(108)은 대안적으로 또는 부가적으로 폴리실리콘 층을 포함할 수 있다. 다양한 예시들에서, 게이트 전극(108)은 PVD, CVD, 전자 빔(e-beam) 증발 및/또는 다른 적절한 프로세스를 사용하여 형성될 수 있다. 몇몇 실시예들에서, 측벽 스페이서들이 게이트 스택(104)의 측벽들 상에 형성된다. 그러한 측벽 스페이서들은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, 또는 이들의 조합물들과 같은 유전체 재료를 포함할 수 있다.
트랜지스터(100)는 소스 영역(110) 및 드레인 영역(112)을 더 포함하며, 상기 영역들은 각각 반도체 기판(102) 내에서, 게이트 스택(104)의 어느 한 면에 인접하여 그리고 그 어느 한 면 상에 형성된다. 몇몇 실시예들에서, 소스 및 드레인 영역들(110, 112)은 확산된 소스/드레인 영역들, 이온 주입된 소스/드레인 영역들, 에피택셜하게 성장된 영역들, 또는 이들의 조합물들을 포함한다. 트랜지스터(100)의 채널 영역(114)은 반도체 기판(102) 내의 그리고 게이트 유전체(106) 아래에 소스 및 드레인 영역들(110, 112) 사이의 영역으로서 정의된다. 채널 영역(114)은 연관된 채널 길이 "L" 및 연관된 채널 폭 "W”을 갖는다. 소스 및 드레인 영역들(110, 112) 사이에 동시에 인가된 바이어스 전압과 함께 게이트 전극(108)에 트랜지스터(100)에 대한 문턱 전압(Vt)(즉, 턴-온 전압)을 초과하는 바이어스 전압이 인가될 때, 전류(예를 들어, 트랜지스터 구동 전류)가 채널 영역(114)을 통해 소스 및 드레인 영역들(110, 112) 사이에 흐른다. (예를 들어, 게이트 전극(108)에 또는 소스 및 드레인 영역들(110, 112) 사이에 인가되는) 주어진 바이어스 전압에 대해 생성된 구동 전류량은 특히, 채널 영역(114)을 형성하는데 사용되는 재료의 이동도(mobility)의 함수이다. 몇몇 예시들에서, 채널 영역(114)은 본 기술분야에 알려진 복수의 화합물 반도체들 또는 합금 반도체들 뿐 아니라, 게르마늄과 같은 고 이동도 재료 및/또는 실리콘(Si)을 포함한다. 고 이동도 재료들은, 약 1350 cm2/V-S의 실온(300 K)에서의 진성 전자 이동도 및 약 480 cm2/V-S의 정공 이동도를 갖는, 실리콘(Si)보다 큰 전자 및/또는 정공 이동도를 갖는 그들 재료들을 포함한다.
도 1b의 예를 참고하여, 본 개시물의 실시예들을 포함할 수 있는 대안적 디바이스 타입의 예를 제공하는 FinFET 디바이스(150)가 예시된다. 예로서, FinFET 디바이스(150)는 하나 이상의 핀 기반, 멀티-게이트 전계 효과 트 랜지스터들(FETs)을 포함한다. FinFET 디바이스(150)는 기판(152), 기판(152)으로부터 연장되는 적어도 하나의 핀 엘리먼트(154), 격리 영역들(156), 및 핀 엘리먼트(154) 상에 그리고 그 주위에 배치되는 게이트 구조물(158)을 포함한다. 기판(152)은 실리콘 기판과 같은 반도체 기판일 수 있다. 다양한 실시예들에서, 기판(152)은 상기 설명된 바와 같은 기판(102)과 실질적으로 동일할 수 있다.
기판(152)과 유사한 핀 엘리먼트(154)는 실리콘 또는 다른 일원조 반도체, 예컨대 게르마늄; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함함는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, InGaAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합물들을 포함할 수 있다. 핀들(154)은 포토리소그래피 및 에칭 프로세스들을 포함하는 적절한 프로세스들을 사용하여 제작될 수 있다. 포토리소그래피 프로세스는 (예를 들어, 실리콘 층 상에) 기판 위에 놓이는 포토레지스트 층(레지스트)을 형성하는 단계, 패턴에 레지스트를 노출시키는 단계, 노출 호 베이크 프로세스들을 수행하는 단계, 및 레지스트를 포함하는 마스킹 엘리먼트를 형성하기 위하여 레지스트를 현상하는 단계를 포함할 수 있다. 몇몇 실시예들에서, 마스킹 엘리먼트를 형성하기 위한 레지스트의 패터닝은 전자 빔(e-beam) 리소그래피 프로세스를 사용하여 수행될 수 있다. 마스킹 엘리먼트는 그 후 에칭 프로세스가 실리콘 층 내로 리세스들을 형성하는 동안 기판의 영역들을 보호하는데 사용되어, 연장되는 핀(154)을 남길 수 있다. 리세스들은 건식 에칭(예를 들어, 화학적 산화물 제거), 습식 에칭, 및/또는 다른 적절한 프로세스들을 사용하여 에칭될 수 있다. 기판(152) 상에 핀들(154)을 형성하기 위한 방법들의 복수의 다른 실시예들이 또한 사용될 수 있다.
복수의 핀들(154) 각각은 소스 영역(155) 및 드레인 영역(157)을 더 포함하며, 소스/드레인 영역들(155, 157)은 핀(154) 내에, 그 상부에, 및/또는 그 주변에 형성된다. 소스/드레인 영역들(155, 157)은 핀들(154) 위에 에피택셜하게 성장될 수 있다. 또한, 트랜지스터의 채널 영역은 도 1b의 섹션(AA’)에 의해 정의되는 평면에 대해 실질적으로 평행한 평면을 따라 게이트 구조물(158) 아래 놓이는 핀(154) 내에 배치된다. 몇몇 예시들에서, 핀의 채널 영역은 상기 설명된 바와 같이 고 이동도 재료를 포함한다.
격리 영역들(156)은 얕은 트렌치 격리(STI, shallow trench isolation) 피쳐들일 수 있다. 대안적으로, 필드 산화물(field oxide), LOCOS 피쳐, 및/또는 다른 적절한 격리 피쳐들이 기판(152) 상에 및/또는 기판(152) 내에 구현될 수 있다. 격리 영역들(156)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 불소 도핑된 실리케이트 유리(FSG, fluorine-doped silicate glass), 로우-k 유전체, 이들의 조합물들, 및/또는 본 기술분야에 알려진 다른 적절한 재료로 구성될 수 있다. 실시예에서, 격리 구조물들은 STI 구조물들이며, 기판(152) 내의 트렌치들의 에칭에 의해 형성된다. 트렌치들은 그 후 격리 재료로 채워지고, 화학 기계적 연마(CMP, chemical mechanical polishing) 프로세스가 후속될 수 있다. 그러나, 다른 실시예들이 가능하다. 몇몇 실시예들에서, 격리 영역들(156)은 예를 들어, 하나 이상의 라이너층들을 갖는 다층 구조물을 포함할 수 있다.
게이트 구조물(158)은 핀(154)의 채널 영역 위에 형성된 계면층(160), 계면층(160) 위에 형성된 게이트 유전체층(162), 및 게이트 유전체층(162) 위에 형성된 금속층(164)을 갖는 게이트 스택을 포함한다. 다양한 실시예들에서, 계면층(160)은 게이트 유전체(106)의 일부로서 설명된 계면층과 실질적으로 동일하다. 몇몇 실시예들에서, 게이트 유전체층(162)은 게이트 유전체(106)와 실질적으로 동일하며, 게이트 유전체(106)에 대하여 사용된 것과 유사한 하이-k 유전체들을 포함할 수 있다. 유사하게, 다양한 실시예들에서, 금속층(164)은 상기 설명된 게이트 전극(108)과 실질적으로 동일하다. 몇몇 실시예들에서, 측벽 스페이서들이 게이트 구조물(158)의 측벽들 상에 형성된다. 측벽 스페이서들은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, 또는 이들의 조합물들과 같은 유전체 재료를 포함할 수 있다.
다른 실시예들은 상이한 장점들을 제공할 수 있고, 본 명세서에서 모든 장점들이 반드시 논의되는 것은 아니며, 모든 실시예들에 대해 특정 장점이 요구되는 것은 아니라는 것이 이해되나, 본 개시물의 실시예들은 현재 기술에 대해 장점들을 제공한다. 예를 들어, 본 명세서에 논의된 실시예들은 예를 들어, 후속 원자층 증착(ALD) 프로세스(예를 들어, 후속 ALD 금속층 성막) 이전에 일함수층의 두께를 감소시키기 위하여 (예를 들어, 일함수층의) 성막전(pre-depositioni) 처리에 관련되는 구조물들 및 방법들, 그리고 그것에 의해 형성되는 구조물들을 포함한다. 몇몇 실시예들에서, 성막전 처리(전처리) 및 후속 ALD 프로세스는 인-시튜로(in-situ) 수행될 수 있다. 몇몇 경우들에서, 전처리 및 후속 ALD 금속층 성막 프로세스는 순차적으로 그리고 인 시튜로 수행되지 않을 수 있다. 본 명세서에서 설명될 때, 용어 “인 시튜”는 디바이스 또는 기판이 (예를 들어, 로드락 챔버, 이송 챔버, 프로세싱 챔버, 또는 임의의 다른 유체적으로 결합되는 챔버를 포함하는) 프로세싱 시스템 내에 남아있는 동안 수행되는 프로세스들을 설명하는데 사용되며, 예를 들어, 프로세싱 시스템은 기판이 진공 조건들 하에 남아있도록 허용한다. 이로써, 용어 “인 시튜”는 또한 일반적으로 프로세싱되고 있는 디바이스 또는 기판이 외부 분위기(예를 들어, 프로세싱 시스템 외부)에 노출되지 않는 프로세스들을 지칭하는데 사용될 수 있다. 또한, 본 개시물의 실시예들은 주로 N-타입 트랜지스터들을 참고로 하여 논의될 수 있으나, 본 명세서에 개시된 실시예들은 P-타입 트랜지스터들에 동일하게 적용될 수 있다는 것이 이해될 것이고, 그러한 구현예들은 예를 들어, 하기에 논의된 N-타입 디바이스 구현예들에 대칭적으로, 본 기술분야의 당업자에 의해 용이하게 추론될 수 있다.
본 명세서에 개시된 실시예들은 본 개시물의 범위를 벗어나지 않고 다른 프로세스 기술들에도 동일하게 적용될 수 있다는 것이 이해될 것이나, 본 개시물의 적어도 몇몇 실시예들은 10 나노미터 또는 7 나노미터 프로세스 기술을 사용하여 제조되는 디바이스들의 일함수 튜닝에 관한 것이다. 또한, 본 개시물의 실시예들은 동시에 (예를 들어, ALD 프로세싱을 사용하여) 갭 충전 효과를 개선시키는데 사용될 수 있다. 본 명세서에서 사용될 때, 용어 “갭 충전 효과”는 (예를 들어, 교체 금속 게이트 프로세스에서) 게이트 금속 충전의 도전과제를 설명하는데 사용될 수 있다. 몇몇 현존하는 프로세스들에서, 열악한 금속 게이트 성막은 금속 게이트에 갭들 또는 공극들을 야기하여, 디바이스 성능에 해로운 영향을 미칠 수 있다. 바람직하게 금속 게이트층 성막을 위해 ALD 프로세싱을 사용하는 본 개시물의 실시예들은실질적으로 공극이 없고, 그에 의해 갭 충전 효과와 연관되는 잠재적 문제들을 효율적으로 완화시킬 수 있는 고품질의 컨포멀한 금속 게이트층들을 제공한다. 또한, 적어도 몇몇 현존하는 프로세스들(예를 들어, 10 또는 7 나노미터 프로세스들)에서, 효과적인 일함수는 적합한 튜닝 노브(knob)의 부족으로 인해 제한된다. 따라서, 예를 들어, 층 두께 조정의 전통적 일함수 튜닝 접근법을 넘어서는, 디바이스 성능을 추가로 향상시키기 위한 효율적인 일함수 튜닝 노브가 필요하다. 예를 들어, (예를 들어, 게이트 스택 성막을 위해 ALD를 이용하는) 적어도 몇몇 현존하는 프로세스들에서, 일함수 튜닝은 금속 표면 로딩 효과들을 감소시키기 위해 더 많은 ALD 사이클들의 성막에 의해 달성될 수 있다.
상기 설명된 바와 같이, 본 개시물의 실시예들은 (예를 들어, 일함수층의) 성막전 처리 및 후속 ALD 프로세스, 그리고 그에 의해 형성되는 구조물들에 관련된다. 본 명세서에서 설명될 때, 용어 “성막전 처리”는 용어들 “전처리”, “성막전 소크(soak)”, 또는 “예비 소크”와 상호교환가능하게 사용될 수 있다. 따라서, 본 명세서에 개시된 다양한 실시예들은 염소[Cl] 및/또는 불소[F]-계 금속 전구체 예비 소크 또는 전처리 프로세스를 사용함으로써 (예를 들어, ALD 금속막이 후속하여 상부에 성막될 일함수층의) 산화된 표면의 세정에 기반한다. 이러한 예비 소크/전처리 프로세스를 이용함으로써, 후속하여 성막된 ALD 금속막의 일함수는 ALD 금속막의 성장률(및 그에 따라 두께)을 감소시킬 수 있는 아래 놓인 기판(예를 들어, 산화된 층을 갖는 아래 놓인 일함수 층과 같은)의 가변 기판 표면 또는 품질에 의존하지 않을 것이고, 따라서, 향상된 디바이스 문턱 전압(Vt)을 초래한다. 따라서, 본 개시물의 적어도 몇몇 장점들은, 클러스터 툴(예를 들어, 챔버들이 함께 클러스터링되는 ALD 클러스터 툴)과 같은 프로세싱 시스템 내에 함께/순차적으로(예를 들어, 인 시튜로) 수행된, 적절한 다음 금속층(예를 들어, 다른 일함수층, 배리어층, 캡층, 또는 다른 적절한 다음 금속층)의 성막 이전에, 일함수 세팅층(예를 들어, N-타입 일함수층)을 처리하기 위해 [Cl] 및/또는 [F]-계 금속 전구체 예비 소크 프로세스를 사용함으로써 디바이스 Vt를 향상시키는 것을 포함한다. 확실히, 몇몇 실시예들에서, (예를 들어, 일함수층의) 개별적인 엑스-시튜(ex-situ) 전처리에 뒤이은 다음 금속층의 성막은 마찬가지로 몇몇 장점들(예를 들어, 문턱 전압 향상)을 제공할 수 있다.
하기에 설명된 바와 같이, 본 명세서에 개시된 [Cl] 및/또는 [F]-계 금속 전구체 전처리 프로세스는 (예를 들어, 아래 놓인 일함수 금속층의) 표면 산화물층을 세정하는데 사용될 뿐 아니라, 본 명세서에 개시된 실시예들은 추가로 바람직하게 Vt를 향상시키도록 다음 금속층의 성막 이전에 아래 놓인 일함수 금속층의 두께를 감소시키는데 전처리 프로세스를 사용할 수 있다. 예로서, 몇몇 실시예들에서, 예를 들어, 일함수층의 일함수값은 일함수층의 두께에 좌우된다. 따라서, 일함수층의 두께의 감소는 일함수층의 일함수의 값을 변화시키고, 그에 의해 문턱 전압(Vt)의 값을 변화(향상)시킬 수 있다. 본 명세서에서 사용될 때, 용어 “두께의 감소”는 금속층(제1 총 두께를 가짐)의 제1 층(제1 층 두께를 가짐 - 제1 층 두께는 제1 총 두께 미만임 - )이 산화되게 되는 프로세스를 설명하는데 사용될 수 있으며, 금속층이 (산화된 제1 층의 제거 이후에) 제1 총 두께 미만의 제2 총 두께를 갖도록, (예를 들어, 본 명세서에 설명된 전처리 프로세스에 의해) 산화된 제1 층이 제거되는 것이 또한 유념된다.
달리 말하면, ALD 금속막 표면의 산화 표면을 세정하기 위해 [Cl]/[F]-계 금속 전구체 예비 소크를 사용하는 것에 의한 프리 산화물(free oxide)에 기반하여, ALD 금속막의 다음 일함수는 그들의 두께 성장률을 감소시키고 또한 향상된 Vt를 얻기 위해 상이한 기판들에 의존하지 않을 것이다. Vt는 함께 클러스터링된 N-금속 일함수층-챔버 및 [Cl]/[F]-계 금속 전구체 예비 소크를 사용함으로써 향상될 것이다.
이제 도 2를 참고하여, 몇몇 실시예들에 따라, 예를 들어, 후속 ALD 프로세스 이전에 일함수층의 두께를 감소시키기 위하여 (예를 들어, 일함수층의) 성막전 처리를 수행하는 방법(200)이 예시된다. 방법(200)은 도 1b를 참고하여 상기 설명된 FinFET 디바이스(150)와 같은 멀티 게이트 디바이스 상에 뿐 아니라, 도 1a를 참고하여 상기 설명된 예시적인 트랜지스터(100)와 같은 단일 게이트 평면형 디바이스 상에 구현될 수 있다. 따라서, 트랜지스터(100) 및 FinFET 디바이스(150)를 참고하여 상기 논의된 하나 이상의 양상들은 또한 방법(200)에 적용될 수 있다. 확실히, 다양한 실시예들에서, 방법(200)은 스트레인드 반도체 디바이스들, 절연체 상 실리콘(SOI) 디바이스들, 부분적으로 공핍된 SOI 디바이스들, 완전히 공핍된 SOI 디바이스들, 또는 본 기술분야에 알려진 다른 디바이스들 뿐 아니라, 게이트-올-어라운드(GAA, gate-all-around) 디바이스들, 오메가-게이트(Ω-gate) 디바이스들, 또는 파이-게이트(Π-gate)과 같은 다른 디바이스들 상에 구현될 수 있다.
방법(200)의 일부분들 및/또는 방법(200)과 관련하여 논의된 예시적인 트랜지스터 디바이스들 중 임의의 것은 잘 알려진 상보형 금속 산화물 반도체(CMOS, complementary metal-oxide-semiconductor) 기술 프로세스 흐름에 의해 제작될 수 있고, 따라서 몇몇 프로세스들은 본 명세서에서 단지 개략적으로만 설명되는 것이 이해된다. 뿐만 아니라, 본 명세서에 논의된 임의의 예시적인 트랜지스터 디바이스들은 다양한 다른 디바이스들 및 피쳐들, 예컨대 추가적 트랜지스터들 쌍극 접합 트랜지스터들, 레지스터들, 캐패시터들, 다이오드들, 퓨즈들, 등을 포함할 수 있으나, 본 개시물의 발명의 개념들에 대한 더 나은 이해를 위해 간략화된다는 것이 이해된다. 뿐만 아니라, 몇몇 실시예들에서, 본 명세서에 개시된 예시적인 트랜지스터 디바이스(들)는 상호연결될 수 있는 복수의 반도체 디바이스들(예를 들어, 트랜지스터들)을 포함할 수 있다. 또한, 몇몇 실시예들에서, 본 개시물의 다양한 양상들은 게이트-라스트 프로세스 또는 게이트-퍼스트 프로세스 중 어느 하나에 적용가능할 수 있다.
또한, 몇몇 실시예들에서, 본 명세서에 예시된 예시적인 트랜지스터 디바이스들은 정적 랜덤 액세스 메모리(SRAM) 및/또는 다른 로직 회로들, 레지스터들, 캐패시터들 및 인덕터들과 같은 수동 컴포넌트들, 및 P-채널 전계 효과 트랜지스터들(PFETs), N-채널 FET들(NFETs), 금속 산화물 반도체 전계 효과 트랜지스터들(MOSFETs), 상보형 금속 산화물 반도체(CMOS) 트랜지스터들, 쌍극 트랜지스터들, 고전압 트랜지스터들, 고주파수 트랜지스터들, 다른 메모리 셀들, 및/또는 이들의 조합물들과 같은 능동 컴포넌트들을 포함할 수 있는, 집적 회로 또는 그 일부의 프로세싱 동안 제작될 수 있는 것과 같은, 프로세싱의 중간 스테이지에서의 디바이스에 대한 묘사를 포함할 수 있다.
먼저 방법(200)을 참고하여, 방법(200)은 몇몇 실시예들에 따라, 예를 들어, 후속 ALD 프로세스 이전에 일함수층의 두께를 감소시키기 위하여 (예를 들어, 일함수층의) 성막전 처리를 수행하기 위한 일반적 프로세스 흐름을 제공한다. 본 개시물의 실시예들에 따른 프로세스들 및 예시적인 관련 구조물들의 추가적 세부사항들은 도 3 및 4의 예시들을 참고로 하여 하기에 더욱 상세히 논의된다. 방법(200)은 계면층이 기판(102) 위에 형성되는 블록(202)에서 시작되고, 형성된 계면층은 게이트 유전체(106)의 일부분으로서 상기 설명된 계면층과 실질적으로 유사할 수 있다. 방법(200)은 하이-K 유전체층이 계면층 위에 형성되는 블록(204)으로 진행되고, 하이-K 유전체층은 게이트 유전체(106)의 일부분으로서 상기 설명된 하이-K 유전체층과 실질적으로 유사할 수 있다. 몇몇 경우들에 있어서, 하이-K 캡핑층은 하이-K 유전체층 위에 형성될 수 있다.
하이-K 유전체층의 형성 이후에, 방법(200)은 그 후 일함수 금속이 하이-K 유전체층 위에 성막되는 블록(206)으로 진행된다. 몇몇 실시예들에서, 일함수 금속은 도 1b를 참고하여 상기 설명된 게이트 전극(108)의 일부이다. 대안적으로, 몇몇 실시예들에서, 일함수 금속은 도 1b를 참고하여 상기 설명된 금속층(164)의 일부이다. 본 명세서에서 사용될 때, 용어 “일함수 금속”은 게이트 전극(108)의 일함수의 값을 설정하는데 사용되는 층을 설명하기 위해 사용된다. 다양한 실시예들에서, 일함수 금속은 TiN, TaN, TiAlC, TiAl, TiSiN, TaSi, TiAlN, 이들의 조합물, 또는 다른 적절한 금속을 포함할 수 있다. 따라서, 몇몇 실시예들에서, 하이-K 유전체층 위에 성막되는 일함수 금속층은 게이트 전극(108)의 일함수의 값을 설정하도록 구성되는 복수의 층들을 포함할 수 있다. 다양한 실시예들에서, 일함수 금속은 ALD를 사용하여 형성될 수 있다. 예로서, 일함수 금속은 약 200-600 ℃의 온도에서 ALD에 의해 성막될 수 있다. 몇몇 경우들에 있어서, 일함수 금속은 대안적으로 PVD, CVD, 전자 빔(e-beam) 증발, 및/또는 다른 적절한 프로세스를 사용하여 형성될 수 있다. 몇몇 실시예들에서, 성막된 일함수 금속(예를 들어, ALD에 의해 성막된)의 표면은 (예를 들어, 일함수 금속의 성막 이후에 외부 분위기로의 노출로 인해) 산화되어, 일함수 금속층 상에 ALD 금속 산화 표면을 형성한다.
적어도 몇몇 현재의 프로세스들에서, 일함수 금속의 산화(ALD 금속 산화 표면의 형성)는 산화된 일함수 금속 상에 후속하여 성막된 금속층에 대한 로딩 효과를 초래할 수 있다. 본 명세서에서 사용될 때, 용어 “로딩 효과”는 산화된 일함수 금속의 결과로서, 산화된 일함수 금속 위로 성막된 금속층의 특징/특성의 원치 않는 변경을 설명하는데 사용된다. 본 개시물의 실시예들은 후속 금속층의 성막 이전에 일함수 금속의 산화된 층의 제거(또는 실질적 제거)를 제공하고, 그에 의해 후속하여 성막된 금속층의 원하는 특징/특성을 보존한다. 몇몇 경우들에 있어서, 일함수 금속의 산화된 층의 제거와 동시에 그리고 그 결과로서, 다음 금속층의 성막 이전에 아래 놓인 일함수 금속층의 두께를 감소시키는데 전처리 프로세스가 사용될 수 있다.
방법(200)은 그 후 일함수 금속의 두께를 감소시키기 위해 일함수 금속의 전처리 프로세스가 수행되는 블록(208)으로 진행된다. 블록(208)의 실시예에서, ALD 금속 산화 표면(예를 들어, 일함수 금속의 산화된 층)은 ALD 금속 산화 표면을 처리하고, 일함수 금속 위에 후속 금속막을 성막하기 이전에 일함수 금속의 두께를 감소시키기 위해, Cl-계 또는 F-계 금속 전구체를 포함하는 전처리 프로세스에 의해 제거될 수 있다. 몇몇 실시예들에서, Cl-계 또는 F-계 금속 전구체는 TiClx, TaClx, TiFx, HfClx, WFx 또는 WClx를 포함하며, 여기서 ‘x’는 약 1-6와 동일하다. 다양한 실시예들에서, 전처리 프로세스 및 뒤따르는 금속막 성막은 예를 들어, ALD 클러스터 툴과 같은 프로세싱 시스템 내에서 수행되는 인 시튜 프로세스이다. 예로서, 그리고 전처리 프로세스 동안에, Cl-계 또는 F-계 금속 전구체는 예를 들어, 약 300-1000 ℃의 전처리 프로세싱 온도에서 그리고 약 100-8000 sccm(standard cubic centimeters per minute)의 유량으로, 프로세싱 시스템의 프로세싱 챔버(예를 들어, 프로세싱 챔버는 ALD 금속 산화 표면을 갖는 기판을 내장함) 내로 도입될 수 있다. 다양한 예시들에서, 전처리 프로세싱 조건들(예를 들어, Cl-계 또는 F-계 금속 전구체, 전처리 온도, 및 Cl-계 또는 F-계 금속 전구체의 유량의 선택을 포함함)은 Cl-계 또는 F-계 금속 전구체와 ALD 금속 산화 표면 사이에 열적 화학적인 반응을 유도하도록 선택되어, 전처리 프로세스의 결과로서, 일함수 금속의 산화된 층은 제거되거나 세정되고, 그에 의해 산화되지 않은, 깨끗한 일함수 금속 표면을 남긴다. 또한, 몇몇 실시예뜰에서 그리고 또한 전처리 프로세스의 결과로서, 일함수 금속(또는 전처리 프로세스에 의해 처리되는 다른 금속)의 두께는 감소된다. 몇몇 실시예들에서, (예를 들어, 일함수층의) 개별적인 엑스-시튜 전처리에 뒤이은 다음 금속층의 성막은 마찬가지로 몇몇 장점들(예를 들어, 문턱 전압 향상)을 제공할 수 있다.
전처리 프로세스 이후에, 방법(200)은 그 후 다음(후속) 금속층이 전처리된, 박형화된 일함수 금속층 위에 성막되는 블록(210)으로 진행된다. 몇몇 실시예들에서, 다음 금속층은 ALD에 의하여 성막될 수 있는 N-금속층(예를 들어, TiAlC와 같은)을 포함한다. 몇몇 경우들에 있어서, TiN 층은 N-금속층 위에 선택적으로 성막될 수 있고, 그러한 TiN 층은 ALD에 의해 또한 성막될 수 있다. 또한, 몇몇 예시들에서, 그러한 TiN 층은 N-금속층의 성막 이후에 인시튜로, 순차적으로 성막될 수 있다. 예씨로서, 그리고 몇몇 실시예들에서, 다음 금속층(및 선택적으로 후속하여 성막된 TiN 층)은 또한 도 1a를 참고로 하여 상기 설명된 게이트 전극(108)의 일부일 수 있다. 대안적으로, 몇몇 실시예들에서, 다음 금속층은 또한 도 1b를 참고하여 상기 설명된 금속층(164)의 일부이다. 부가적으로, 몇몇 실시예들에서, 전처리된 일함수층 위에 성막된 다음 금속층(들)은 (예를 들어, 상기 설명된 것들에 더하여) 하나 이상의 다른 층들을 포함할 수 있다. 몇몇 경우들에 있어서, 다음 금속층(들) 및 전처리된 일함수층 위에 성막된 임의의 다른 층들은 게이트 전극(108)의 일함수의 값을 설정하는데 또한 사용될 수 있다. 특히, 상기 설명된 바와 같이 전처리 프로세스 동안에 일함수 금속의 산화된 층은 세정/제거되었기 때문에, 다음 금속층은 산화되지 않은, 깨끗한 일함수 금속 표면 위로 성막될 수 있다. 이로써, 다음 금속층이 아래 놓인 일함수 금속의 로딩 효과들(예를 들어, 산화된 층으로 인한)의 대상이 되지 않음에 따라, 성막된 다음 금속층의 원하는 특징/특성은 보존된다. 또한 결과적으로, 본 개시물의 실시예들은 향상된 문턱 전압 및 향상된 디바이스 신뢰성을 갖는 디바이스들(예를 들어, 트랜지스터(100))을 초래한다. 또한, 상기 논의된 바와 같이, 전처리 프로세스는 일함수 금속(또는 전처리 프로세스에 의하여 처리된 다른 금속)의 두께를 또한 감소시킬 수 있다. 달리 말하면, 본 명세서에 설명된 바와 같이 전처리 프로세스를 수행함으로써, 일함수층의 두께는 감소될 수 있고, 후속하여 성막된 N-금속층은 N-금속층을 성막하기 위하여 실질적으로 동일한 개수의 ALD 성장 사이클들을 사용하면서, (전처리되지 않은 일함수층 상에 성막된 N-금속층에 대한 것보다) 더 두꺼워질 수 있다. 일반적으로, 본 명세서에 설명된 바와 같은 전처리 프로세스를 수행하는 것은, 일함수층의 두께의 감소를 초래할 수 있고, 일함수층의 일함수의 값을 변화시키고, 그에 의해 문턱 전압(Vt)의 값을 변화(향상)시킬 수 있다.
방법(200)에 따라 제작되는 디바이스(예를 들어, 트랜지스터(100))는 본 기술분야에 알려진 다양한 피쳐들 및 영역들을 형성하기 위하여 추가적 프로세싱을 겪을 수 있다. 예를 들어, 후속 프로세싱은 하나 이상의 디바이스들(예를 들어, 하나 이상의 트랜지스터들(100))을 포함할 수 있는 기능적 회로를 형성하기 위해 다양한 피쳐들을 연결하도록 구성된, 디바이스를 포함하는 기판 상의 다양한 콘택들/비아들/라인들 및 다층 상호연결 피쳐들(예를 들어, 금속층들 및 층간 유전체들)을 형성할 수 있다. 발전된 예시에서, 다층 상호연결부는 비아들 또는 콘택들과 같은 수직 상호연결부들, 및 금속 라인들과 같은 수평 상호연결부들을 포함할 수 있다. 다양한 상호연결 피쳐들은 구리, 텅스텐 및/또는 실리사이드를 포함하는 다양한 전도성 재료들을 이용할 수 있다. 일예에서, 다마신 및/또는 듀얼 다마신 프로세스가 구리 관련 다층 상호연결 구조물을 형성하는데 사용된다. 또한, 부가적인 프로세스 단계들은 방법(200) 이전에, 동안에, 및 이후에 구현될 수 있으며, 상기 설명된 몇몇 프로세스 단계들은 방법(200)의 다양한 실시예들에 따라 교체되거나 제거될 수 있다. 추가적 예로서, 다양한 실시예들에서, 방법(200)은 특히, N-타입 초저 문턱 전압(N-uLVT, N-type ultra-low threshold voltage) 디바이스에 대해, 또는 N-타입 표준 문턱 전압(N-SVT, N-type standard threshold voltage)에 대해 사용될 수 있는 게이트 스택의 형성에 적용될 수 있다.
이제 도 3 및 4를 참고하면, 본 명세서에 개시된 실시예들에 따른, 전처리 프로세스를 수행하지 않고 프로세싱된 디바이스에 대한(도 3), 그리고 전처리 프로세스를 사용하여 프로세싱된 디바이스에 대한(도 4) 단면 투과 전자 현미경(TEM, transmission electron microscope) 이미지들이 예시된다. 도 3 및 4는 층들의 스택-업(stack-up)을 위한 예시적 조성들을 예시한다는 것에 유념하라. 이들 예시적인 조성들은 단지 참고의 용이성을 위해 제공되며, 구체적으로 청구되는 것 너머로 제한하도록 의도되는 것은 아니다. 본 개시물의 범위 내의 다양한 조성들은 (예를 들어, 단일 게이트 스택 내에) 구체적으로 본 명세서에 언급되는 그러한 층들을 포함하는 및/또는 넘어서는, 하나 이상의 일함수층들, 하나 이상의 배리어층들, 하나 이상의 캡핑층들, 하나 이상의 금속 충전층들, 하나 이상의 폴리실리콘층들, 하나 이상의 실리사이드층들, 하나 이상의 도핑된 층들, 또는 다른 적절한 층들을 포함할 수 있으며, 이는 주어진 기술 또는 애플리케이션에 대하여 필요한 또는 원하는 바에 따라 구성될 수 있다. 부가적으로, 몇몇 실시예들에서, 본 명세서에 설명되는 전처리 프로세스 및 후속 금속층 성막 프로세스들은 주어진 게이트 스택에 대하여 복수회 반복될 수 있다. 몇몇 예시들에서, 전처리 프 로세스는 후속 금속층의 성막 이전에 특정 금속층(예를 들어, 특정 일함수 금속층)을 처리하기 위해 복수회 반복될 수 있다.
논의의 명료성을 위해, 트랜지스터 문턱 전압(Vt) 및 플랫밴드(flatband) 전압(Vfb)은 일반적으로 다음과 같이 표현될 수 있다는 것에 유념한다:
Figure pat00001
Vt 및 Vfb에 대한 이들 2개 수식들로부터, Vt는 플랫밴드 전압에서의 변화들에 의해 영향을 받고, 플랫밴드 전압이 일함수(φms)에 좌우된다는 것이 명백해진다.
먼저 도 3의 예시적인 조성을 참고하면, TaN 층 위에 TiAlC 층을 포함하는 구조물이 여기에 예시된다. 몇몇 경우들에 있어서, TaN 층은 상기 설명된 일함수층일 수 있으며, TiAlC 층은 상기 설명된 N-금속층일 수 있다. 다양한 예시들에서, TaN 층 및 TiAlC 층은 각각 도 1a 및 도 1b를 참고하여 상기 설명된 게이트 전극(108) 또는 금속층(164)의 부분일 수 있다. 도시된 바와 같이, 그리고 몇몇 실시예들에서, TaN 층은 약 16 옹스트롬의 두께를 가질 수 있고, TiAlC 층은 약 42 옹스트롬의 두께를 가질 수 있다. 도 3의 예시적인 구조에 대해, 본 명세서에 설명된 바와 같은 전처리 프로세스가 수행되지 않을 수 있다는 것에 유념하라. 따라서, 예를 들어, TaN 층의 성막 이후에, TiAlC는 전처리 프로세스를 수행하지 않고 TaN 층 위에 직접 성막될 수 있다. 상기 설명된 바와 같이, TaN 층의 일함수 값은 TaN 층의 두께에 좌우된다. 따라서, 도 3의 예시적인 구조물에 대한 일함수의 값은 TaN 층의 두께에 적어도 부분적으로 기반할 것이며, 이는 결국 플랫밴드 전압(Vfb)을 적어도 부분적으로 결정할 것이고, 이는 결국 도 3의 예시적인 구조를 포함하는 디바이스에 대한 문턱 전압을 적어도 부분적으로 결정할 것이다.
다음으로 도 4의 예시적인 조성을 참고하면, 도 3의 예시적인 구조물과 유사하게, TaN 층 위에 TiAlC 층을 포함하는 구조물이 여기에 예시된다. 다양한 예시들에서, TaN 층 및 TiAlC 층은 각각 도 1a 및 도 1b를 참고하여 상기 설명된 게이트 전극(108) 또는 금속층(164)의 부분일 수 있다. 도 3의 예와 대조적으로, 도 4의 예시적인 구조물에 대해, 본 명세서에 설명된 바와 같은 전처리 프로세스가 TiAlC 층의 성막 이전에 하이-K(HK)/금속 게이트(MG) 스택의 TaN 층(예를 들어, 일함수층)을 처리하기 위하여 수행된다. 다양한 실시예들에서, TaN 층을 처리하기 위하여 수행되는 전처리 프로세스는 엑스 시튜 또는 인 시튜 전처리 프로세스를 포함할 수 있다. 도 4의 예에서, TaN 층에 적용된 전처리 프로세스는 WClxx 가스 처리를 포함할 수 있다. 그러나, 상기 설명된 바와 같이, 다른 [Cl] 및/또는 불소 [F]-계 금속 전구체들이 본 명세서에 설명된 전처리 프로세스를 수행하는데 사용될 수 있다. 예를 들어, 몇몇 실시예들에서, Cl-계 또는 F-계 금속 전구체는 TiClx, TaClx, TiFx, HfClx, WFx 또는 WClx를 포함할 수 있으며, 여기서 ‘x’는 약 1-6와 동일하다. 전처리 프로세스의 결과로서, (이전에 산화되었을 수 있는) TaN 층의 일부분은 제거될 수 있어, TaN 층의 두께는 (예를 들어, 약 8-10 옹스트롬으로) 감소된다. 몇몇 실시예들에서, TiAlC는 (예를 들어, ALD에 의해) 순차적으로 성막될 수 있고, 몇몇 경우들에 있어서, TaN 층의 전처리를 수행한 이후에 인 시튜로 성막될 수 있다. 몇몇 실시예들에서, 성막된 TiAlC 층은 따라서 전처리 프로세스를 포함하지 않는도 3의 예에 대해 더 두꺼울 수 있다. 또한, 다양한 실시예들에서, 도 3 및 4의 예시적인 구조들 양자 모두에 대한 TiAlC 층을 위한 ALD 성장 사이클들의 개수는 실질적으로 동일할 수 있다. 달리 말하면, 본 명세서에 설명된 바와 같이 전처리 프로세스를 수행함으로써, TaN 층의 두께는 감소될 수 있고, 후속하여 성막된 TiAlC 층은 TiAlC 층을 성막하기 위하여 실질적으로 동일한 개수의 ALD 성장 사이클들을 사용하면서, (전처리되지 않은 경우보다) 더 두꺼워질 수 있다. 상기 언급된 바와 같이, TaN 층의 일함수 값은 TaN 층의 두께에 좌우된다. 따라서, 도 4의 예시적인 구조물에 대한 일함수의 값은 적어도 부분적으로 TaN 층의 감소된 두께에 기반하여, 도 3의 예시적인 구조물에 대한 일함수 값과 상이할 것이며, 이는 결국 도 4의 예시적인 구조물을 포함하는 디바이스에 대한 문턱 전압 및 플랫밴드 전압(Vfb)에 영향을 미칠 것이다. 일반적으로, 본 명세서에 설명된 바와 같은 전처리 프로세스를 수행하는 것은, 일함수층의 두께의 감소를 초래할 수 있고, 일함수층의 일함수의 값을 변화시키고, 그에 의해 문턱 전압(Vt)의 값을 변화(향상)시킬 수 있다.
이제 도 5를 참고하면, 예시적인 멀티-챔버 프로세싱 시스템(500)의 개략적인 상면도가 여기에 예시된다. 몇몇 실시예들에서, 시스템(500)은 "클러스터 툴”로서 동등하게 지칭될 수 있다. 시스템(500)은 일반적으로 로드 록 챔버들(502, 504), 웨이퍼 핸들링 챔버(506), 및 복수의 프로세싱 챔버들(1-6)을 포함할 수 있다. 다양한 실시예들에서, 로드 록 챔버들(502, 504)은 시스템(500) 내부 및 외부로의 기판들의 이송을 제공한다. 다양한 실시예들에서, 시스템(500)은 진공 하에 있고, 로드 록 챔버들(502, 504)은 (예를 들어, 기계적 펌프 및/또는 터보몰레큘러 펌프(turbo molecular pump)에 의하여) 시스템(500) 내로 도입된 기판들을 “펌프 다운(pump down)”할 수 있다. 몇몇 실시예들에서, 로드 록 챔버들(502, 504)은 단일 웨이퍼 또는 복수의 웨이퍼들(예를 들어, 카세트 내로 로딩된)을 수용하도록 적응될 수 있다. 예로서, 로드 록 챔버들(502, 504)은 게이트 밸브에 의해 웨이퍼 핸들링 챔버(506)로부터 분리될 수 있어, 로드 록 챔버들(502, 504) 중 하나 또는 둘 모두가 통기될 때, 웨이퍼 핸들링 챔버(506)가 진공 하에 남아있도록 허용한다.
다양한 실시예들에서, 웨이퍼 핸들링 챔버(506)에는 기판 프로세싱 챔버들(1-6) 중 임의의 것과 로드 록 챔버들(502, 504) 사이에 기판들을 이송하도록, 수평, 수직 및/또는 회전 축 중 임의의 축을 따라서 스무스하게 이동할 수 있는 자동화된 로봇 아암(robotic arm)이 구비된다. 각각의 프로세싱 챔버(1-6)는 원자층 증착(ALD), CVD, PVD, 에칭, 전처리/예비-소크, 디-가싱(de-gassing), 어닐링과 같은 복수의 기판 프로세싱 동작들 뿐 아니라, XPS 분석, AFM 분석과 같은 복수의 계측 동작들, 및/또는 다른 적절한 프로세싱 또는 계측 동작들을 수행하도록 구성될 수 있다. 다양한 실시예들에서, 시스템(500)은 예를 들어, 시스템(500)에 의하여 수행될 특정 프로세스에 대하여 필요한 바에 따라 더 많거나 더 적은 프로세싱 챔버들을 가질 수 있다.
본 명세서에 설명된 다양한 실시예들은 현재 기술에 대해 수 개의 장점들을 제공한다. 본 명세서에서 반드시 모든 장점들이 논의되지는 않았으며, 특정 장점이 모든 실시예들에 대해 요구되는 것은 아니고, 다른 실시예들은 상이한 장점들을 제공할 수 있다는 것이 이해될 것이다. 일 예로서, 본 명세서에 논의된 실시예들은 예를 들어, 전처리된 층 위에 후속 원자층 증착(ALD) 프로세스(예를 들어, 후속 ALD 금속층 성막) 이전에 일함수층의 두께를 감소시키기 위하여 (예를 들어, 일함수층의) 성막전 처리에 관련되는 구조물들 및 방법들, 그리고 그것에 의해 형성되는 구조물들을 포함한다. 또한, 본 개시물의 실시예들은 일함수 튜닝을 달성하기 위해 효율적으로 이용될 수 있다. 예를 들어, 다양한 실시예들에서, 일함수층의 두께의 감소는 일함수층의 일함수의 값을 변화시키고, 그에 의해 문턱 전압(Vt)의 값을 변화(향상)시킬 수 있다. 다양한 실시예들에서, 성막전 처리 프로세스(전처리 프로세스)는 염소 [Cl] 및/또는 불소 [F]-계 금속 전구체 예비-소크 또는 전처리 프로세스를 사용함으로써, (예를 들어, 일함수 층의) 산화된 표면을 처리하는 것을 포함한다. 본 명세서에 설명된 전처리 프로세스는 (예를 들어, 일함수 층의) 금속 표면 로딩 효과들을 효율적으로 완화시키고, 그에 의해 향상된 디바이스 문턱 전압(Vt)을 초래할 수 있다. 따라서, 본 개시물의 적어도 몇몇 장점들은, 클러스터 툴(예를 들어, 챔버들이 함께 클러스터링되는 ALD 클러스터 툴)과 같은 프로세싱 시스템 내에 함께/순차적으로(예를 들어, 인 시튜로) 수행될 수 있는, 적절한 다음 금속층(예를 들어, 다른 일함수층, 배리어층, 캡층, 또는 다른 적절한 다음 금속층)의 성막 이전에, 일함수 세팅층(예를 들어, N-타입 일함수층)을 처리(및 박형화)하기 위해 [Cl] 및/또는 [F]-계 금속 전구체 예비-소크 프로세스를 사용함으로써 디바이스 Vt를 향상시키는 것을 포함한다. 본 개시물의 실시예들은 상기 설명된 바와 같이, 동시에 (예를 들어, ALD 프로세싱을 사용하여) 갭 충전 효과를 개선시키는데 또한 사용될 수 있다. 몇몇 실시예들에서, (예를 들어, 일함수층의) 개별적인 엑스-시튜 전처리에 뒤이은 다음 금속층의 성막은 마찬가지로 몇몇 장점들(예를 들어, 문턱 전압 향상)을 제공할 수 있다.
본 기술분야의 당업자들이 본 개시물의 양상들을 보다 잘 이해할 수 있도록, 전술한 내용은 수 개의 실시예들의 피쳐들을 약술한다. 본 기술분야의 당업자들은 자신들이 여기서 소개된 실시예들의 동일한 목적들을 실행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조들을 설계하거나 또는 수정하기 위한 기초로서 본 개시내용을 손쉽게 이용할 수 있다는 것을 인식해야 한다. 본 기술분야의 당업자들은 또한 그러한 등가적 구성들이 본 개시물의 사상과 범위를 벗어나지 않는다는 것과, 본 개시물의 사상과 범위를 벗어나지 않고서 당업자들이 본 발명에 대한 다양한 변경들, 대체들, 및 개조들을 행할 수 있다는 것을 자각해야 한다.

Claims (10)

  1. 반도체 디바이스 제작 방법에 있어서,
    기판 위에 게이트 유전체층을 형성하는 단계;
    상기 게이트 유전체층 위에 제1 두께를 갖는 일함수(work-function) 금속층을 성막하는 단계;
    상기 일함수 금속층의 전처리 프로세스를 수행하는 단계 ― 상기 전처리 프로세스는 처리된 일함수 금속층을 형성하기 위해 상기 일함수 금속층의 상부면으로부터 산화층(oxidized layer)을 제거하고, 상기 처리된 일함수 금속층은 상기 제1 두께 미만의 제2 두께를 가짐 ― ; 및
    상기 전처리 프로세스를 수행한 이후에, 상기 처리된 일함수 금속층 위에 다른 금속층을 성막하는 단계
    를 포함하는, 반도체 디바이스 제작 방법.
  2. 제1항에 있어서,
    상기 다른 금속층을 성막하는 단계는, 상기 기판을 진공 상태 하에 유지하면서, 상기 전처리 프로세스 이후에 순차적으로 수행되는 것인, 반도체 디바이스 제작 방법.
  3. 제1항에 있어서,
    상기 전처리 프로세스는 TiClx, TaClx, TiFx, HfClx, WFx, 및 WClx로 구성되는 그룹으로부터 선택된 전구체를 포함하며, 여기서 x는 1 내지 6인 것인, 반도체 디바이스 제작 방법.
  4. 제1항에 있어서,
    상기 전처리 프로세스는 상기 일함수 금속층의 띠끝(band edge)을 시프트시키는 것인, 반도체 디바이스 제작 방법.
  5. 반도체 디바이스 제작 방법에 있어서,
    게이트 유전체층 위에 제1 두께를 갖는 일함수 금속층을 형성하는 단계;
    상기 일함수 금속층의 표면층을 산화시키는 단계;
    프로세싱 시스템의 제1 챔버 내에서 상기 산화된 표면층을 제거하여, 박형화된(thinned) 일함수 금속층을 형성하는 단계 ― 상기 박형화된 일함수 금속층은 상기 제1 두께 미만의 제2 두께를 가짐 ― ; 및
    상기 프로세싱 시스템의 진공 상태를 유지하면서, 상기 프로세싱 시스템의 제2 챔버 내에서 상기 박형화된 일함수 금속층 위에 후속 금속층을 성막하는 단계
    를 포함하는, 반도체 디바이스 제작 방법.
  6. 반도체 디바이스에 있어서,
    게이트 스택이 상부에 형성된 기판을 포함하며,
    상기 게이트 스택은:
    상기 기판 위에 배치된 게이트 유전체층;
    상기 게이트 유전체층 위에 배치된 전처리된 일함수 금속층 ― 상기 전처리된 일함수 금속층은 Cl-계 전구체 처리된 층 및 F-계 전구체 처리된 층 중 적어도 하나를 포함함 ― ; 및
    상기 전처리된 일함수 금속층 위에 배치된 후속 금속층
    을 포함하는 것인, 반도체 디바이스.
  7. 제6항에 있어서,
    상기 전처리된 일함수 금속층은 TiN, TaN, TiAlC, TiAl, TiSiN, TaSi, 및 TiAlN 중 적어도 하나를 포함하는 것인, 반도체 디바이스.
  8. 제6항에 있어서,
    상기 후속 금속층은 공극이 없는(void-free) 것인, 반도체 디바이스.
  9. 제6항에 있어서,
    상기 후속 금속층은 다른 일함수 금속층, 배리어층, 캡핑층, 또는 충전층을 포함하는 것인, 반도체 디바이스.
  10. 제6항에 있어서,
    상기 후속 금속층은 TiAlC층을 포함하는 것인, 반도체 디바이스.
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