KR101928147B1 - 원자층 성막 방법 및 그 구조체 - Google Patents

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신이 리
청치앙 우
다유안 리
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Abstract

일함수 조정을 달성하기 위하여 (예컨대, 일함수층의) 사전 성막 처리를 제공하는 방법 및 구조체가 개시된다. 다양한 실시예에서, 기판 위에 게이트 유전체층이 형성되고, 일함수 금속층이 게이트 유전체층 위에 성막된다. 몇몇 실시예에서, 일함수 금속층의 전처리 프로세스를 포함하는 제1 인시츄 프로세스가 수행된다. 일례로서, 전처리 프로세스는 일함수 금속층의 산화된 층을 제거하여 처리된 일함수 금속층을 형성한다. 몇몇 실시예에서, 제1 인시츄 프로세스를 수행한 후에, 처리된 일함수 금속층 위에 다른 금속층의 성막 프로세스를 포함하는 제2 인시츄 프로세스가 수행된다.

Description

원자층 성막 방법 및 그 구조체{ATOMIC LAYER DEPOSITION METHODS AND STRUCTURES THEREOF}
관련 출원들에 대한 상호 참조
본 출원은 2015년 10월 20일자로 출원된 미국 가출원 제62/244,097호의 이익을 청구한다.
기술분야
본 발명은 원자층 성막 방법 및 그 구조체에 관한 것이다.
전자 산업에서는 점점 더 복잡하고 정교한 많은 기능들을 동시에 지원할 수 있는 더 작고 더 빠른 전자 디바이스에 대한 요구가 끊임없이 증가하고 있다. 따라서, 반도체 산업에 있어서의 계속적인 추세는 저비용, 고성능, 및 저전력의 집적 회로(IC; integrated circuit)를 제조하는 것이다. 지금까지, 이러한 목적들은 반도체 IC 치수를 축소하여(예컨대, 최소 피쳐 크기) 생산 효율을 개선시키고 관련 비용을 절감시킴으로써 대부분 달성되어 왔다. 그러나, 그러한 축소는 또한 반도체 제조 프로세스에 대해 복잡도를 증가시켰다. 따라서, 반도체 IC 및 디바이스에서의 계속적인 진보의 실현에는 반도체 제조 프로세스 및 기술에 있어서도 유사한 진보가 요구된다.
예컨대, 금속 게이트 전극 및 고-K 게이트 유전체(high-K gate dielectric)가 전통적인 폴리실리콘 게이트 전극 및 이산화실리콘 유전체를 대체함에 따라, 주요 도전 과제들 중 하나는 적절한 일함수(work function)의 값을 갖는 금속 전극층을 찾는 것이었다. 이를 위해, [예컨대, 전도 대역단(conduction band-edge) 근처에, 원자가 대역단(valence band-edge) 근처에, 또는 중간 간극(mid-gap) 근처에] 다양한 일함수 값을 갖는 다양한 금속 전극층들, 및 이들의 조합이 다양한 디바이스 종류(예컨대, 2D 및/또는 3D N형/P형 FET)에서의 적용을 위해 조사되었다. 일반적으로, 다양한 일함수 조정 기술에 많은 관심이 기울어졌다. 그러나, 적어도 몇몇 기존의 프로세스에서, 주어진 금속층의 효과적인 일함수는 적절한 조정 노브의 결핍에 의해 제한된다. 몇몇의 전통적인 일함수 조정 방안은 단순히 금속층의 두께를 조절한다. 예컨대, 일함수 금속 로딩의 영향을 극복하려는 노력으로 두꺼운 금속층이 때때로 사용될 수 있다. 게다가, 몇몇 기존의 프로세스에서, 열악한 금속층의 성막이 금속층에 간극 또는 공극을 유발하여 디바이스 성능에 악영향을 미칠 수 있다.
따라서, 기존의 기술은 모든 관점에서 전체적으로 만족스럽지 못한 것으로 판명되었다.
일함수 조정을 달성하기 위하여 (예컨대, 일함수층의) 사전 성막 처리를 제공하는 방법 및 구조체가 개시된다. 다양한 실시예에서, 기판 위에 게이트 유전체층이 형성되고, 일함수 금속층이 게이트 유전체층 위에 성막된다. 몇몇 실시예에서, 일함수 금속층의 전처리 프로세스를 포함하는 제1 인시츄 프로세스가 수행된다. 일례로서, 전처리 프로세스는 일함수 금속층의 산화된 층을 제거하여 처리된 일함수 금속층을 형성한다. 몇몇 실시예에서, 제1 인시츄 프로세스를 수행한 후에, 처리된 일함수 금속층 위에 다른 금속층의 성막 프로세스를 포함하는 제2 인시츄 프로세스가 수행된다.
본 개시의 양태는 첨부 도면과 함께 읽을 때에 이하의 상세한 설명으로부터 가장 잘 이해된다. 산업에 있어서의 표준적 실시에 따라, 다양한 피쳐들은 실척으로 도시되지 않는다는 점이 유념된다. 사실상, 다양한 특징부들의 치수는 논의의 명확도를 위해 임의로 증가 또는 감소될 수 있다.
도 1a는 몇몇 실시예에 따른 MOS 트랜지스터의 단면도이다;
도 1b는 본 개시의 하나 이상의 양태에 따른 FinFET 디바이스의 실시예의 사시도이다;
도 2는 몇몇 실시예에 따른, 일함수층의 사전 성막(pre-deposition) 처리를 수행하는 방법의 흐름도이다;
도 3a는 몇몇 실시예에 따른, 예시적인 금속 게이트 성막 프로세스에 따라 처리되는 제1 디바이스의 단면도를 예시한다;
도 3b는 몇몇 실시예에 따른, 예시적인 금속 게이트 성막 프로세스에 따라 처리되는 제2 디바이스의 단면도를 예시한다;
도 4a는 몇몇 실시예에 따른, 예시적인 금속 게이트 성막 프로세스에 따라 처리되고 인시츄(in-situ) 사전 성막 처리를 포함하는 제1 디바이스의 단면도를 예시한다;
도 4b는 몇몇 실시예에 따른, 예시적인 금속 게이트 성막 프로세스에 따라 처리되고 인시츄 사전 성막 처리를 포함하는 제2 디바이스의 단면도를 예시한다;
도 5a는 몇몇 실시예에 따른 예시적인 다중 챔버 프로세싱 시스템의 개략적인 평면도이다;
도 5b는 몇몇 실시예에 따른, 도 5a의 프로세싱 시스템의 프로세싱 챔버들 각각을 위해 가능한 구성의 예시적인 목록, 뿐만 아니라 인시츄에서 수행될 수 있는 예시적인 프로세스 흐름을 도시한다.
도 6은 몇몇 실시예에 따른 다양한 프로세싱 조건의 함수로서 플랫밴드 전압(Vfb; flatband voltage)을 보여주는 그래프를 예시한다.
이하의 개시는 제공된 주제의 상이한 피쳐들을 실행하기 위한 많은 상이한 실시예, 즉 예를 제공한다. 구성요소 및 배열의 특정한 예가 본 개시를 간소화하도록 아래에서 설명된다. 물론, 이들은 단지 예일 뿐이고 한정하도록 의도되지 않는다. 예컨대, 아래의 설명에서 제2 피쳐 위에 또는 제2 피쳐 상에 제1 피쳐의 형성은 제1 및 제2 피쳐가 직접적인 접촉 상태로 형성되는 실시예를 포함할 수 있고, 또한 제1 및 제2 피쳐가 직접적으로 접촉하지 않을 수 있도록 제1 및 제2 피쳐 사이에 추가의 피쳐가 형성될 수 있는 실시예를 포함할 수 있다. 게다가, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 간소화 및 명확화를 위한 것이고 설명되는 다양한 실시예들 및/또는 구성들 간의 관계를 자체가 결정하지 않는다.
또한, "밑에", "아래에", "하부", "위에", "상부" 등과 같이 공간적으로 상대적인 용어는 본 명세서에서 도면에 예시된 바와 같이 다른 요소(들) 또는 피쳐(들)에 대한 하나의 요소 또는 피쳐의 관계를 설명하도록 설명의 용이함을 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향 외에 사용 또는 작동 시에 디바이스의 여러 배향들을 포괄하기 위한 것이다. 장치는 달리 배향(예컨대, 90도 또는 다른 배향으로 회전)될 수 있고 본 명세서에 사용되는 공간적으로 상대적인 기술어는 마찬가지로 이에 따라 해석될 수 있다.
또한, 본 개시는 임의의 다양한 디바이스 종류에 채용될 수 있는, 게이트 스택 형성 방법 및 관련된 게이트 스택 구조체 형태의 실시예를 제공한다는 점이 유념된다. 예컨대, 본 개시의 실시예는 평면형 벌크 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET; metal-oxide-semiconductor field-effect transistor), FinFET 디바이스 등의 다중 게이트 트랜지스터(평면형 또는 수직형), 게이트 올 어라운드(GAA; gate-all-around) 디바이스, 오메가 게이트(Ω-gate) 디바이스, 또는 Pi 게이트(Π-gate) 디바이스, 뿐만 아니라 스트레인드 반도체 디바이스(strained-semiconductor device), 실리콘 온 절연체(SOI; silicon-on-insulator) 디바이스, 부분 공핍형 SOI 디바이스, 완전 공핍형 SOI 디바이스, 또는 당업계에 공지된 다른 디바이스에 사용하기에 적절한 게이트 스택을 형성하도록 사용될 수 있다. 게다가, 본 명세서에 개시된 실시예는 P형 및/또는 N형 디바이스의 형성에 채용될 수 있다. 당업자라면 본 개시의 양태로부터 이익을 얻을 수 있는 반도체 디바이스의 다른 실시예를 인지할 수 있다. 예컨대, 본 명세서에 설명되는 몇몇 실시예는 또한 접점, 비아, 또는 인터커넥트의 형성에 적용될 수 있다.
도 1a의 예를 참조하면, 도 1a에는 본 개시의 실시예를 포함할 수 있는 단지 하나의 디바이스 종류의 예를 제공하는 MOS 트랜지스터(100)가 예시되어 있다. 예시적인 트랜지스터(100)는 어떠한 방식으로든 제한이 되도록 의도되지 않고, 당업자라면 본 개시의 실시예가 전술한 것과 같은 다양한 다른 디바이스 종류 중 임의의 디바이스에 동등하게 적용될 수 있다는 것을 인지하리라는 점이 이해된다. 트랜지스터(100)는 기판(102) 상에 제조되고 게이트 스택(104)을 포함한다. 기판(102)은 실리콘 기판 등의 반도체 기판일 수 있다. 기판(102)은 기판(102) 상에 형성되는 전도층 또는 절연층을 비롯하여 다양한 층을 포함할 수 있다. 기판(102)은 당업계에 공지된 설계 요건에 따라 다양한 도핑 구성을 포함할 수 있다. 기판(102)은 또한 게르마늄, 실리콘 탄화물(SiC), 실리콘 게르마늄(SiGe), 또는 다이아몬드 등의 다른 반도체를 포함할 수 있다. 대안으로, 기판(102)은 화합물 반도체 및/또는 합금 반도체를 포함할 수 있다. 또한, 몇몇 실시예에서, 기판(102)은 에피택셜층(에피층; epi-layer)을 포함할 수 있고, 기판(102)은 성능 강화를 위해 변형될 수 있으며, 기판(102)은 실리콘 온 절연체(SOI) 구조체를 포함할 수 있고, 및/또는 기판(102)은 다른 적절한 강화 피쳐를 가질 수 있다.
게이트 스택(104)은 게이트 유전체(106) 및 게이트 유전체(106) 상에 배치되는 게이트 전극(108)을 포함한다. 몇몇 실시예에서, 게이트 유전체(106)는 실리콘 산화물층(SiO2) 또는 실리콘 산질화물(SiON) 등의 계면층을 포함할 수 있고, 그러한 계면층은 화학 산화, 열 산화, 원자층 성막(ALD; atomic layer deposition), 화학적 기상 증착(CVD; chemical vapor deposition), 및/또는 다른 적절한 방법에 의해 형성될 수 있다. 몇몇 예에서, 게이트 유전체(106)는 하프늄 산화물(HfO2) 등의 고-k 유전체층을 포함한다. 대안으로, 고-k 유전체층은 다른 고-k 유전체층, 예컨대 TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2, LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3 (STO), BaTiO3 (BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba,Sr)TiO3 (BST), Al2O3, Si3N4, 산질화물(SiON), 이들의 조합, 또는 다른 적절한 재료를 포함할 수 있다. 본 명세서에서 사용되고 설명되는 고-k 게이트 유전체는, 예컨대 열 실리콘 산화물(~3.9)보다 큰 높은 유전 상수를 갖는 유전체 재료를 포함한다. 또 다른 실시예에서, 게이트 유전체(106)는 이산화실리콘 또는 다른 적절한 유전체를 포함할 수 있다. 게이트 유전체(106)는 ALD, 물리적 증기 증착(PVD; physical vapor deposition), 산화, 및/또는 다른 적절한 방법에 의해 형성될 수 있다. 몇몇 실시예에서, 게이트 전극(108)은 게이트 퍼스트(gate first) 또는 게이트 라스트(gate last)(예컨대, 대체 게이트) 프로세스의 일부로서 성막될 수 있다. 다양한 실시예에서, 게이트 전극(108)은 W, TiN, TaN, WN, Re, Ir, Ru, Mo, Al, Cu, Co, Ni, 이들의 조합, 및/또는 다른 적절한 조성물 등의 전도층을 포함한다. 몇몇 예에서, 게이트 전극(108)은 N형 트랜지스터를 위한 제1 금속 재료와 P형 트랜지스터를 위한 제2 금속 재료를 포함할 수 있다. 따라서, 트랜지스터(100)는 이중 일함수 금속 게이트 구성을 포함할 수 있다. 예컨대, (예컨대, N형 디바이스를 위한) 제1 금속 재료는 기판 전도 대역의 일함수와 실질적으로 정렬되는, 또는 트랜지스터(100)의 채널 영역(114)의 전도 대역의 일함수와 적어도 실질적으로 정렬되는 일함수를 갖는 금속을 포함할 수 있다. 유사하게, (예컨대, P형 디바이스를 위한) 제2 금속 재료는 기판 원자가 대역의 일함수와 실질적으로 정렬되는, 또는 트랜지스터(100)의 채널 영역(114)의 원자가 대역의 일함수와 적어도 실질적으로 정렬되는 일함수를 갖는 금속을 포함할 수 있다. 따라서, 게이트 전극(104)은 N형 디바이스와 P형 디바이스를 모두 포함하는 트랜지스터(100)용 게이트 전극을 제공할 수 있다. 몇몇 실시예에서, 게이트 전극(108)은 대안으로 또는 추가적으로 폴리실리콘층을 포함할 수 있다. 다양한 예에서, 게이트 전극(108)은 PVD, CVD, 전자빔(e-빔) 증발, 및/또는 다른 적절한 프로세스를 이용하여 형성될 수 있다. 몇몇 실시예에서, 측벽 스페이서가 게이트 스택(104)의 측벽 상에 형성된다. 그러한 측벽 스페이서는 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, 또는 이들의 조합 등의 유전체 재료를 포함할 수 있다.
트랜지스터(100)는 게이트 스택(104)의 양측부에 인접하게 그리고 양측부 상에서 반도체 기판(102) 내에 각각 형성되는 소스 영역(110)과 드레인 영역(112)을 더 포함한다. 몇몇 실시예에서, 소스 영역(110)과 드레인 영역(112)은 확산형 소스/드레인 영역, 이온 주입형 소스/드레인 영역, 에피택셜 성장된 영역, 또는 이들의 조합을 포함한다. 트랜지스터(100)의 채널 영역(114)은 게이트 유전체(106) 아래에서 그리고 반도체 기판(102) 내에서 소스 영역(110)과 게이트 영역(112) 사이의 영역으로서 정의된다. 채널 영역(114)은 관련된 채널 길이 "L" 및 관련된 채널 폭 "W"을 갖는다. 트랜지스터(100)의 문턱 전압(threshold voltage; Vt)(즉, 턴온 전압)보다 큰 바이어스 전압(bias voltage)이 소스 영역(110)과 드레인 영역(112) 사이에 현재 인가된 바이어스 전압과 함께 게이트 전극(108)에 인가되는 경우에, 채널 영역(114)을 통해 소스 영역(110)과 드레인 영역(112) 사이에서 전류(예컨대, 트랜지스터 구동 전류)가 유동한다. [예컨대, 게이트 전극(108)에 또는 소스 영역(110)과 드레인 영역(112) 사이에 인가된] 주어진 바이어스 전압에 대해 생성된 구동 전류의 크기는 특히 채널 영역(114)을 형성하는 데에 사용되는 재료의 이동도의 함수이다. 몇몇 예에서, 채널 영역(114)은 실리콘(Si) 및/또는 게르마늄 등의 고-이동도 재료, 뿐만 아니라 당업계에 공지된 복수 개의 화합물 반도체 또는 합금 반도체 중 임의의 반도체를 포함한다. 고-이동도 재료는 실리콘(Si)보다 큰 전자 및/또는 정공 이동도를 갖는 재료를 포함하는데, 이 재료는 실온(300 K)에서 약 1350 cm2/V-s의 고유 전자 이동도 및 약 480 cm2/V-s의 정공 이동도를 갖는다.
도 1b를 참조하면, 도 1b에는 본 개시의 실시예를 포함할 수 있는 대안적인 디바이스 종류의 예를 제공하는 FinFET 디바이스(150)가 예시되어 있다. 일례로서, FinFET 디바이스(150)는 하나 이상의 핀 기반의 다중 게이트 전계 트랜지스터(FET; field-effect transistor)를 포함한다. FinFET 디바이스(150)는 기판(152), 기판(152)으로부터 연장되는 적어도 하나의 핀 요소(154), 격리 영역(156), 및 핀 요소(154) 상에 그리고 그 둘레에 배치되는 게이트 구조체(158)를 포함한다. 기판(152)은 실리콘 기판 등의 반도체 기판일 수 있다. 다양한 실시예에서, 기판(152)은 전술한 기판(102)과 실질적으로 동일할 수 있다.
기판(152)과 같이 핀 요소(154)는 실리콘 또는 게르마늄 등의 다른 원소 반도체; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, InGaAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 핀(154)은 포토리소그래피 및 에칭 프로세스를 비롯하여 적절한 프로세스를 이용하여 제조될 수 있다. 포토리소그래피 프로세스는 기판 위에 놓이는(예컨대, 실리콘층 상에) 포토레지스트층(레지스트)을 형성하는 것, 레지스트를 패턴에 대해 노광하는 것, 노광후 베이크 프로세스를 수행하는 것, 및 레지스트를 현상하여 레지스트를 포함하는 마스킹 요소를 형성하는 것을 포함할 수 있다. 몇몇 실시예에서, 레지스트를 패터닝하여 마스킹 요소를 형성하는 것은 전자빔(e-빔) 리소그래피 프로세스를 이용하여 수행될 수 있다. 이어서, 마스킹 요소는 에칭 프로세스가 리세스를 실리콘층에 형성하는 동안에 기판의 영역들을 보호하는 데에 사용될 수 있어, 연장 핀(154)이 남겨진다. 리세스는 건식 에칭(예컨대, 화학적 산화물 제거), 습식 에칭, 및/또는 다른 적절한 프로세스를 이용하여 에칭될 수 있다. 기판(152) 상에 핀(154)을 형성하는 방법의 많은 다른 실시예가 또한 사용될 수 있다.
복수 개의 핀(154) 각각은 또한 소스 영역(155)과 드레인 영역(157)을 포함하고, 소스/드레인 영역(155, 157)은 핀(154) 내에, 핀 상에, 및/또는 핀 둘레에 형성된다. 소스/드레인 영역(155, 157)은 핀(154) 위에서 에피택셜 성장될 수 있다. 게다가, 트랜지스터의 채널 영역은, 핀(154) 내에, 게이트 구조체(158) 아래에, 도 1b의 단면 AA'에 의해 획정되는 평면에 실질적으로 평행한 평면을 따라 배치된다. 몇몇 예에서, 핀의 채널 영역은 전술한 바와 같은 고-이동도 재료를 포함한다.
격리 영역(156)은 얕은 트렌치 격리(STI; shallow trench isolation) 피쳐일 수 있다. 대안으로, 필드 산화물(field oxide), LOCOS 피쳐, 및/또는 다른 적절한 격리 피쳐가 기판(152) 상에 및/또는 기판 내에 실시될 수 있다. 격리 영역(156)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 불소 도핑 실리케이트 유리(FSG; fluorine-doped silicate glass), 저-k 유전체, 이들의 조합, 및/또는 당업계에 공지된 다른 적절한 재료로 구성될 수 있다. 실시예에서, 격리 구조체는 STI 피쳐이고 기판(152) 내에 트렌치를 에칭함으로써 형성된다. 이어서, 트렌치는 격리 재료로 채워질 수 있고, 화학적 기계적 폴리싱(CMP; chemical mechanical polishing) 프로세스가 뒤따른다. 그러나, 다른 실시예가 가능하다. 몇몇 실시예에서, 격리 영역(156)은, 예컨대 하나 이상의 라이너층을 갖는 다중층 구조체를 포함할 수 있다.
게이트 구조체(158)는 핀(154)의 채널 영역 위에 형성되는 계면층(160), 계면층(160) 위에 형성되는 게이트 유전체층(162), 및 게이트 유전체층(162) 위에 형성되는 금속층(164)을 갖는 게이트 스택을 포함한다. 다양한 실시예에서, 계면층(160)은 게이트 유전체(106)의 부분으로서 설명된 계면층과 실질적으로 동일하다. 몇몇 실시예에서, 게이트 유전체층(162)은 게이트 유전체(106)와 실질적으로 동일하고 게이트 유전체(106)에 사용된 것과 유사한 고-k 유전체를 포함할 수 있다. 유사하게, 다양한 실시예에서, 금속층(164)은 전술한 게이트 전극(108)과 실질적으로 동일하다. 몇몇 실시예에서, 측벽 스페이서가 게이트 구조체(158)의 측벽 상에 형성된다. 측벽 스페이서는 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, 또는 이들의 조합 등의 유전체 재료를 포함할 수 있다.
본 개시의 실시예는 기존의 기술에 비해 이점을 제공하지만, 다른 실시예가 상이한 이점을 제공할 수 있고, 모든 이점이 본 명세서에서 논의된 것은 아니며, 특정한 이점이 모든 실시예에 대해 요구되지 않는다는 점이 이해된다. 예컨대, 본 명세서에서 논의되는 실시예는, (예컨대, 일함수층의) 사전 성막 처리 및 후속하는 원자층 성막(ALD) 프로세스(예컨대, 후속하는 ALD 금속층 성막)에 관한 방법 및 구조체와, 이에 의해 형성된 구조체를 포함한다. 몇몇 실시예에서, 사전 성막 처리와 후속하는 ALD 프로세스는 아래에서 설명되는 바와 같이 인시츄(in-situ)에서 수행된다. 본 명세서에 사용되는 바와 같이, "인시츄"라는 용어는 디바이스 또는 기판이 프로세싱 시스템(예컨대, 로드 록 챔버, 전달 챔버, 프로세싱 챔버, 또는 임의의 다른 유체 결합 챔버를 포함함) 내에서 유지되는 동안에 수행되는 프로세스, 그리고 예컨대 프로세싱 시스템이 기판을 진공 상태로 유지하는 곳을 설명하는 데에 사용된다. 따라서, "인시츄"라는 용어는 또한 일반적으로 처리되는 디바이스 또는 기판이 외부 환경(예컨대, 프로세싱 시스템의 외측)에 노출되지 않는 프로세스를 지칭하도록 사용될 수 있다. 게다가, 본 개시의 실시예는 N형 트랜지스터를 참조하여 주로 논의될 수 있지만, 본 명세서에서 기술되는 실시예는 P형 트랜지스터에 동등하게 적용될 수 있고, 그러한 실시는, 예컨대 후술되는 N형 디바이스 실시에 대한 대칭에 의해 당업자에 의해 쉽게 추론될 수 있다.
본 개시의 적어도 몇몇 실시예는 10 나노미터 또는 7 나노미터 프로세스 기술을 이용하여 제조되는 디바이스를 위한 일함수 조정에 관한 것이지만, 본 명세서에 개시되는 실시예는 본 개시의 범위로부터 벗어남이 없이 다른 프로세스 기술에 동등하게 적용될 수 있다는 점이 이해될 것이다. 게다가, 본 개시의 실시예는 (예컨대, ALD 프로세싱의 사용에 의한) 간극 충전 영향(gap fill impact)을 개선하도록 동시에 사용될 수 있다. 본 명세서에 사용되는 바와 같이, "간극 충전 영향"이라는 용어는 (예컨대, 대체 금속 게이트 프로세스에서) 게이트 금속 충전의 도전 과제를 설명하도록 사용될 수 있다. 몇몇 기존의 프로세스에서, 열악한 금속층 성막이 금속 게이트에 간극 또는 공극을 유발하여 디바이스 성능에 악영향을 미칠 수 있다. 금속 게이트층 성막에 유리하게는 ALD 프로세싱을 이용하는 본 개시의 실시예는, 실질적으로 공극이 없어 간극 충전 영향과 관련된 잠재적인 문제를 효과적으로 경감시킬 수 있는 고품질의 등각 금속 게이트층을 제공한다. 게다가, 적어도 몇몇 기존의 프로세스(예컨대, 몇몇의 10 또는 7 나노미터 프로세스)에서, 효과적인 일함수는 적절한 조정 노브의 결핍에 의해 제한된다. 따라서, 예컨대 층 두께 조절의 전통적인 일함수 조정 방안을 뛰어넘는 디바이스 성능을 더욱 향상시키는 효과적인 일함수 조정 노브에 대한 요구가 존재한다. 예컨대, (게이트 스택 성막을 위해 ALD를 채용하는) 적어도 몇몇 기존의 프로세스에서, 일함수 조정은 금속 표면 로딩 효과를 감소시키도록 더 많은 ALD 사이클의 성막에 의해 달성될 수 있다.
전술한 바와 같이, 본 개시의 실시예는 (예컨대, 일함수층의) 사전 성막 처리와 후속하는 ALD 프로세스, 및 이에 의해 형성되는 구조체에 관한 것이다. 본 명세서에 사용되는 바와 같이, "사전 성막 처리(pre-deposition treatment)"라는 용어는 "전처리(pre-treatment)", "사전 성막 소크(pre-deposition soak)", 또는 "프리-소크(pre-soak)"라는 용어들과 상호 교환 가능하게 사용될 수 있다. 따라서, 본 명세서에 개시된 다양한 실시예는 염소[Cl]계 및/또는 불소[F]계 금속 전구체의 프리-소크 또는 전처리 프로세스를 이용함으로써, (예컨대, ALD 금속 필름이 나중에 상부에 성막되는 일함수층의) 산화된 표면을 세척하는 것을 기초로 한다. 이 프리-소크/전처리 프로세스를 채용함으로써, 나중에 성막되는 ALD 필름의 일함수는 ALD 금속 필름의 성장률(및 이에 따라 두께)을 감소시킬 수 있는 하지 기판(예컨대, 산화층을 갖는 하지 일함수층 등)의 품질 또는 가변적인 기판 표면에 따라 좌우되지 않고, 이에 의해 디바이스 문턱 전압(Vt)이 개선된다. 따라서, 본 개시의 적어도 몇몇의 이점은 클러스터 툴(예컨대, 챔버들이 함께 무리를 이루는 ALD 클러스터 툴) 등의 프로세싱 시스템에서 (예컨대, 인시츄에서) 함께/연속적으로 수행되는 적절한 금속층(예컨대, 다른 일함수층, 배리어층, 캡층, 또는 다른 적절한 다음 금속층)의 성막 전에 일함수 설정층(예컨대, N형 일함수층)을 처리하기 위해 [Cl]계 및/또는 [F]계 금속 전구체 프리-소크 프로세스를 이용함으로써 디바이스 Vt를 개선시키는 것을 포함한다. 몇몇 실시예에서, 다음 금속층의 성막이 후속되는 (예컨대, 일함수층의) 별개의 엑스시츄(ex-situ) 전처리가 몇몇 이점(예컨대, 문턱 전압 개선)을 또한 제공할 수 있다는 점은 분명하다.
달리 말해서, ALD 금속 필름 표면의 산화 표면을 세척하기 위해 [Cl]/[F]계 금속 전구체 프리-소크를 이용함으로써 산화물이 없는 것을 기초로 하면, ALD 금속 필름의 다음 일함수는 그 두께 성장률을 감소시키도록 상이한 기판에 따라 좌우되지 않고 또한 Vt가 개선된다. Vt는 [Cl]/[F]계 금속 전구체 프리-소크 프로세스 및 함께 무리를 이룬 N-금속 일함수층-챔버를 이용함으로써 개선되게 된다.
이제, 도 2를 참조하면, 몇몇 실시예에 따라, (일함수층의) 사전 성막 처리 및 후속하는 ALD 프로세스를 수행하는 방법(200)이 예시되어 있다. 방법(200)은 도 1a를 참조하여 전술한 예시적인 트랜지스터(100) 등의 단일 게이트 평면형 디바이스에서, 뿐만 아니라 도 1b를 참조하여 전술한 FinFET 디바이스(150) 등의 다중 게이트 디바이스에서 실시될 수 있다. 따라서, 트랜지스터(100) 및/또는 FinFET(150)을 참조하여 전술한 하나 이상의 양태가 또한 방법(200)에 적용될 수 있다. 다양한 실시예에서, 방법(200)은 게이트 올 어라운드(GAA) 디바이스, 오메가 게이트(Ω-gate) 디바이스, 또는 Pi 게이트(Π-gate) 디바이스, 뿐만 아니라 스트레인드 반도체 디바이스, 실리콘 온 절연체(SOI) 디바이스, 부분 공핍형 SOI 디바이스, 완전 공핍형 SOI 디바이스, 또는 당업계에 공지된 다른 디바이스 등의 다른 디바이스에서 실시될 수 있다.
방법(200)의 부분 및/또는 방법(200)을 참조하여 논의되는 예시적인 트랜지스터 디바이스들 중 임의의 디바이스는 널리 공지된 상보적인 금속 산화물 반도체(CMOS; complementary metal-oxide-semiconductor) 기술 프로세스 흐름에 의해 제조될 수 있고, 이에 따라 본 명세서에서는 몇몇의 프로세스만이 간략하게 설명된다는 점이 이해된다. 또한, 본 명세서에서 논의되는 임의의 예시적인 트랜지스터 디바이스는 추가 트랜지스터, 양극 접합 트랜지스터, 레지스터, 캐패시터, 다이오드, 퓨즈 등과 같이 다양한 다른 디바이스 및 피쳐를 포함할 수 있지만, 본 개시의 진보적인 개념을 더 양호하게 이해하도록 간소화된다. 또한, 몇몇 실시예에서, 본 명세서에서 논의되는 예시적인 트랜지스터 디바이스(들)는 상호 연결될 수 있는 복수 개의 반도체 디바이스(예컨대, 트랜지스터)를 포함할 수 있다. 게다가, 몇몇 실시예에서, 본 개시의 다양한 양태는 게이트 라스트 프로세스 또는 게이트 퍼스트 프로세스 중 어느 하나에 적용 가능할 수 있다.
게다가, 몇몇 실시예에서, 본 명세서에서 설명되는 예시적인 트랜지스터 디바이스는, 정적 랜덤 엑세스 메모리(SRAM; static random access memory) 및/또는 다른 로직 회로, 레지스터, 캐패시터, 및 인덕터 등의 수동 구성요소, 그리고 P-채널 전계 효과 트랜지스터(PFET; P-channel field-effect transistor), N-채널 FET(NFET), 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET; metal-oxide-semiconductor field-effect transistor), 상보적인 금속 산화물 반도체(CMOS) 트랜지스터, 양극 트랜지스터, 고전압 트랜지스터, 고주파수 트랜지스터, 다른 메모리 전지, 및/또는 이들의 조합 등의 능동 구성요소를 포함할 수 있는 집적 회로, 또는 그 일부의 처리 중에 제조될 수 있는 바와 같이, 중간 프로세싱 단계에서 디바이스의 묘사를 포함할 수 있다.
먼저, 방법(200)을 참조하면, 방법(200)은, 몇몇 실시예에 따라, (일함수층의) 사전 성막 처리 및 후속하는 ALD 프로세스를 수행하는 일반적인 공정 흐름을 제공한다. 본 개시의 실시예에 따른 프로세스 및 예시적인 관련 구조체의 추가 상세는 도 3a/3b 및 4a/4b의 예를 참조하여 아래에서 더 상세하게 논의된다. 방법(200)은 기판(102) 위에 계면층이 형성되는 블럭(202)에서 시작하고, 형성된 계면층은 게이트 유전체(106)의 부분으로서 전술한 계면층과 실질적으로 유사할 수 있다. 방법(200)은 계면층 상에 고-K 유전체층이 형성되는 블럭(204)으로 진행하고, 고-K 유전체층은 게이트 유전체(106)의 부분으로서 전술한 고-K 유전체층과 실질적으로 유사할 수 있다. 몇몇의 경우에, 고-K 캡핑층은 고-K 유전체층 위에 형성될 수 있다.
고-K 유전체층의 형성 후에, 방법(200)은 일함수 금속이 고-K 유전체층 위에 성막되는 블럭(206)으로 진행한다. 몇몇 실시예에서 일함수 금속은 도 1a를 참조하여 전술한 게이트 전극(108)의 부분이다. 대안으로, 몇몇 실시예에서, 일함수 금속은 도 1b를 참조하여 전술한 금속층(164)의 부분이다. 본 명세서에서 사용되는 바와 같이, "일함수 금속"이라는 용어는 게이트 전극(108)의 일함수의 값을 설정하도록 사용되는 층을 설명하는 데에 사용된다. 다양한 실시에에서, 일함수 금속은 TiN, TaN, TiAlC, TiAl, TiSiN, TaSi, TiAlN, 이들의 조합, 또는 다른 적절한 금속을 포함할 수 있다. 따라서, 몇몇 실시예에서, 고-K 유전체층 위에 성막되는 일함수 금속층은 게이트 전극(108)의 일함수의 값을 설정하도록 구성되는 복수 개의 층을 포함할 수 있다. 다양한 예에서, 일함수 금속은 ALD를 이용하여 형성될 수 있다. 일례로서, 일함수 금속은 약 200-600 ℃의 온도에서 ALD에 의해 성막될 수 있다. 몇몇의 경우에, 일함수 금속은 대안으로 PVD, CVD, 전자빔(e-빔) 증발, 및/또는 다른 적절한 프로세스를 이용하여 형성될 수 있다. 몇몇 실시예에서, (예컨대, ALD에 의해 성막된) 성막된 일함수 금속의 표면은 (예컨대, 일함수 금속의 성막 후에 외부 환경에 대한 노출로 인해) 산화되어, 일함수 금속층의 ALD 금속 산화 표면을 형성할 수 있다.
적어도 몇몇의 기존의 프로세스에서, 일함수 금속의 산화(ALD 금속 산화 표면의 형성)는 산화된 일함수 금속 상에 나중에 성막되는 금속층에 대해 로딩 효과를 초래할 수 있다. 본 명세서에 사용되는 바와 같이, "로딩 효과"라는 용어는 산화된 일함수 금속의 결과로서 산화된 일함수 금속 상에 성막되는 금속층의 특질/특성의 원치않는 변경을 설명하는 데에 사용된다. 본 개시의 실시예는 이후의 금속층의 성막 전에 일함수 금속의 산화된 층의 제거(또는 실질적인 제거)를 제공함으로써, 이후에 성막되는 금속층의 원하는 특질/특성을 보존한다.
이어서, 방법(200)은 일함수 금속의 전처리 프로세스가 수행되는 블럭(208)으로 진행한다. 블럭(208)의 실시예에서, ALD 금속 산화 표면(예컨대, 일함수 금속의 산화된 층)은 일함수 금속 위에 이후의 금속 필름을 성막하기 전에 ALD 금속 산화 표면을 처리하도록 Cl계 또는 F계 전구체를 포함하는 전처리 프로세스에 의해 제거될 수 있다. 몇몇 실시예에서 Cl계 또는 F계 금속 전구체는 TiClx, TaClx, TiFx, HfClx, WFx 또는 WClx를 포함하고, 여기서 'x'는 약 1-6이다. 다양한 실시예에서, 전처리 프로세스, 및 후속하는 금속 필름 성막은, 예컨대 ALD 클러스터 툴 등의 프로세싱 시스템 내에서 수행되는 인시츄 프로세스이다. 일례로서, 그리고 전처리 프로세스 중에, Cl계 또는 F계 금속 전구체는, 예컨대 약 300-1000 ℃의 전처리 프로세싱 온도에서 그리고 약 100-8000 sccm(standard cubic centimeters per minute)의 유량으로 프로세싱 시스템의 프로세싱 챔버 내로 도입될 수 있다(예컨대, 프로세싱 챔버는 ALD 금속 산화 표면을 갖는 기판을 수용함). 다양한 예에서, 전처리 프로세싱 조건(예컨대, Cl계 또는 F계 금속 전구체의 선택, 전처리 온도, 및 Cl계 또는 F계 금속 전구체의 유량을 포함함)은 Cl계 또는 F계 금속 전구체와 ALD 금속 산화 표면 사이에 열적 화학 반응을 도입하도록 선택되어, 전처리 프로세스의 결과로서, 일함수 금속의 산화된 층이 제거 또는 세척됨으로써, 비-산화되고 세척된 일함수 금속 표면이 남겨진다. 몇몇 실시예에서, 다음 금속층의 성막이 후속되는 (예컨대, 일함수층의) 별개의 엑스시츄(ex-situ) 전처리가 몇몇 이점(예컨대, 문턱 전압 개선)을 또한 제공할 수 있다는 점은 분명하다.
전처리 프로세스 후에, 방법(200)은 다음의(이후의) 금속층이 전처리된 일함수 금속 위에 성막되는 블럭(210)으로 진행된다. 몇몇 실시예에서, 다음 금속층은 N-금속층(예컨대, TiAlC 등)과, N-금속층 위의 TiN층을 포함하고, 몇몇 예에서, 다음 금속층은 ALD에 의해 성막될 수 있다. 일례로서, 몇몇 실시예에서, 다음 금속층은 도 1a를 참조하여 전술한 게이트 전극(108)의 부분일 수 있다. 대안으로, 몇몇 실시예에서, 다음 금속층은 도 1b를 참조하여 전술한 금속층(164)의 부분일 수 있다. 게다가, 몇몇 실시예에서, 전처리된 일함수층 위에 성막되는 다음 금속층(들)은 (예컨대, 전술한 것에 추가하여) 하나 이상의 다른 층을 포함할 수 있다. 몇몇의 경우에, 전처리된 일함수층 위에 성막되는 다음 금속층(들)과 임의의 다른 층은 또한 게이트 전극(108)의 일함수의 값을 설정하는 데에 사용될 수 있다. 특히, 일함수 금속의 산화된 층은 전술한 바와 같이 전처리 프로세스 중에 세척/제거되기 때문에, 다음 금속층은 비-산화되고 세척된 일함수 금속 표면 상에 성막될 수 있다. 따라서, 다음 금속층이 하지 일함수 금속의 로딩 효과(예컨대, 산화된 층으로 인한)를 받지 않기 때문에, 성막된 다음 금속층의 원하는 특질/특성이 보존된다. 추가 결과로서, 본 개시의 실시예는 개선된 문턱 전압 및 개선된 디바이스 신뢰성을 갖는 디바이스[예컨대, 트랜지스터(100)]를 초래한다.
방법(200)에 따라 제조된 디바이스[예컨대, 트랜지스터(100)]는 당업계에 공지된 다양한 피쳐 및 영역을 형성하도록 추가 프로세싱을 받을 수 있다. 예컨대, 이후의 프로세싱은, 하나 이상의 디바이스[예컨대, 하나 이상의 트랜지스터(100)]를 포함할 수 있는 기능 회로를 형성하기 위하여 다양한 피쳐들을 연결하도록 구성되는 다양한 접점/비아/라인 및 다층 상호 접속 피쳐(예컨대, 금속층 및 층간 유전체)를 디바이스를 포함하는 기판 상에 형성할 수 있다. 예를 촉진하기 위하여, 다층 상호 접속은 비아 또는 접점 등의 수직 인터커넥트, 및 금속 라인 등의 수평 인터커넥트를 포함할 수 있다. 다양한 상호 접속 피쳐는 구리, 텅스텐, 및/또는 실리콘을 포함하는 다양한 전도성 재료를 채용할 수 있다. 일례에서, 구리 관련된 다층 상호 접속 구조체를 형성하기 위해 다마신(damascene) 및/또는 이중 다마신 프로세스가 사용된다. 더욱이, 방법(200) 전에, 동안에, 및 후에 추가 프로세스 단계가 실시될 수 있고, 전술한 몇몇의 프로세스 단계는 방법(200)의 다양한 실시예에 따라 대체 또는 제거될 수 있다.
이제, 도 3a/3b 및 4a/4b를 참조하면, 예시적인 금속 게이트 성막 프로세스를 위한 프로세스 흐름이 예시되어 있다. 특히, 도 3a 및 도 3b는 일함수 금속의 전처리 프로세스와 전처리된 일함수 금속 상에 다음 금속층(예컨대, TiAlC)의 성막이 인시츄에서 수행되지 않는 금속 게이트 성막 프로세스의 프로세스 흐름을 예시한다. 대안으로, 도 4a 및 도 4b는 일함수 금속의 전처리 프로세스와 전처리된 일함수 금속 상에 다음 금속층의 성막이 인시츄 방식으로 수행되는, 다양한 실시예에 따른, 금속 게이트 성막 프로세스의 프로세스 흐름을 예시한다. 도 3a/3b 및 도 4a/4b는 (예컨대, 금속 게이트 스택을 위한) 층들의 적층을 위해 예시적인 조성을 도시한다. 이들 예시적인 조성은 단순히 참조를 용이하게 하도록 제공되고 구체적으로 청구되는 것을 제한하도록 의도되지 않는다. 본 개시의 범위 내의 다양한 조성은 (예컨대, 단일 게이트 스택 내에), 본 명세서에 구체적으로 언급되고 주어진 기술 또는 용례를 위해 필요에 따라 또는 희망에 따라 구성될 수 있는 층을 비롯하여 및/또는 초과하여, 하나 이상의 일함수층, 하나 이상의 배리어층, 하나 이상의 캡핑층, 하나 이상의 금속 필름층, 하나 이상의 폴리실리콘층, 하나 이상의 도핑된 층, 또는 다른 적절한 층을 포함할 수 있다. 게다가, 몇몇 실시예에서, 전처리 프로세스와 이후의 금속층 성막은 주어진 게이트 스택에 대해 수회 반복될 수 있다. 몇몇의 예에서, 전처리 프로세스는 이후의 금속층의 성막 전에 특정한 금속층(예컨대, 특정한 일함수 금속층)을 처리하도록 수회 반복될 수 있다.
도 3a/3b의 예시적인 프로세스를 시작하면, 도 3a는 제1 종류의 디바이스를 위해(예컨대, N형 초저 문턱 전압(N-uLVT) 디바이스)를 위해 사용될 수 있는 예시적인 게이트 스택의 형성을 위한 방법(302)을 예시하고, 도 3b는 제2 종류의 디바이스를 위해(예컨대, N형 표준 문턱 전압(N-SVT) 디바이스)를 위해) 사용될 수 있는 예시적인 게이트 스택의 형성을 위한 방법(304)을 예시한다. 도 3a/3b를 참조하여 도시되고 설명되는 예시적인 게이트 스택과 예시적인 프로세스는, 예컨대 전술한 바와 같이 광범위하고 상이한 종류의 일함수 금속층들 중 임의의 금속층 및/또는 층들의 조합을 채용하는 임의의 종류의 디바이스에 적용될 수 있다는 점이 유념된다.
먼저, 단계(306)를 참조하면, (예컨대, N-uLVT 디바이스를 위한) 방법(302)과 (예컨대, N-SVT 디바이스를 위한) 방법(304) 각각은 전술한 바와 같이 고-K 게이트 유전체층 위에 형성될 수 있는 고-K 캡핑층(HK CAP)의 형성으로 시작할 수 있다. 몇몇 실시예에서 HK CAP은 란타늄계 산화물층(예컨대, LaOx)을 포함할 수 있다. 몇몇 예에서, HK CAP층은 Al2O3층, SiO2층, Y2O3층, TiN층, TiSiN층, 이들의 조합, 또는 다른 적절한 캡핑층 등의 다른 층을 포함할 수 있다. 단계(306)를 또한 참조하면, TaN층은 (예컨대, N-uLVT 디바이스를 위한) 방법(302)과 (예컨대, N-SVT 디바이스를 위한) 방법(304) 각각에 대해 HK CAP층 위에 형성될 수 있다. 다양한 실시예에서, TaN층은 전술한 바와 같이 일함수 금속일 수 있다. 다양한 예에서, TaN층은 도 1a 및 도 1b를 각각 참조하여 전술한 게이트 전극(108) 또는 금속층(164)의 부분일 수 있다.
다음에, 단계(308)를 참조하면, TiN층은 (예컨대, N-SVT 디바이스를 위한) 방법(304)에 대해 TaN층 위에 형성될 수 있다. 다양한 예에서, TiN층은 도 1a 및 도 1b를 각각 참조하여 전술한 게이트 전극(108) 또는 금속층(164)의 부분일 수 있다. 몇몇 실시예에서, (예컨대, TaN층 위에) TiN층의 형성은 N-SVT 디바이스의 문턱 전압을 조절하도록 및/또는 추가 일함수 금속의 역할을 하도록 수행될 수 있다. 몇몇 실시예에서, (예컨대, N-uLVT 디바이스를 위한) TaN층의 표면 및/또는 (예컨대, N-SVT 디바이스를 위한) TiN층의 표면은 (예컨대, 일함수 금속의 성막 후에 외부 환경에 대한 노출로 인해) 산화되어 ALD 금속 산화 표면을 형성할 수 있다.
다음에, 단계(310)를 참조하면, (예컨대, N-uLVT 디바이스를 위한) 방법(302)과 (예컨대, N-SVT 디바이스를 위한) 방법(304) 각각은 전처리 프로세스를 수행하는 것으로 진행할 수 있다. 전술한 바와 같이, 전처리 프로세스는 Cl계 또는 F계 금속 전구체, 예컨대 TiClx, TaClx, TiFx, HfClx, WFx 또는 WClx를 포함할 수 있고, 여기서 'x'는 약 1-6이다. 일례로서, 그리고 전처리 프로세스 중에, Cl계 또는 F계 금속 전구체는, 예컨대 약 300-1000 ℃의 전처리 프로세싱 온도에서 그리고 약 100-8000 sccm(standard cubic centimeters per minute)의 유량으로 프로세싱 시스템의 프로세싱 챔버 내로 도입될 수 있다(예컨대, 프로세싱 챔버는 ALD 금속 산화 표면을 갖는 기판을 수용함). 다양한 예에서, 전처리 프로세싱 조건(예컨대, Cl계 또는 F계 금속 전구체의 선택, 전처리 온도, 및 Cl계 또는 F계 금속 전구체의 유량을 포함함)은 Cl계 또는 F계 금속 전구체와 (예컨대, N-uLVT 디바이스를 위한) TaN층의 표면 사이, 또는 Cl계 또는 F계 금속 전구체와 (예컨대, N-SVT 디바이스를 위한) TiN층의 표면 사이에 열적 화학 반응을 유도하도록 선택될 수 있다. 단계(310)의 전처리 프로세스의 결과로서, (예컨대, N-uLVT 디바이스를 위한) TaN층의 산화된 층 및/또는 (예컨대, N-SVT 디바이스를 위한) TiN층의 산화된 층이 제거되거나 세척된다. 몇몇 예에서, (예컨대, N-uLVT 디바이스를 위한) TaN층은 거의 전체적으로 산화될 수 있다. 따라서, 몇몇 실시예에서, 단계(310)의 전처리 프로세스는 몇몇의 경우에 그러한 전체적으로 산화된 (예컨대, N-uLVT 디바이스를 위한) TaN층의 전체를 제거함으로써, 아래에 있는 (예컨대, N-uLVT 디바이스를 위한) HK CAP층을 노출시킬 수 있다.
다음에, 단계(312)를 참조하면, 단계(310)의 전처리 프로세스를 수행한 후에, 각각의 디바이스(예컨대, N-uLVT 디바이스와 N-SVT 디바이스)는 전처리 프로세스가 수행된 프로세싱 시스템으로부터 제거될 수 있다. 예컨대, N-uLVT 디바이스와 N-SVT 디바이스 각각은 엑스시츄에서 이후의 처리를 위한 다른 프로세싱 시스템 및/또는 프로세싱 시스템의 다른 프로세싱 챔버로 전달될 수 있다. 이 엑스시츄 전달의 결과로서, (예컨대, N-uLVT 디바이스를 위한) 이전에 세척된 TaN층 및/또는 (예컨대, N-SVT 디바이스를 위한) TiN층이 부분적으로 재산화될 수 있다. 몇몇 예에서, (예컨대, N-uLVT 디바이스를 위한) TaN층이 거의 전체적으로 산화되고 전처리 프로세스가 그렇게 산화된 TaN층의 전부를 제거하는 경우에, (예컨대, N-uLVT 디바이스를 위한) 노출되고 아래에 있는 HK CAP층이 부분적으로 산화될 수 있다. 몇몇 실시예에서, 그리고 엑스시츄 프로세스로 인한 재산화 가능성에도 불구하고, 전처리 프로세스는 도 6을 참조하여 아래에서 더 상세하게 논의되는 바와 같이 여전히 (개선된 Vt로 인해) 디바이스 성능 개선을 제공할 수 있다. 그후에, 계속 단계(312)를 참조하면, 그리고 도 3a/3b에 도시된 바와 같이, TiN층/N-금속층 스택(몇몇 예에서, 예컨대 N-금속이 TiAlC를 포함하는 TiN/TiAlC 스택)이 디바이스들(예컨대, N-uLVT 디바이스와 N-SVT 디바이스) 각각 위에 (예컨대, ALD에 의해) 성막될 수 있다. 다양한 예에서, TiN층/N-금속층 스택은 도 1a 및 도 1b를 각각 참조하여 전술한 게이트 전극(108) 또는 금속층(164)의 부분일 수 있다. 몇몇 실시예에서, 하지층들의 부분적인 재산화로 인해, TiN층/N-금속층 스택은 부분적으로 산화된 하지 표면 위로 성막될 수 있다. 따라서, 성막된 TiN층/N-금속층 스택의 원하는 특질/특성이 약간의 로딩 효과를 받을 수 있다. 그러나, 전처리 프로세스는, 특히 그러한 전처리 프로세스를 받지 않는 디바이스에 비해 여전히 디바이스 성능 개선을 제공할 수 있다는 점이 유념된다. 따라서, 몇몇 실시예에서, 방법(302/304)의 실시예에 따라 제조된 디바이스[예컨대, 트랜지스터(100)]는, 예컨대 그러한 전처리 프로세스를 받지 않은 디바이스에 비해 개선된 문턱 전압 및 개선된 디바이스 신뢰성을 보일 수 있다.
이제 단계(314)를 참조하면, 디바이스들(예컨대, N-uLVT 및 N-SVT 디바이스들) 각각에 대해 TiN층/N-금속층 스택 각각의 위에 (예컨대, 몇몇 예에서, ALD에 의해) 접착층이 성막될 수 있다. 몇몇 예에서, 접착층은 TiN BLK층을 포함하지만, 당업계에 공지된 다른 접착층이 본 개시의 범위로부터 벗어남이 없이 동등하게 사용될 수 있다. 몇몇 실시예에서, 핵생성층(309)[예컨대, ALD에 의해 성막되는 텅스텐(W) 핵생성층 등]이 접착층 위에 성막될 수 있고, 텅스텐(W) 충전층이 이어서 핵생성층(309) 위에 (예컨대, ALD에 의해) 성막될 수 있다. 다양한 예에서, 접착층, 핵생성층(309), 및 W 충전층은 도 1a 및 도 1b를 각각 참조하여 전술한 게이트 전극(108) 또는 금속층(164)의 부분일 수 있다. 게다가, 금속 게이트층의 성막을 위해 유리하게는 ALD 프로세싱을 이용하는 본 개시의 실시예는, 실질적으로 공극이 없어 간극 충전 영향과 관련된 잠재적인 문제를 효과적으로 경감시킬 수 있는 고품질의 등각 금속 게이트층을 제공한다. 따라서, 일례로서 그리고 몇몇 실시예에서, W 충전층은 실질적으로 공극이 없는 층으로서 성막될 수 있다.
방법(302/304)의 예시적인 디바이스들(예컨대, N-uLVT 및 N-SVT 디바이스들)은 당업계에 공지된 다양한 피쳐 및 영역을 형성하도록 추가 프로세싱을 받을 수 있다. 예컨대, 이후의 프로세싱은, 하나 이상의 N-uLVT 및 N-SVT 디바이스들을 포함할 수 있는 기능 회로를 형성하기 위하여 다양한 피쳐들을 연결하도록 구성되는 다양한 접점/비아/라인 및 다층 상호 접속 피쳐(예컨대, 금속층 및 층간 유전체)를 N-uLVT 및 N-SVT 디바이스들을 포함하는 기판 상에 형성할 수 있다. 예를 촉진하기 위하여, 다층 상호 접속은 비아 또는 접점 등의 수직 인터커넥트, 및 금속 라인 등의 수평 인터커넥트를 포함할 수 있다. 다양한 상호 접속 피쳐는 구리, 텅스텐, 및/또는 실리콘을 포함하는 다양한 전도성 재료를 채용할 수 있다. 일례에서, 구리 관련된 다층 상호 접속 구조체를 형성하기 위해 다마신 및/또는 이중 다마신 프로세스가 사용된다. 더욱이, 방법(302/304) 전에, 동안에, 및 후에 추가 프로세스 단계가 실시될 수 있고, 전술한 몇몇의 프로세스 단계는 방법(302/304)의 다양한 실시예에 따라 대체 또는 제거될 수 있다.
이제, 도 4a 및 도 4b를 참조하면, 본 개시의 실시예에 따른, 금속 게이트 성막 프로세스의 프로세스 흐름이 예시되어 있는데, 일함수 금속의 전처리 프로세스와 전처리된 일함수 금속 상에 다음 금속층(예컨대, TiAlC 등)의 성막이 인시츄 방식으로 수행된다. 도 4a/4b를 시작하면, 그리고 다양한 실시예에 따르면, 도 4a는 제1 종류의 디바이스를 위해(예컨대, N형 초저 문턱 전압(N-uLVT) 디바이스)를 위해 사용될 수 있는 예시적인 게이트 스택의 형성을 위한 방법(402)을 예시하고, 도 4b는 제2 종류의 디바이스를 위해(예컨대, N형 표준 문턱 전압(N-SVT) 디바이스)를 위해) 사용될 수 있는 예시적인 게이트 스택의 형성을 위한 방법(404)을 예시한다. 도 4a/4b를 참조하여 도시되고 설명되는 예시적인 게이트 스택과 예시적인 프로세스는, 예컨대 전술한 바와 같이 광범위하고 상이한 종류의 일함수 금속층들 중 임의의 금속층 및/또는 층들의 조합을 채용하는 임의의 종류의 디바이스에 적용될 수 있다는 점이 유념된다. 게다가, 방법(402, 404)의 다양한 양태는 도 3a 및 3b를 참조하여 논의된 방법(302, 304)와 각각 실질적으로 유사하다는 점이 유념된다. 따라서, 이해의 명확화를 위해, 방법(402, 404)의 몇몇 양태는 단지 간략하게 논의될 수 있다.
먼저 단계(406)를 참조하면, 방법(302/304)의 단계(306)와 유사하게, (예컨대, N-uLVT 디바이스를 위한) 방법(402) 및 (예컨대, N-SVT 디바이스를 위한) 방법(404) 각각은 란타늄계 산화물층(예컨대, LaOx), Al2O3층, SiO2층, Y2O3 층, TiN층, TiSiNl층, 이들의 조합, 또는 다른 적절한 캡핑층을 포함할 수 있는 고-K 캡핑층(HK CAP)의 형성으로 시작할 수 있다. 단계(406)를 또한 참조하면, TaN층은 (예컨대, N-uLVT 디바이스를 위한) 방법(402)과 (예컨대, N-SVT 디바이스를 위한) 방법(404) 각각에 대해 HK CAP층 위에 형성될 수 있다. 다양한 실시예에서, TaN층은 전술한 바와 같이 일함수 금속일 수 있다. 다양한 예에서, TaN층은 도 1a 및 도 1b를 각각 참조하여 전술한 게이트 전극(108) 또는 금속층(164)의 부분일 수 있다.
다음에, 단계(408)를 참조하면, 방법(302/304)의 단계(308)와 유사하게, TiN층은 (예컨대, N-SVT 디바이스를 위한) 방법(404)에 대해 TaN층 위에 형성될 수 있다. 다양한 예에서, TiN층은 도 1a 및 도 1b를 각각 참조하여 전술한 게이트 전극(108) 또는 금속층(164)의 부분일 수 있다. 몇몇 실시예에서, (예컨대, N-uLVT 디바이스를 위한) TaN층의 표면 및/또는 (예컨대, N-SVT 디바이스를 위한) TiN층의 표면은 (예컨대, 일함수 금속의 성막 후에 외부 환경에 대한 노출로 인해) 산화되어 ALD 금속 산화 표면을 형성할 수 있다.
다음에, 단계(410)를 참조하면, 방법(402, 404)은 전술한 방법(302/304)과 어긋난다. 예컨대, 방법(302/304)은 [예컨대, 별개의 단계(310, 312)로서 도시된] 전처리 프로세스 및 이후의 TiN층/N-금속층 스택의 형성을 위해 엑스시츄 프로세스를 제공하지만, 방법(402/404)은 전처리 프로세스 및 이후의 TiN층/N-금속층 스택의 형성을 위한 인시츄 프로세스를 제공한다. 일례로서, 방법(302/304)의 2개의 개별적인 단계(310, 312)는 방법(402/404)의 인시츄 단계(410)로 결합된다. 요소(409)는 방법(402/404) 각각에 대해 본 명세서에서 설명되는 바와 같이 인시츄에서 수행되는 프로세스를 가리키도록 사용된다.
따라서, 단계(410)를 계속 참조하면, (예컨대, N-uLVT 디바이스를 위한) 방법(402)과 (예컨대, N-SVT 디바이스를 위한) 방법(404) 각각은 전처리 프로세스를 수행하는 것으로 진행할 수 있다. 전술한 바와 같이, 전처리 프로세스는 Cl계 또는 F계 금속 전구체, 예컨대 TiClx, TaClx, TiFx, HfClx, WFx 또는 WClx를 포함할 수 있고, 여기서 'x'는 약 1-6이다. 일례로서, 그리고 전처리 프로세스 중에, Cl계 또는 F계 금속 전구체는, 예컨대 약 300-1000 ℃의 전처리 프로세싱 온도에서 그리고 약 100-8000 sccm(standard cubic centimeters per minute)의 유량으로 프로세싱 시스템의 프로세싱 챔버 내로 도입될 수 있다(예컨대, 프로세싱 챔버는 ALD 금속 산화 표면을 갖는 기판을 수용함). 다양한 예에서, 전처리 프로세싱 조건(예컨대, Cl계 또는 F계 금속 전구체의 선택, 전처리 온도, 및 Cl계 또는 F계 금속 전구체의 유량을 포함함)은 Cl계 또는 F계 금속 전구체와 (예컨대, N-uLVT 디바이스를 위한) TaN층의 표면 사이, 또는 Cl계 또는 F계 금속 전구체와 (예컨대, N-SVT 디바이스를 위한) TiN층의 표면 사이에 열적 화학 반응을 유도하도록 선택된다. 전처리 프로세스의 결과로서, (예컨대, N-uLVT 디바이스를 위한) TaN층의 산화된 층 및/또는 (예컨대, N-SVT 디바이스를 위한) TiN층의 산화된 층이 제거되거나 세척된다. 몇몇 예에서, (예컨대, N-uLVT 디바이스를 위한) TaN층은 거의 전체적으로 산화될 수 있다. 따라서, 몇몇 실시예에서, 전처리 프로세스는 몇몇의 경우에 그러한 전체적으로 산화된 (예컨대, N-uLVT 디바이스를 위한) TaN층의 전체를 제거함으로써, 아래에 있는 (예컨대, N-uLVT 디바이스를 위한) HK CAP층을 노출시킬 수 있다.
도 4a/4b의 인시츄 프로세스를 위해, 전처리 프로세스를 수행한 후에, 처리된 기판은 전처리 프로세스를 수행하는 데에 사용된 프로세싱 시스템/챔버 내에 유지되어, 외부 환경(예컨대, 프로세싱 시스템의 외부)에 대한 기판의 노출을 피하고 노출된 층의 잠재적인 재산화를 피할 수 있다. 따라서, 계속 단계(410)를 참조하면, 전처리 프로세스 후에, 그리고 도 4a/4b에 도시된 바와 같이, TiN층/N-금속층 스택(몇몇 예에서, TiN/TiAlC 스택)이 디바이스들(예컨대, N-uLVT 디바이스와 N-SVT 디바이스) 각각 위에 형성될 수 있다. 다양한 예에서, TiN층/N-금속층 스택은 도 1a 및 도 1b를 각각 참조하여 전술한 게이트 전극(108) 또는 금속층(164)의 부분일 수 있다. 도 4a/4b의 방법의 인시츄 물성으로 인해, 임의의 하지층이 비-산화되고 세척된 상태로 유지되고, TiN층/N-금속층 스택이 비-산화되고 세척된 하지 표면 위에 성막될 수 있다. 따라서, TiN층/N-금속층 스택이 하지층의 로딩 효과(예컨대, 산화된 층으로 인한)를 받지 않기 때문에, 성막된 TiN층/N-금속층 스택의 원하는 특질/특성이 보존된다. 추가 결과로서, 방법(402/404)의 실시예에 따라 제조된 디바이스[예컨대, 트랜지스터(100)]는 개선된 문턱 전압과 개선된 디바이스 신뢰성을 갖게 된다. 몇몇 실시예에서, 방법(402/404)의 실시예에 따라 제조된 디바이스는, 예컨대 전술한 방법(302/304)에 따라 제조된 디바이스에 비해 개선된 문턱 전압 및 개선된 디바이스 신뢰성을 추가적으로 보일 수 있다.
이제 단계(314)를 참조하면, 방법(302/304)의 단계(314)와 유사하게, 접착층은 디바이스들(예컨대, N-uLVT 및 N-SVT 디바이스들) 각각에 대해 TiN층/N-금속층 스택 각각의 위에 (예컨대, 몇몇 예에서, ALD에 의해) 성막될 수 있다. 전술한 바와 같이, 몇몇 예에서, 접착층은 TiN BLK층을 포함할 수 있지만, 당업계에 공지된 다른 접착층이 본 개시의 범위로부터 벗어남이 없이 동등하게 사용될 수 있다. 몇몇 실시예에서, 핵생성층(309)[예컨대, ALD에 의해 성막되는 텅스텐(W) 핵생성층 등]이 접착층 위에 성막될 수 있고, 텅스텐(W) 충전층이 핵생성층(309) 위에 (예컨대, ALD에 의해) 성막될 수 있다. 다양한 예에서, 접착층, 핵생성층(309), 및 W 충전층은 도 1a 및 도 1b를 각각 참조하여 전술한 게이트 전극(108) 또는 금속층(164)의 부분일 수 있다. 게다가, 금속 게이트층의 성막을 위해 유리하게는 ALD 프로세싱을 이용하는 본 개시의 실시예는, 실질적으로 공극이 없어 간극 충전 영향과 관련된 잠재적인 문제를 효과적으로 경감시킬 수 있는 고품질의 등각 금속 게이트층을 제공한다. 따라서, 일례로서 그리고 몇몇 실시예에서, W 충전층은 실질적으로 공극이 없는 층으로서 성막될 수 있다.
방법(402/404)의 예시적인 디바이스들(예컨대, N-uLVT 및 N-SVT 디바이스들)은 당업계에 공지된 다양한 피쳐 및 영역을 형성하도록 추가 프로세싱을 받을 수 있다. 예컨대, 이후의 프로세싱은, 하나 이상의 N-uLVT 및 N-SVT 디바이스들을 포함할 수 있는 기능 회로를 형성하기 위하여 다양한 피쳐들을 연결하도록 구성되는 다양한 접점/비아/라인 및 다층 상호 접속 피쳐(예컨대, 금속층 및 층간 유전체)를 N-uLVT 및 N-SVT 디바이스들을 포함하는 기판 상에 형성할 수 있다. 예를 촉진하기 위하여, 다층 상호 접속은 비아 또는 접점 등의 수직 인터커넥트, 및 금속 라인 등의 수평 인터커넥트를 포함할 수 있다. 다양한 상호 접속 피쳐는 구리, 텅스텐, 및/또는 실리콘을 포함하는 다양한 전도성 재료를 채용할 수 있다. 일례에서, 구리 관련된 다층 상호 접속 구조체를 형성하기 위해 다마신 및/또는 이중 다마신 프로세스가 사용된다. 더욱이, 방법(402/404) 전에, 동안에, 및 후에 추가 프로세스 단계가 실시될 수 있고, 전술한 몇몇의 프로세스 단계는 방법(402/404)의 다양한 실시예에 따라 대체 또는 제거될 수 있다.
이제, 도 5a를 참조하면, 예시적인 다중 챔버 프로세싱 시스템(500)의 개략적인 평면도가 예시되어 있다. 몇몇 실시예에서, 시스템(500)은 "클러스터 툴"로서 동등하게 지칭될 수 있다. 시스템(500)은 일반적으로 로드 록 챔버(502, 504), 웨이퍼 처리 챔버(506), 및 복수 개의 프로세싱 챔버(1-6)를 포함할 수 있다. 다양한 실시예에서, 로드 록 챔버(502, 504)는 시스템(500) 내외로 기판을 전달한다. 다양한 실시예에서, 시스템(500)은 (예컨대, 기계적 펌프, 터보 분자 펌프, 크라이오 펌프(cryo pump), 또는 다른 적절한 진공 펌프를 포함할 수 있는 진공 시스템에 의해 제공되는 바와 같이) 진공 하에 있고, 로드 록 챔버(502, 504)는 (예컨대, 진공 시스템에 의해) 시스템(500) 내로 도입되는 기판을 "펌프 다운(pump down)"할 수 있다. 진공 시스템은 복수 개의 프로세싱 챔버와 웨이퍼 처리 챔버에 커플링될 수 있다. 몇몇 실시예에서, 로드 록 챔버(502, 504)는 단일 웨이퍼 또는 (예컨대, 카세트 내에 로딩된) 복수 개의 웨이퍼를 수신하도록 될 수 있다. 일례로서, 로드 록 챔버(502, 504)는 게이트 밸브에 의해 웨이퍼 처리 챔버(506)로부터 분리되어, 로드 록 챔버(502, 504) 중 한쪽 또는 양쪽이 배기될 때에 웨이퍼 처리 챔버(506)가 진공 상태로 있게 할 수 있다.
다양한 실시예에서, 웨이퍼 처리 챔버(506)에는 로드 록 챔버(502, 504)와 기판 프로세싱 챔버(1-6) 중 임의의 챔버 사이에 기판을 전달하도록 수평축, 수직축, 및/또는 회전축 중 임의의 축을 따라 원활하게 이동할 수 있는 자동식 전달 아암(507; 예컨대, 로봇 전달 아암)이 구비된다. 각각의 프로세싱 챔버(1-6)는 원자층 성막(ALD), CVD, PVD, 에칭, 전처리/프리-소크, 탈기, 어닐링 등의 다수의 기판 프로세싱 작업, 뿐만 아니라 XPS 분석, AFM 분석 등의 다수의 도량형 작업, 및/또는 다른 적절한 프로세싱 또는 도량형 작업을 수행하도록 구성될 수 있다. 다양한 실시예에서, 시스템(500)은, 예컨대 시스템(500)에 의해 수행될 특정한 프로세스에 필요에 따라 더 많거나 적은 프로세싱 챔버를 가질 수 있다.
이제, 도 5b를 참조하면, 몇몇 실시예에 따른, 도 5a의 시스템(500)에 대해 프로세싱 챔버(1-6) 각각의 가능한 구성의 예시적인 목록이다. 예컨대, 몇몇 실시예에서, 프로세싱 챔버(1)는 [게이트 유전체(106)의 일부로서] 고-K 유전체층의 성막을 위해 구성될 수 있고; 프로세싱 챔버(2)는 TiN, TiSiN, 및 HK CAP층을 위해(또는 TiN/TiSiN 스택을 포함하는 HK CAP층의 성막을 위해) 구성될 수 있으며; 프로세싱 챔버(3)는 TaN의 성막을 위해 구성될 수 있고; 프로세싱 챔버(4)는 [Cl]계 및/또는 불소 [F]계 금속 전구체 프리-소크 또는 전처리 프로세스를 수행하도록 구성될 수 있으며; 프로세싱 챔버 5는 N-금속층(예컨대, TiAlC 등)의 성막을 위해 구성될 수 있고; 프로세싱 챔버(6)는 TiN 또는 TiN/Co의 성막을 위해 구성될 수 있다. 이들 프로세싱 챔버 구성은 단순히 예시이고, 어떠한 방식으로든 제한이 되도록 의도되지 않는다는 점이 이해될 것이다. 일례로서, 전술한 인시츄 프로세스는 주어진 프로세싱 챔버[예컨대, 프로세싱 챔버(1-6)] 내에서 수행되는 프로세스를 포함할 수 있거나, 또는 제1 프로세스가 제1 프로세시 챔버 내에서 수행되고, 기판은 [예컨대, 웨이퍼 처리 챔버(506)를 통해] 제2 프로세싱 챔버로 전달되며, 제2 프로세스는 제2 프로세싱 챔버 내에서 수행되는 프로세스를 포함할 수 있다. 인시츄 프로세스의 실행과 관계없이, 본 명세서에서 설명되는 인시츄 프로세스는 디바이스 또는 기판이 [예컨대, 로드 록 챔버(502, 504), 웨이퍼 처리 챔버(506), 및/또는 프로세싱 챔버(1-6) 중 임의의 프로세싱 챔버를 포함하는] 시스템(500) 내에 유지되고, 예컨대 시스템(500)은 진공 상태로 있는 프로세스를 포함할 수 있다.
도 5b는 또한 화살표(510, 512, 514, 516, 518)에 의해 인시츄에서 수행될 수 있는 몇몇의 예시적인 프로세스 흐름을 예시한다. 예컨대, 화살표(510)를 참조하면 그리고 몇몇의 예시적인 예에서, [Cl]계 및/또는 불소[F]계 금속 전구체 전처리 프로세스(챔버 4)와 N-금속층 성막(챔버 5)은 모두 인시츄에서(그리고, 몇몇의 경우에, 연속적으로) 수행될 수 있다. 다른 예로서, 화살표(512)를 참조하면 그리고 몇몇의 예시적인 예에서, [Cl]계 및/또는 불소[F]계 금속 전구체 전처리 프로세스(챔버 4), N-금속층 성막(챔버 5), 및 TiN 또는 TiN/Co 성막(챔버 6)은 모두 인시츄에서(그리고, 몇몇의 경우에, 연속적으로) 수행될 수 있다. 화살표(514)를 참조하면 그리고 몇몇의 예시적인 실시예에서, TaN층 성막(챔버 3), [Cl]계 및/또는 불소[F]계 금속 전구체 전처리 프로세스(챔버 4), N-금속층 성막(챔버 5), 및 TiN 또는 TiN/Co 성막(챔버 6)은 모두 인시츄에서(그리고, 몇몇의 경우에, 연속적으로) 수행될 수 있다. 화살표(516)를 참조하면 그리고 몇몇의 예시적인 실시예에서, HK CAP층 성막(챔버 2), TaN층 성막(챔버 3), [Cl]계 및/또는 불소[F]계 금속 전구체 전처리 프로세스(챔버 4), N-금속층 성막(챔버 5), 및 TiN 또는 TiN/Co 성막(챔버 6)은 모두 인시츄에서(그리고, 몇몇의 경우에, 연속적으로) 수행될 수 있다. 화살표(518)를 참조하면 그리고 몇몇의 예시적인 실시예에서, 고-K 유전체층 성막(챔버 1), HK CAP층 성막(챔버 2), TaN층 성막(챔버 3), [Cl]계 및/또는 불소[F]계 금속 전구체 전처리 프로세스(챔버 4), N-금속층 성막(챔버 5), 및 TiN 또는 TiN/Co 성막(챔버 6)은 모두 인시츄에서(그리고, 몇몇의 경우에, 연속적으로) 수행될 수 있다.
이제, 도 6을 참조하면, 다양한 프로세싱 조건의 함수로서 플랫밴드 전압(Vfb; flatband voltage)을 보여주는 그래프(600)가 예시되어 있고, 또한 본 개시의 실시예에 따라 프로세싱되는 디바이스를 위한 디바이스 문턱 전압(Vt)에 대한 이점을 예시한다. 논의의 명확화를 위해, 트랜지스터 문턱 전압(Vt)과 플랫밴드 전압(Vfb)은 일반적으로 아래와 같이 표기될 수 있다는 점이 유념된다.
Figure 112016101028609-pat00001
VT 및 Vfb에 대한 이들 2개의 표현으로부터, Vt는 플랫밴드 전압의 변화에 의해 영향을 받는다는 점이 명백하다. 참조점으로서, TaN층 위에 TiAlC와, TiAlC층 위에 TiN층을 포함하는 디바이스(602, 604, 606)를 고려한다. 몇몇의 경우에, TaN층은 전술한 일함수층일 수 있고, TiAlC층은 전술한 N-금속층일 수 있으며, TiN층은 (TiAlC와 TiN의 스택을 포함할 수 있는) 전술한 다음 금속층의 부분일 수 있다. 일례로서, 그리고 몇몇 실시예에서, TaN층은 약 15 옹스트롬의 두께를 가질 수 있고, TiN층은 약 10 옹스트롬의 두께를 가질 수 있다. 또한, 요소(608, 610, 612)는 디바이스(602, 604, 606) 각각에 대해 전술한 바와 같이 인시츄에서 수행될 수 있는 프로세스를 가리키도록 사용된다. 게다가, (도 3a/3b 및 도 4a/4b에 또한 사용되는) 번개 부호는 전처리 프로세스가 주어진 디바이스(604, 606)에 대해 수행된다는 점을 가리키도록 사용된다.
따라서, 디바이스(602)에서 시작하면, 본 명세서에서 설명되는 전처리 프로세스가 수행되지 않는다는 점이 유념된다. TaN층의 성막 후에, TiAlC층 및 TiN층이 TaN층 위에 인시츄에서 연속적으로 성막될 수 있다. 디바이스(602)를 갖도록 제조된 결과적인 디바이스는 약 -380 mV와 동일한 플랫밴드 전압(Vfb)을 갖는 것으로 측정된다.
다음에, 디바이스(604)를 참조하면, TaN층의 성막 후에, 예컨대 방법(302/304)을 참조하여 전술한 바와 같이 엑스시츄 전처리 프로세스가 수행될 수 있다. 도 6의 예에서, 디바이스(604)의 TaN층에 적용된 전처리 프로세스는 WCl5 가스 처리를 포함할 수 있다. 그러나, 전술한 바와 같이, 다른 [Cl]계 및 불소[F]계 금속 전구체는 본 명세서에 설명된 전처리 프로세스를 수행하는 데에 사용될 수 있다. 그 후에, TiAlC층 및 TiN층이 전처리된 TaN층 위에 인시츄에서 연속적으로 성막될 수 있다. 디바이스(604)를 갖도록 제조된 결과적인 디바이스는 약 -560 mV와 동일한 플랫밴드 전압(Vfb)을 갖는 것으로 측정된다. 따라서, 디바이스(604)에 대한 WCl5 가스 처리는 전처리 프로세스를 받지 않은 디바이스(602)와 비교하여 약 -180 mV의 Vfb 변화를 초래한다. 다른 방식으로 기술하면, 디바이스(604)에 대한 WCl5 가스 처리는 TaN층에 대해 약 ~180 mV 대역단 변화를 초래한다. 몇몇 실시예에서, "대역단 변화"는, 전처리 프로세스가 일함수층(예컨대, TaN층)의 조정된 일함수를 갖는다고 말할 수 있도록, (예컨대, NMOS 트랜지스터에 대한) 전도 대역단 변화 또는 (예컨대, PMOS 트랜지스터에 대한) 원자가 대역단 변화를 설명하는 데에 사용될 수 있다.
디바이스(606)를 참조하면, TaN층의 성막 후에, 예컨대 방법(402/404)을 참조하여 전술한 바와 같이 인시츄 전처리 프로세스가 수행될 수 있다. 도 6의 예에서, 디바이스(604)의 TaN층에 적용된 전처리 프로세스는 WCl5 가스 처리를 포함할 수 있다. 그러나, 전술한 바와 같이, 다른 [Cl]계 및 불소[F]계 금속 전구체는 본 명세서에 설명된 전처리 프로세스를 수행하는 데에 사용될 수 있다. [예컨대, 디바이스(606)를 위한 TaN층의] 전처리 프로세스를 수행한 후에, 처리된 기판은 전처리 프로세스를 수행하는 데에 사용된 프로세싱 시스템/챔버 내에 유지되어, 외부 환경(예컨대, 프로세싱 시스템의 외부)에 대한 기판의 노출을 피하고 노출된 층의(예컨대, TaN층의) 잠재적인 재산화를 피할 수 있다. 따라서, 전처리 프로세스를 수행한 후에, TiAlC층 및 TiN층이 전처리된 TaN층 위에 인시츄에서 연속적으로 성막될 수 있다. 디바이스(606)를 포함하도록 제조된 결과적인 디바이스는 약 -587 mV와 동일한 플랫밴드 전압(Vfb)을 갖는 것으로 측정된다. 따라서, 결합된 인시츄 WCl5 가스 처리 및 디바이스(606)에 대한 TiAlC층 및 TiN층의 이후의 성막은 엑스시츄 전처리 프로세스가 수행되는 디바이스(604)와 비교하여 약 -27 mV의 Vfb 변화를 초래한다. 다른 방식으로 기술하면, 결합된 인시츄 WCl5 가스 처리 및 디바이스(606)에 대한 TiAlC층 및 TiN층의 이후의 성막은 디바이스(604)와 비교하여 약 -27 mV의 추가적인 대역단 변화를 초래한다.
본 명세서에서 설명되는 다양한 실시예는 기존의 기술에 비해 여러 이점을 제공한다. 모든 이점이 본 명세서에서 논의된 것은 아니며, 특정한 이점이 모든 실시예에 대해 요구되지 않고, 다른 실시예들이 상이한 이점을 제공할 수 있다는 점이 이해될 것이다. 일례로서, 본 명세서에서 논의되는 실시예는, 전처리된 층에 비해 (예컨대, 일함수층의) 사전 성막 처리 및 후속하는 원자층 성막(ALD) 프로세스(예컨대, 후속하는 ALD 금속층 성막)에 관한 방법 및 구조체를 포함한다. 게다가, 본 개시의 실시예는 전술한 바와 같이 일함수 조정을 달성하는 데에 효과적으로 채용될 수 있다. 다양한 실시예에서, 사전 성막 처리 프로세스(전처리 프로세스)는 염소[Cl]계 및/또는 불소[F]계 금속 전구체 프리-소크 또는 전처리 프로세스를 이용함으로써 (예컨대, 일함수층의) 산화된 표면을 세척하는 것을 포함한다. 본 명세서에서 설명되는 전처리 프로세스는 (예컨대, 일함수층의) 금속 표면 로딩 효과를 효과적으로 경감시킴으로써, 디바이스 문턱 전압(Vt)을 개선시킬 수 있다. 따라서, 본 개시의 적어도 몇몇의 이점은 클러스터 툴(예컨대, 챔버들이 함께 무리를 이루는 ALD 클러스터 툴) 등의 프로세싱 시스템에서 (예컨대, 인시츄에서) 함께/연속적으로 수행되는 적절한 금속층(예컨대, 다른 일함수층, 배리어층, 캡층, 또는 다른 적절한 다음 금속층)의 성막 전에 일함수 설정층(예컨대, N형 일함수층)을 처리하기 위해 [Cl]계 및/또는 [F]계 금속 전구체 프리-소크 프로세스를 이용함으로써 디바이스 Vt를 개선시키는 것을 포함한다. 본 개시의 실시예는 또한 전술한 바와 같이 (예컨대, ALD 프로세싱의 사용에 의한) 간극 충전 영향(gap fill impact)을 개선하도록 동시에 사용될 수 있다. 몇몇 실시예에서, 다음 금속층의 성막이 후속되는 (예컨대, 일함수층의) 별개의 엑스시츄(ex-situ) 전처리가 몇몇 이점(예컨대, 문턱 전압 개선)을 또한 제공할 수 있다는 점은 분명하다.
따라서, 본 개시의 실시예들 중 하나는 반도체 디바이스를 제조하는 방법을 설명하고, 방법은 기판 위에 게이트 유전체층을 형성하는 단계와, 게이트 유전체층 위에 일함수 금속층을 성막하는 단계를 포함한다. 몇몇 실시예에서, 일함수 금속층의 전처리 프로세스를 포함하는 제1 인시츄 프로세스가 수행된다. 일례로서, 전처리 프로세스는 일함수 금속층의 산화된 층을 제거하여 처리된 일함수 금속층을 형성한다. 몇몇 실시예에서, 제1 인시츄 프로세스를 수행한 후에, 처리된 일함수 금속층 위에 다른 금속층의 성막 프로세스를 포함하는 제2 인시츄 프로세스가 수행된다.
다른 실시예에서, 이베큐에이션된 프로세싱 시스템의 제1 챔버 내에서 게이트 유전체층이 기판 위에 형성되는 방법이 개시된다. 그 후에, 프로세싱 시스템의 진공 상태를 유지하면서, 이베큐에이션된 프로세싱 시스템의 제2 챔버 내에서 게이트 유전체층 위에 일함수 금속층이 성막된다. 몇몇 실시예에서, 이베큐에이션된 프로세싱 시스템의 진공 상태를 유지하면서 이베큐에이션된 프로세싱 시스템의 제3 챔버로 기판이 전달되고, 제3 챔버 내에서 일함수 금속층의 전처리 프로세스가 수행됨으로써, 처리된 일함수 금속층을 형성한다. 일례로서, 이어서 기판은 이베큐에이션된 프로세싱 시스템의 진공 상태를 유지하면서 이베큐에이션된 프로세싱 시스템의 제4 챔버로 전달되고, 제4 챔버 내에서 처리된 일함수 금속층 위에 후속 금속층이 성막될 수 있다.
또 다른 실시예에서, 게이트 스택이 상부에 형성된 기판을 포함하는 디바이스가 논의된다. 일례로서, 디바이스는 기판 위에 배치되는 게이트 유전체층, 게이트 유전체층 위에 배치되고 비-산화된 표면을 갖는 전처리된 일함수 금속층, 및 전처리된 일함수 금속층의 비-산화된 표면 위에 배치되는 후속 금속층을 더 포함한다. 다양한 실시예에서, 전처리된 일함수 금속층과 후속 금속층은, 다중 챔버 프로세싱 시스템의 진공 상태를 유지하면서, 다중 챔버 프로세싱 시스템 내에 연속적으로 형성되는 원자층 성막(ALD)-성막된 층을 포함한다.
전술한 내용은 당업자가 본 개시의 양태를 더욱 잘 이해할 수 있도록 여러 개의 실시예들의 특징들을 개설하고 있다. 당업자라면 본 명세서에서 소개된 실시예들과 동일한 목적을 수행하고 및/또는 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 이용할 수 있다는 것을 알아야 한다. 당업자라면 또한 그러한 균등한 구성이 본 개시의 사상 및 범위로부터 벗어나지 않고, 본 개시의 사상 및 범위로부터 벗어남이 없이 본 명세서에 다양한 변화, 대체 및 변경이 이루어질 수 있다는 것을 알아야 한다.

Claims (10)

  1. 반도체 디바이스의 제조 방법에 있어서,
    기판 위에 게이트 유전체층을 형성하는 단계;
    상기 게이트 유전체층 위에 일함수 금속층을 성막하는 단계;
    상기 일함수 금속층의 전처리 프로세스를 포함하는 제1 인시츄(in-situ) 프로세스를 수행하는 단계로서, 상기 전처리 프로세스는 처리된 일함수 금속층을 형성하도록 상기 일함수 금속층의 산화된 층을 제거하는 것인, 상기 제1 인시츄 프로세스를 수행하는 단계; 및
    상기 제1 인시츄 프로세스를 수행한 후에, 상기 처리된 일함수 금속층 위에 다른 금속층의 성막 프로세스를 포함하는 제2 인시츄 프로세스를 수행하는 단계
    를 포함하며,
    상기 전처리 프로세스는 염소[Cl]계 및 불소[F]계 금속 전구체 중 적어도 하나를 이용하는 것을 포함하는 것인, 반도체 디바이스의 제조 방법.
  2. 제1항에 있어서, 상기 제1 인시츄 프로세스는 프로세싱 시스템의 제1 챔버 내에서 수행되고, 상기 제2 인시츄 프로세스는 프로세싱 시스템의 제2 챔버 내에서 수행되는 것인, 반도체 디바이스의 제조 방법.
  3. 제1항에 있어서, 상기 전처리 프로세스는 TiClx, TaClx, TiFx, HfClx, WFx, 및 WClx로 이루어지는 군에서 선택된 전구체를 포함하고, 상기 x는 1 내지 6인 것인, 반도체 디바이스의 제조 방법.
  4. 제1항에 있어서, 상기 일함수 금속층은 TiN, TaN, TiAlC, TiAl, TiSiN, TaSi, 및 TiAlN 중 적어도 하나를 포함하는 것인, 반도체 디바이스의 제조 방법.
  5. 제1항에 있어서, 상기 일함수 금속층 및 상기 다른 금속층은 원자층 성막에 의해 성막되는 것인, 반도체 디바이스의 제조 방법.
  6. 제1항에 있어서, 상기 다른 금속층은 TiAlC층을 포함하는 것인, 반도체 디바이스의 제조 방법.
  7. 제6항에 있어서,
    상기 TiAlC층 위에 TiN층을 성막하는 것을 포함하는 제3 인시츄 프로세스를 수행하는 단계
    를 더 포함하는 반도체 디바이스의 제조 방법.
  8. 제1항에 있어서, 상기 전처리 프로세스는 상기 일함수 금속층의 대역단(band edge)을 이동시키는 것인, 반도체 디바이스의 제조 방법.
  9. 반도체 디바이스의 제조 방법에 있어서,
    이베큐에이션된 프로세싱 시스템의 제1 챔버 내에서, 기판 위에 게이트 유전체층을 형성하는 단계;
    상기 프로세싱 시스템의 진공 상태를 유지하면서, 상기 이베큐에이션된 프로세싱 시스템의 제2 챔버 내에서 상기 게이트 유전체층 위에 일함수 금속층을 성막하는 단계;
    상기 이베큐에이션된 프로세싱 시스템의 진공 상태를 유지하면서, 상기 이베큐에이션된 프로세싱 시스템의 제3 챔버로 상기 기판을 전달하고, 상기 제3 챔버 내에서 상기 일함수 금속층의 전처리 프로세스를 수행함으로써, 처리된 일함수 금속층을 형성하는 단계 - 상기 전처리 프로세스는 상기 일함수 금속층의 산화된 층을 제거하고, 상기 전처리 프로세스는 염소[Cl]계 및 불소[F]계 금속 전구체 중 적어도 하나를 이용하는 것을 포함함 -; 및
    상기 이베큐에이션된 프로세싱 시스템의 진공 상태를 유지하면서, 상기 이베큐에이션된 프로세싱 시스템의 제4 챔버로 상기 기판을 전달하고, 상기 제4 챔버 내에서 상기 처리된 일함수 금속층 위에 후속 금속층을 성막하는 단계
    를 포함하는 반도체 디바이스의 제조 방법.
  10. 프로세싱 시스템에 있어서,
    기판을 복수 개의 프로세싱 챔버 중 하나의 프로세싱 챔버로부터 다른 프로세싱 챔버로 전달하는 전달 아암(transfer arm)을 포함하는 웨이퍼 처리 챔버에 각각 인접하는 복수 개의 프로세싱 챔버;
    상기 복수 개의 프로세싱 챔버와 상기 웨이퍼 처리 챔버에 커플링되는 진공 시스템으로서, 상기 진공 시스템은 상기 복수 개의 프로세싱 챔버 각각 및 상기 웨이퍼 처리 챔버의 진공 상태를 유지하는 것인, 상기 진공 시스템;
    상기 기판 위에 게이트 유전체층을 성막하도록 구성되는 상기 복수 개의 프로세싱 챔버 중 제1 챔버;
    상기 게이트 유전체층 위에 일함수 금속층을 성막하도록 구성되는 상기 복수 개의 프로세싱 챔버 중 제2 챔버;
    상기 일함수 금속층의 전처리 프로세스를 수행하여 전처리된 일함수 금속층을 형성하도록 구성되는 상기 복수 개의 프로세싱 챔버 중 제3 챔버 - 상기 전처리 프로세스는 상기 일함수 금속층의 산화된 층을 제거하고, 상기 전처리 프로세스는 염소[Cl]계 및 불소[F]계 금속 전구체 중 적어도 하나를 이용하는 것을 포함함 -; 및
    상기 처리된 일함수 금속층 위에 후속 금속층을 성막하도록 구성되는 상기 복수 개의 프로세싱 챔버 중 제4 챔버
    를 포함하는 프로세싱 시스템.
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9978601B2 (en) * 2015-10-20 2018-05-22 Taiwan Semiconductor Manufacturing Co., Ltd. Methods for pre-deposition treatment of a work-function metal layer
US9583486B1 (en) * 2015-11-19 2017-02-28 International Business Machines Corporation Stable work function for narrow-pitch devices
US10049940B1 (en) 2017-08-25 2018-08-14 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for metal gates with roughened barrier layer
US20180233574A1 (en) * 2017-02-10 2018-08-16 Purdue Research Foundation Silicon carbide power transistor apparatus and method of producing same
TWI806881B (zh) 2017-07-13 2023-07-01 美商應用材料股份有限公司 金屬閘極之低厚度相依功函數nMOS整合
KR102295721B1 (ko) 2017-09-08 2021-08-30 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10790196B2 (en) * 2017-11-09 2020-09-29 Taiwan Semiconductor Manufacturing Co., Ltd. Threshold voltage tuning for fin-based integrated circuit device
US11088258B2 (en) 2017-11-16 2021-08-10 Samsung Electronics Co., Ltd. Method of forming multiple-Vt FETs for CMOS circuit applications
US10770353B2 (en) * 2017-11-16 2020-09-08 Samsung Electronics Co., Ltd. Method of forming multi-threshold voltage devices using dipole-high dielectric constant combinations and devices so formed
KR102495082B1 (ko) 2018-06-12 2023-02-01 삼성전자주식회사 반도체 장치
US11088029B2 (en) * 2018-09-26 2021-08-10 Taiwan Semiconductor Manufacturing Co., Ltd. Gate stack treatment
US10770563B2 (en) 2018-10-24 2020-09-08 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure and patterning method for multiple threshold voltages
US10872826B2 (en) * 2018-10-31 2020-12-22 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistor device and method
WO2020131296A1 (en) * 2018-12-21 2020-06-25 Applied Materials, Inc. Processing system and method of forming a contact
US11257921B2 (en) * 2019-04-18 2022-02-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US11289578B2 (en) 2019-04-30 2022-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Selective etching to increase threshold voltage spread
US11362002B2 (en) * 2020-01-28 2022-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Adjusting work function through adjusting deposition temperature
US11552177B2 (en) * 2020-09-04 2023-01-10 Applied Materials, Inc. PMOS high-K metal gates

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5975740A (en) * 1996-05-28 1999-11-02 Applied Materials, Inc. Apparatus, method and medium for enhancing the throughput of a wafer processing facility using a multi-slot cool down chamber and a priority transfer scheme
US6318384B1 (en) * 1999-09-24 2001-11-20 Applied Materials, Inc. Self cleaning method of forming deep trenches in silicon substrates
US6936538B2 (en) 2001-07-16 2005-08-30 Applied Materials, Inc. Method and apparatus for depositing tungsten after surface treatment to improve film characteristics
US7964505B2 (en) 2005-01-19 2011-06-21 Applied Materials, Inc. Atomic layer deposition of tungsten materials
US7431795B2 (en) * 2004-07-29 2008-10-07 Applied Materials, Inc. Cluster tool and method for process integration in manufacture of a gate structure of a field effect transistor
US20070134821A1 (en) * 2004-11-22 2007-06-14 Randhir Thakur Cluster tool for advanced front-end processing
CN101308794B (zh) * 2007-05-15 2010-09-15 应用材料股份有限公司 钨材料的原子层沉积
US20090029274A1 (en) * 2007-07-25 2009-01-29 3M Innovative Properties Company Method for removing contamination with fluorinated compositions
US8088685B2 (en) * 2010-02-09 2012-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Integration of bottom-up metal film deposition
US9166020B2 (en) * 2011-03-01 2015-10-20 United Microelectronics Corp. Metal gate structure and manufacturing method thereof
JP2012231123A (ja) * 2011-04-15 2012-11-22 Hitachi Kokusai Electric Inc 半導体装置、半導体装置の製造方法、基板処理システムおよびプログラム
US8987080B2 (en) * 2012-04-26 2015-03-24 Applied Materials, Inc. Methods for manufacturing metal gates
CN103681276B (zh) * 2012-09-18 2016-08-31 中芯国际集成电路制造(上海)有限公司 金属栅极、mos晶体管及cmos结构分别的形成方法
US20150325447A1 (en) * 2013-01-18 2015-11-12 Hitachi Kokusai Electric Inc. Method of manufacturing semiconductor device and substrate processing apparatus
US9190409B2 (en) 2013-02-25 2015-11-17 Renesas Electronics Corporation Replacement metal gate transistor with controlled threshold voltage
US9059089B2 (en) * 2013-02-28 2015-06-16 Hitachi Kokusai Electric Inc. Method of manufacturing semiconductor device
US8846550B1 (en) * 2013-03-14 2014-09-30 Asm Ip Holding B.V. Silane or borane treatment of metal thin films
US9105497B2 (en) * 2013-09-04 2015-08-11 Globalfoundries Inc. Methods of forming gate structures for transistor devices for CMOS applications
US9455150B2 (en) * 2013-12-24 2016-09-27 Intel Corporation Conformal thin film deposition of electropositive metal alloy films
KR102216575B1 (ko) * 2014-10-23 2021-02-18 에이에스엠 아이피 홀딩 비.브이. 티타늄 알루미늄 및 탄탈륨 알루미늄 박막들
US9425103B2 (en) * 2014-12-04 2016-08-23 Globalfoundries Inc. Methods of using a metal protection layer to form replacement gate structures for semiconductor devices
US20160163603A1 (en) * 2014-12-08 2016-06-09 International Business Machines Corporation Pfet gate stack materials having improved threshold voltage, mobility and nbti performance
US9343372B1 (en) * 2014-12-29 2016-05-17 GlobalFoundries, Inc. Metal stack for reduced gate resistance
US9552992B2 (en) * 2015-02-27 2017-01-24 Globalfoundries Inc. Co-fabrication of non-planar semiconductor devices having different threshold voltages
TWI635535B (zh) * 2015-03-10 2018-09-11 聯華電子股份有限公司 具有不同臨界電壓的金屬閘極的半導體製程及半導體結構
US9978601B2 (en) * 2015-10-20 2018-05-22 Taiwan Semiconductor Manufacturing Co., Ltd. Methods for pre-deposition treatment of a work-function metal layer

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