CN113809015A - 用于功函数工程的三层高k栅极介电堆叠 - Google Patents

用于功函数工程的三层高k栅极介电堆叠 Download PDF

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Abstract

本公开提供了用于功函数工程的三层高k栅极介电堆叠。一种形成半导体结构的方法包括：分别在衬底的NMOS区域和PMOS区域中提供第一沟道层和第二沟道层；在第一沟道层和第二沟道层上方沉积包括氧化铪的第一层；在第二沟道层上方而不在第一沟道层上方形成第一偶极图案；通过退火将来自第一偶极图案的第一金属驱动到第一层中；去除第一偶极图案；在第一层上方以及在第一沟道层和第二沟道层上方沉积包括氧化铪的第二层；在第二层和第一沟道层上方而不在第二沟道层上方形成第二偶极图案；通过退火将来自第二偶极图案的第二金属驱动到第二层中；去除第二偶极图案；以及在第二层上方以及在第一沟道层和第二沟道层上方沉积包含氧化铪的第三层。

Description

用于功函数工程的三层高k栅极介电堆叠
技术领域
本申请涉及半导体技术领域，更具体地涉及用于功函数工程的三层高k栅极介电堆叠。
背景技术
电子工业已经经历了对更小和更快的电子设备的不断增长的需求，这些电子设备同时能够支持更多数量的日益复杂和精细的功能。为了满足这些需求，集成电路(IC)行业中存在制造低成本、高性能和低功率IC的持续趋势。迄今为止，通过减小IC尺寸(例如，最小IC特征尺寸)，从而提高生产效率并降低相关成本，在很大程度上实现了这些目标。然而，这种缩放也增加了IC制造工艺的复杂性。因此，实现IC器件及其性能的持续进步需要IC制造工艺和技术方面的类似进步。进步的一个领域是如何为CMOS器件提供针对NMOS晶体管和PMOS晶体管的适当阈值电压(Vt)，用于在降低功耗的同时提高性能。具体地，随着器件持续按比例缩小到诸如FinFET的多栅极器件、包括纳米线器件和纳米片器件的环栅极(GAA)器件以及其他类型的多栅极器件，Vt工程一直具有挑战性。一个原因在于这些设备非常小，并且使用不同功函数金属调整其Vt的空间不大。
发明内容
根据本公开的一个方面，提供了一种形成半导体结构的方法，包括：提供结构，该结构具有衬底、NMOS区域中的第一沟道层和PMOS区域中的第二沟道层；在第一沟道层和第二沟道层两者上方沉积包括氧化铪的第一层；在第二沟道层上方而不在第一沟道层上方形成第一偶极图案，其中第一偶极图案包括第一金属；对结构进行退火，使得第一金属被驱动到第一偶极图案下方的第一层中；去除第一偶极图案；在去除第一偶极图案之后，在第一层上方以及在第一沟道层和第二沟道层两者上方沉积包括氧化铪的第二层；在第二层上方以及在第一沟道层上方而不在第二沟道层上方形成第二偶极图案，其中第二偶极图案包括第二金属；对结构进行退火，使得第二金属被驱动到第二偶极图案下方的第二层中；去除第二偶极图案；以及在去除第二偶极图案之后，在第二层上方以及在第一沟道层和第二沟道层两者上方沉积包括氧化铪的第三层。
根据本公开的一个方面，提供了一种半导体结构，包括：衬底；NFET区域中在衬底上方的第一沟道层；PFET区域中在衬底上方的第二沟道层；在第一沟道层和第二沟道层两者上方的第一栅极介电层，其中，第一栅极介电层的第一部分被布置在第一沟道层上方并且包括氧化铪，并且第一栅极介电层的第二部分被布置在第二沟道层上方且包括氧化铪和第一金属的化合物，其中第一金属包括铝或铌；在第一栅极介电层上方以及在第一沟道层和所述第二沟道层两者上方的第二栅极介电层，其中，所述第二栅极介电层的第一部分被布置在所述第一沟道层上方且包括氧化铪和第二金属的化合物，并且第二栅极介电层的第二部分被布置在第二沟道层上方且包括氧化铪，其中第二金属包括镧、钇或锶；以及在第二栅极介电层上方以及在第一沟道层和第二沟道层两者上方的第三栅极介电层，其中第三栅极介电层包括氧化铪。
根据本公开的一个方面，提供了一种半导体结构，包括：衬底；NFET区域中在衬底上方的第一沟道层；PFET区域中在衬底上方的第二沟道层；在第一沟道层和第二沟道层两者上方的界面层；在界面层上方的第一栅极介电层，其中第一栅极介电层的第一部分被布置在第一沟道层上方且包括氧化铪，并且第一栅极介电层的第二部分被布置在第二沟道层上方且包括氧化铪和第一金属的化合物；在第一栅极介电层上方的第二栅极介电层，其中第二栅极介电层的第一部分被布置在第一沟道层上方且包括氧化铪和第二金属的化合物，并且第二栅极介电层的第二部分被布置在第二沟道层上方且包括氧化铪；在第二栅极介电层上方以及在第一沟道层和第二沟道层两者上方的第三栅极介电层，其中第三栅极介电层包括氧化铪；在第三栅极介电层上方以及在第一沟道层和所述第二沟道层两者上方的栅极功函数金属层。
附图说明
在结合附图阅读下面的具体实施方式时，得以从下面的具体实施方式中最佳地理解本公开。要强调的是，根据行业的标准做法，各种特征不是按比例绘制的，而仅用于说明目的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。
图1是根据本公开的具有用于功函数调整的三层高k栅极介电堆叠的CMOS器件的部分的示意图。
图2是根据本公开的各个方面的用于制造CMOS器件的方法的流程图。
图3A是根据本公开的各个方面的CMOS器件的部分的示意性俯视图。图3B和图3C是根据本公开的实施例的图3A中的CMOS器件的部分的示意性截面图。图3D和图3E是根据本公开的另一实施例的图3A中的CMOS器件的部分的示意性截面图。
图4、图5、图6、图7、图8、图9、图10、图11、图12、图13、图14、图15、图16、图17、图18A、图18B、图18C、图19A和图19B是根据本公开的各个方面的图3A中的CMOS器件的部分在各个制造阶段(诸如与图2中的方法相关联的那些制造阶段)的示意性截面图。
具体实施方式
下面的公开内容提供了用于实现所提供的主题的不同特征的许多不同的实施例或示例。下面描述了组件和布置的具体示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。例如，在下面的描述中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开在各个示例中可能重复参考标号和/或字母。这种重复是为了简单性和清楚性的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可能使用了空间相关术语(例如，“下方”、“之下”、“低于”、“以上”、“上部”等)，以描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可被相应地解释。更进一步，根据本文公开的具体技术所属领域的技术人员的知识，当用“大约”、“近似”等描述数字或数字范围时，该术语涵盖在所描述的数字的一定变化(例如，例如+/-10％或其他变化)内的数字，除非另有说明。例如，术语“大约5nm”可涵盖从4.5nm至5.5nm、从4.0nm至5.0nm等的尺寸范围。
本公开一般地涉及半导体结构及其制造工艺，并且更具体地涉及具有高k金属栅极的互补金属氧化物半导体(Complementary Metal Oxide Semiconductor，CMOS)器件，高k金属栅极具有三层高k栅极介电堆叠，用于调整栅极功函数，使得n型金属氧化物半导体场效应晶体管(n-Metal-Oxide-Semiconductor Field-Effect Transistor，NMOSFET或NFET)和p型MOSFET(PMOSFET或PFET)都可以具有优化的功函数。由于器件尺寸和器件间距的持续缩小，器件Vt(阈值电压)调整变得越来越具有挑战性。一些方法使用具有高铝浓度的功函数金属用于n型场效应晶体管(N-Field-Effect Transistor，NFET)Vt调整。然而，由于铝的高扩散性，这可能会降低器件可靠性能。一些方法使用厚p型功函数金属用于PFET Vt调整。然而，在小型器件(例如小型鳍式场效应晶体管(Fin Field-Effect Transistor，FinFET)或全环绕栅极(Gate-All-Around，GAA)器件)中填充如此厚的功函数金属变得越来越困难。与那些方法不同，本公开利用三层高k栅极介电堆叠(或三层高k堆叠)来为NFET和PFET调整Vt。功函数金属的公共薄层可以用于NFET和PFET两者。功函数金属的该公共薄层被布置在三层高k堆叠上。该三层高k堆叠被布置在界面层上，该界面层被布置在半导体沟道(例如Si沟道或SiGe沟道)上。由于仅使用了功函数金属的薄层，因此将此类功函数金属填充到小栅极沟槽中(例如在FinFET器件和GAA器件中)不再是问题。三层高k堆叠在堆叠的低层中包括(一个或多个)偶极材料，用于在某些情况下将Vt例如调节大约50mV至大约300mV。堆叠的上层没有偶极材料。因此，功函数金属层不受偶极材料的向外扩散的影响。
图1示出了根据一实施例的用本公开的这种三层高k堆叠实现的器件200的一部分的示意图。器件200是具有NFET 200N和PFET 200P的CMOS器件。NFET 200N包括在沟道层215n上方的栅极堆叠240n。PFET200P包括在沟道层215p上方的栅极堆叠240p。在图1所示的实施例中，沟道层215n包括硅(例如晶体硅或本征硅)，而沟道层215p包括硅(例如晶体硅或本征硅)、锗或硅锗。在替代实施例中，沟道层215n和215p可以包括其他合适的半导体材料。栅极堆叠240n包括界面层280(例如SiO2或SiON)、三层高k堆叠279n和功函数金属层430。栅极堆叠240p包括界面层280、三层高k堆叠279p和功函数金属层430。
在图1所示的实施例中，三层高k堆叠279p具有基层282p、中间层284和上层286。在本实施例中，三个层282p、284和286中的每一层包括高k介电材料，例如氧化铪。在替代实施例中，三个层282p、284和286中的每一层可以包括其他高k介电材料，例如HfSiO、HfSiO4、HfSiON、HfLaO、HfTaO、HfTiO、HfZrO、铪铝氧化物(即HfAlOx)、二氧化铪-氧化铝(HfO2-Al2O3)合金、ZrO2、ZrSiO2、AlO、AlSiO、Al2O3、TiO、TiO2、LaO、LaSiO、Ta2O3、Ta2O5、Y2O3、SrTiO3、BaZrO、BaTiO3(BTO)、(Ba,Sr)TiO3(BST)、Si3N4、Nb2O3、HfNbOx、ZnO、HfZnOx。基层282p还包括被选择用于PFET调整的另一金属M1(掺杂金属或偶极金属)。例如，选择金属M1，使得层282p中的高k介电材料和M1的化合物(例如铪-M1-氧化物)提供对栅极堆叠240p的功函数的向上调节。换句话说，与没有金属M1的相同栅极堆叠相比，在基层282p中具有M1使栅极堆叠240p的功函数移动到更接近价带。这归因于金属M1向282p/280界面的扩散及其偶极形成。同时，层284和286防止金属M1扩散到功函数金属层430，从而保持PFET 200P的完整性和可靠性。在一些实施例中，金属M1可以是铝(Al)、铌(Nb)或另一合适的金属，例如Ga、Zn、Ti。
在图1所示的实施例中，三层高k堆叠279n具有基层282、中间层284n和上层286。在本实施例中，三个层282、284n和286中的每一层包括高k介电材料，例如氧化铪。在替代实施例中，三个层282、284n和286中的每一层可以包括另一高k介电材料，例如HfSiO、HfSiO4、HfSiON、HfLaO、HfTaO、HfTiO、HfZrO、铪铝氧化物(即HfAlOx)、二氧化铪-氧化铝(HfO2-Al2O3)合金、ZrO2、ZrSiO2、AlO、AlSiO、Al2O3、TiO、TiO2、LaO、LaSiO、Ta2O3、Ta2O5、Y2O3、SrTiO3、BaZrO、BaTiO3(BTO)、(Ba,Sr)TiO3(BST)、Si3N4、Nb2O3、HfNbOx、ZnO、HfZnOx。中间层284n还包括被选择用于NFET调整的另一金属M2(掺杂金属或偶极金属)。例如，选择金属M2，使得层284n中的高k介电材料和M2的化合物(例如铪-M2-氧化物)提供对栅极堆叠240n的功函数的向下调节。换句话说，与没有金属M2的相同栅极堆叠相比，在中间层284n中具有M2使栅极堆叠240n的功函数移动到更接近导带。这归因于金属M2向282/280界面的扩散及其偶极形成。同时，层286防止金属M2扩散到功函数金属层430，从而保持NFET 200N的完整性和可靠性。在一些实施例中，金属M2可以是镧(La)、钇(Y)、锶(Sr)或另一合适的金属。
在一实施例中，层282、284和286中的每一层包括氧化铪(HfO2)，层282p包括HfO2和金属M1的化合物，并且层284n包括HfO2和金属M2的化合物。此外，在一些实施例中，层282、282p、284、284n和286中的每一层具有在大约
Figure BDA0003108319550000061
至
Figure BDA0003108319550000062
的范围内的厚度。因此，每个三层堆叠279n和279p的总厚度为大约
Figure BDA0003108319550000063
至
Figure BDA0003108319550000064
如将在下面讨论的，在一实施例中，两个层282和282p开始作为用于NFET 200N和200P两者的公共层，然后层282p被掺杂金属M1。类似地，两个层284n和284开始作为用于NFET 200N和200P两者的公共层，然后层284n被掺杂金属M2。
通过使用本公开的三层高k堆叠，可以将NFET和PFET都调整为具有低Vt，从而降低功耗并提高器件性能。因此，本公开可以用于灵活地调整用于CMOS器件的阈值电压。此外，具有用于NFET和PFET两者的功函数金属层的公共薄层(例如图1中的层430)允许栅极堆叠240n和240p被制造用于非常小尺寸的器件，例如FinFET和GAA器件，其沟道长度只有几纳米。本公开可以应用于诸如FinFET和环栅极(GAA)CMOS器件的多栅极CMOS器件，以及可以应用于平面CMOS器件。
下面结合附图描述本公开的结构和制造方法的细节，附图示出了根据一些实施例的制造GAA器件的工艺。GAA器件是指具有垂直堆叠并水平定向的多沟道晶体管的器件，例如纳米线晶体管和纳米片晶体管。由于GAA器件具有更好的栅极控制能力、更低的泄漏电流以及完全的FinFET器件布局兼容性，因此GAA器件是有望将CMOS推向路线图的下一阶段的候选者。本公开还简要地讨论了FinFET器件中的三层高k堆叠的实现。本领域普通技术人员应该理解，他们可以容易地将本公开用作设计或修改用于实现与本文介绍的实施例相同的目的和/或实现相同的优点的其他工艺和结构的基础。
图2是根据本公开的各个方面的用于制造CMOS器件的方法100的流程图。在一些实施例中，方法100制造包括p型GAA晶体管200P和n型GAA晶体管200N的多栅极器件。下面简要描述方法100。
在操作102处，提供初始结构。初始结构包括用于制造NFET的NFET器件区域和用于制造PFET的PFET器件区域。NFET器件区域包括悬浮在一对n型的第一源极/漏极(S/D)特征之间的第一沟道半导体层(或第一沟道层)。PFET器件区域包括悬浮在一对p型的第二源极/漏极(S/D)特征之间的第二沟道半导体层(或第二沟道层)。第一沟道层和第二沟道层暴露在由于去除伪栅极而导致的栅极沟槽中。在操作104处，在围绕第一沟道层和第二沟道层的栅极沟槽中形成界面层和第一高k介电层。在操作106处，在PFET器件区域中的第一高k介电层上方形成第一偶极图案，并且第一偶极图案包括金属M1的化合物，例如金属M1的氧化物、金属M1的氮化物、或金属M1的另一合适的化合物。在操作108，对结构进行退火，使得来自第一偶极图案的金属元素M1被驱动到其下方的第一高k介电层中。在操作110处，去除第一偶极图案。
在操作112处，在第一高k介电层上方且围绕第一沟道层和第二沟道层的栅极沟槽中形成第二高k介电层。在操作114处，在NFET器件区域中的第二高k介电层上方形成第二偶极图案，并且第二偶极图案包括金属M2的化合物，例如金属M2的氧化物、金属M2的氮化物、或金属M2的另一合适的化合物。在操作116处，对结构进行退火，使得来自第二偶极图案的金属元素M2被驱动到其下方的第二高k介电层中。在操作118处，去除第二偶极图案。在操作120处，在第二高k介电层上方且围绕第一沟道层和第二沟道层的栅极沟槽中形成第三高k介电层。在操作122处，在第三高k介电层上方形成功函数金属层，以进一步调整NFET器件区域和PFET器件区域中的Vt。在操作124处，方法100执行另外的步骤，例如形成块体金属层和触点。本公开考虑了附加处理。可以在方法100之前、期间和之后提供附加步骤，并且可以针对方法100的其他实施例移动、替换或消除所描述的某些步骤。下面的讨论示出了可以根据方法100制造的CMOS集成电路器件的各个实施例。
图3A是根据本公开的各个方面的CMOS器件200的部分在与图2中的方法100相关联的制造阶段的示意性俯视图。图3B至图19B是根据本公开的各个方面的器件200的部分在与图2中的方法100相关联的各个制造阶段的示意性截面图。
在本公开的实施例中，器件200是多栅极(或多栅)器件，并且可以被包括在微处理器、存储器和/或其他IC器件中。在一些实施例中，器件200是IC芯片、片上系统(SoC)或其部分的一部分，其包括各种无源和有源微电子器件，例如电阻器、电容器、电感器、二极管、p型场效应晶体管(PFET)、n型场效应晶体管(NFET)、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结型晶体管(Bipolar JunctionTransistor,BJT)、横向扩散MOS(Laterally-Diffused Metal-Oxide Semiconductor,LDMOS)晶体管、高压晶体管、高频晶体管、其他合适的组件或其组合。在一些实施例中，多栅极器件200被包括在非易失性存储器中，该非易失性存储器例如是非易失性随机存取存储器(NVRAM)、闪存、电可擦除可编程只读存储器(EEPROM)、电可编程只读存储器(EPROM)、其他合适的存储器类型或其组合。为了清楚起见，已经简化了图3A-图19B，以更好地理解本公开的发明构思。可以在器件200中添加附加特征，并且在器件200的其他实施例中可以替换、修改或消除下面描述的某些特征。下面结合方法100的实施例描述器件200的制造。
方法100(图2)在操作102处提供CMOS器件200的初始结构，其一部分在图3A-图3C中示出。具体地，图3A示出了CMOS器件200在某个制造阶段包括NFET器件200N和PFET器件200P。器件200N包括有源区域204A和大致垂直于有源区域204A的栅极区域206A。有源区域204A包括一对源极/漏级区域和该对源极/漏级区域之间的沟道区域，并且栅极区域206A与有源区域204A中的沟道区域接合。类似地，器件200P包括有源区域204B和栅极区域206B。有源区域204B包括一对源极/漏极区域和该对源极/漏极区域之间的沟道区域，并且栅极区域206B与有源区域204B中的沟道区域接合。
图3B示出了根据一实施例的器件200的截面图，其可以是图3A的器件200N或200P分别沿A1-A1或B1-B1线的截面图。图3C示出了根据一实施例的器件200的截面图，其可以是图3A的器件200N和200P分别沿A2-A2或B2-B2线的截面图。图3B和图3C中所示的实施例是纳米线FET，其中它们的沟道层215是纳米线的形状。为了清楚起见，器件200N和200P被示出为具有相同的配置(例如，相同数量的沟道层215)，以更好地理解本公开的发明构思。在各个实施例中，器件200N和200P可以具有不同的配置。例如，它们可以具有不同数量的沟道层215和/或它们的沟道层215可以具有不同的形状或尺寸。对于另一示例，器件200N和200P中的一者或两者可以是FinFET、纳米线FET、纳米片FET或平面FET。
参照图3B-图3C，器件200包括衬底(例如，晶圆)202。在所示的实施例中，衬底202包括硅。替代地或附加地，衬底202包括：另一基本半导体，例如锗；化合物半导体，例如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，例如硅锗(SiGe)、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或其组合。替代地，衬底202是绝缘体上半导体衬底，例如绝缘体上硅(SOI)衬底、绝缘体上硅锗(SGOI)衬底或绝缘体上锗(GOI)衬底。
晶体管200N和200P的每一者还包括一对源极/漏极特征260。对于NFET 200N，源极/漏极特征260是n型的。对于PFET 200P，源极/漏极特征260是p型的。源极/漏极特征260可以通过外延生长(一个或多个)半导体材料(例如，Si或SiGe)以填充器件200中的沟槽来形成，例如，使用CVD沉积技术(例如，气相外延)、分子束外延、其他合适的外延生长工艺或其组合。源极/漏极特征260掺杂有适当的n型掺杂剂和/或p型掺杂剂。例如，对于NFET200N，源极/漏极特征260可以包括硅，并且掺杂有碳、磷、砷、其他n型掺杂剂或其组合。对于PFET 200P，源极/漏极特征260可以包括硅锗或锗，并且掺杂有硼、其他p型掺杂剂或其组合。
晶体管200N和200P中的每一个还包括半导体层215的堆叠，该半导体层215的堆叠悬浮在衬底202上方并且连接一对源极/漏极特征260。半导体层215的堆叠用作各个晶体管的晶体管沟道。因此，半导体层215也称为沟道层215。沟道层215暴露在栅极沟槽275中，栅极沟槽275是由于从其中的各个栅极区域206A和206B(图3A)去除了伪栅极而导致的。对于NFET 200N，沟道层215可以包括单晶硅或另外合适的(一个或多个)半导体材料。对于PFET200P，沟道层215可以包括硅、锗、硅锗或另外合适的(一个或多个)半导体材料。最初，沟道层215形成为半导体层堆叠的一部分，该半导体层堆叠包括沟道层215和不同材料的其他半导体层。使用一种或多种光刻工艺将半导体层堆叠图案化为在衬底202上方突出的鳍的形状，上述光刻工艺包括双图案或多图案工艺。在形成栅极沟槽275之后，选择性地蚀刻半导体层堆叠以去除其他半导体层，从而将沟道层215悬浮在衬底202上方并且在各个源极/漏极特征260之间。沟道层215通过间隙277彼此分离并且与衬底202分离。
在一些实施例中，每个沟道层215具有纳米级尺寸。例如，在一些实施例中，每个沟道层215可以具有大约10nm至大约300nm的长度(沿“x”方向)，以及大约10nm至大约80nm的宽度(沿“y”方向)，以及大约4nm至大约8nm的高度(沿“z”方向)。在一些实施例中，沟道层215之间的垂直间隔(沿“z”方向)可以为大约6nm至大约15nm。因此，沟道层215可以被称为“纳米线”，其通常是指以下述方式悬浮的沟道层：将允许金属栅极物理接触沟道层的至少两侧，并且在GAA晶体管中，将允许金属栅极物理接触沟道层的至少四侧(即，围绕沟道层)。在一些实施例中，沟道层215可以是圆柱形的(例如，纳米线)、矩形的(例如，纳米棒)、片状的(例如，纳米片)等、或者具有其他合适的形状。
器件200还包括(一个或多个)隔离特征230，以隔离各种区域，例如各种有源区域204A和204B。隔离特征230包括氧化硅、氮化硅、氮氧化硅、其他合适的隔离材料(例如，包括硅、氧、氮、碳或其他合适的隔离成分)或其组合。隔离特征230可以包括不同的结构，例如浅沟槽隔离(STI)结构、深沟槽隔离(DTI)结构和/或硅的局部氧化(Local Oxidation ofSilicon，LOCOS)结构。隔离特征230可以包括多层绝缘材料。
器件200还包括与源极/漏极特征260相邻的栅极间隔物247。栅极间隔物247可以包括硅、氧、碳、氮、其他合适的材料或其组合(例如，氧化硅、氮化硅、氮氧化硅(SiON)、碳化硅、碳氮化硅(SiCN)、碳氧化硅(SiOC)、碳氮氧化硅(SiOCN))。在一些实施例中，栅极间隔物247包括多层结构，诸如包括氮化硅的第一介电层和包括氧化硅的第二介电层。器件200还包括垂直于相邻沟道层215之间且与源极/漏极特征260相邻的内部间隔物255。内部间隔物255可以包括介电材料，该介电材料包括硅、氧、碳、氮、其他合适的材料或其组合(例如，氧化硅、氮化硅、氮氧化硅、碳化硅或碳氮氧化硅)。在一些实施例中，内部间隔物255包括低k介电材料。栅极间隔物247和内部间隔物255通过沉积(例如，化学气相沉积(ChemicalVapor Deposition，CVD)、物理气相沉积(Physical Vapour Deposition，PVD)、原子层沉积(Atom Layer Deposition，ALD)等)和蚀刻工艺(例如，干蚀刻)形成。栅极沟槽275被提供在相对的栅极间隔物247和相对的内部间隔物255之间。
器件200还包括布置在隔离特征230、外延源极/漏极特征260和栅极间隔物247上方的接触蚀刻停止层(Contact Etch Stop Layer，CESL)268。CESL 268包括硅和氮，例如氮化硅或氮氧化硅。可以通过沉积工艺(例如，CVD或其他合适的方法)来形成CESL 268。器件200还包括位于CESL268上方的层间介电(Inter-Layer Dielectric ILD)层270。ILD层270包括介电材料，包括例如氧化硅、氮化硅、氮氧化硅、正硅酸乙酯(TEOS)形成的氧化物、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、低k介电材料、其他合适的介电材料或其组合。可以通过沉积工艺(例如，CVD、可流动CVD(Flowable CVD，FCVD)或其他合适的方法)来形成ILD层270。
图3D和图3E示出了根据另一实施例的器件200的截面图，其中沟道层215呈鳍的形状而不是呈多个堆叠的层的形状。因此，它也被称为鳍215，并且器件200N和200P被称为FinFET。具体地，图3D示出了图3A的器件200N和200P沿A1-A1和B1-B1线的截面图，并且图3E示出了图3A的器件200N和200P沿A2-A2和B2-B2线的截面图。鳍215从衬底202延伸并穿过隔离特征230。鳍215连接一对源极/漏极特征260。在一些实施例中，鳍215可以具有大约40nm至大约70nm的高度(沿“z”方向)，以及大约4nm至大约8nm的宽度(沿“y”方向)。
在下面的讨论中，晶体管200N和200P是纳米线FET，如图3B和图3C所示。然而，它们也可以是如图3D和图3E所示的FinFET，并且方法100可以类似地应用于任一实施例或图3B-图3E中未示出的其他类型的晶体管。
在操作104处，方法100(图2)在沟道层215上方形成界面层280，并且在界面层280上方形成高k介电层282，如图4所示，图4示出了图3A的器件200N和200P分别沿A2-A2和B2-B2线的截面图。转到图4，在所示的实施例中，界面层280和高k介电层282部分地填充间隙277。在一些实施例中，界面层280和/或高k介电层282也被布置在衬底202、隔离特征230和/或栅极间隔物247上。界面层280包括介电材料，例如SiO2、HfSiO、SiON、其他含硅介电材料、其他合适的介电材料或其组合。在本实施例中，高k介电层282包括HfO2。替代地，高k介电层282包括另一含铪的高k介电材料，例如HfSiO、HfSiO4、HfSiON、HfLaO、HfTaO、HfTiO、HfZrO、铪铝氧化物(即HfAlOx)、二氧化铪-氧化铝(HfO2-Al2O3)合金、或另一高k介电材料，例如ZrO2、ZrSiO2、AlO、AlSiO、Al2O3、TiO、TiO2、LaO、LaSiO、Ta2O3、Ta2O5、Y2O3、SrTiO3、BaZrO、BaTiO3(BTO)、(Ba,Sr)TiO3(BST)、Si3N4或其组合。高k介电材料通常是指具有高介电常数(例如大于7.0)的介电材料。界面层280通过本文所述的任何工艺(例如，热氧化、化学氧化、ALD、CVD、其他合适的工艺或其组合)形成。在一些实施例中，界面层280具有大约0.5nm至大约1.5nm的厚度。高k介电层282通过本文所述的任何工艺(例如，ALD、CVD、PVD、基于氧化的沉积工艺、其他合适的工艺或其组合)形成。在一些实施例中，高k介电层282具有大约0.2nm至大约1.5nm的厚度。在替代实施例中，在器件200N和200P中可以省略界面层280。
在操作106处，方法100(图2)在晶体管200P中的高k介电层282上方而不在晶体管200N中的高k介电层282上方形成偶极图案410(即，晶体管200N中的高k介电层282没有偶极图案410)。这可能涉及各种工艺，例如沉积、光刻和蚀刻。在图5、图6、图7和图8中示出了操作106的实施例，图5、图6、图7和图8示出了在操作106的各个步骤中，图3A的器件200N和200P分别沿A2-A2和B2-B2线的截面图。
转向图5，方法100在晶体管200N和200P中的高k介电层282上方沉积偶极层410。偶极层410包括用于晶体管200P的(一个或多个)栅极介电层中的偶极形成的介电材料。介电材料可以是具有一个或多个偶极元素的氧化物、氮化物或另一化合物。偶极元素可以例如通过退火工艺从偶极层410被驱动到高k介电层282中。在本实施例中，选择偶极元素，使得它们降低晶体管200P的阈值电压。换句话说，它们使晶体管200P的栅极堆叠的功函数朝价带移动。在一些实施例中，偶极元素可以是铝(Al)、铌(Nb)、其他合适的化学元素或其组合。例如，偶极层410可以包括Al2O3、氧化铌(例如，Nb2O5)、AlN、NbN或其他合适的材料。在各个实施例中，偶极层410可以通过ALD、CVD或其他合适的方法来沉积。此外，在各个实施例中，偶极层410被沉积为大约0.5nm或更小至大约3nm的基本均匀的厚度。在图5所示的实施例中，偶极层410被沉积为围绕悬浮在衬底202上方以及衬底202上方布置的沟道层215的表面上方的每个沟道层215。在晶体管200N和200P是FinFET(参见图3D和图3E作为示例)的实施例中，偶极层410被沉积在鳍215的顶部和侧壁表面上方。
转向图6，方法100形成蚀刻掩模290，蚀刻掩模290覆盖晶体管200P并暴露晶体管200N。掩模290包括与偶极层410的材料不同的材料，以在偶极层410的蚀刻期间实现蚀刻选择性。例如，掩模290可以包括抗蚀剂材料(因此可以称为图案化的抗蚀剂层和/或图案化的光刻胶层)。在一些实施例中，掩模290具有多层结构，诸如布置在抗反射涂层(ARC)层上方的抗蚀剂层。本公开考虑了用于掩模290的其他材料，只要在偶极层410的蚀刻期间实现蚀刻选择性即可。在一些实施例中，操作106包括光刻工艺，该光刻工艺包括在器件200上方形成抗蚀剂层(例如，通过旋涂)、执行预曝光烘烤工艺、使用光掩模执行曝光工艺、执行曝光后烘烤工艺、以及在显影剂溶液中显影曝光的抗蚀剂层。在显影之后，图案化的抗蚀剂层(例如，图案化的掩模290)包括与光掩模相对应的抗蚀剂图案，其中图案化的抗蚀剂层覆盖晶体管200P并暴露晶体管200N。替代地，可以通过其他方法(诸如无掩模光刻、电子束写入、离子束写入或其组合)来实施或替代曝光工艺。
在蚀刻掩模290就位的情况下，操作106然后蚀刻偶极层410并将其从晶体管200N去除，例如如图7所示。通过蚀刻掩模290保护晶体管200P中的偶极层410不受蚀刻工艺的影响。蚀刻工艺完全去除晶体管200N中的沟道层215周围以及沟道层215与衬底202之间的偶极层410，从而暴露其中的高k介电层282。蚀刻工艺可以是干蚀刻工艺、湿蚀刻工艺或反应离子蚀刻工艺，其相对于高k介电层282针对偶极层410具有高蚀刻选择性。在一些实施例中，蚀刻工艺是湿蚀刻工艺，其使用相对于高k介电层282针对偶极层410具有高蚀刻选择性的蚀刻溶液。例如，蚀刻选择性可以为大约10至大约100或可以大于100。蚀刻工艺的参数(例如，蚀刻温度、蚀刻溶液浓度、蚀刻时间、其他合适的湿蚀刻参数或其组合)被控制以确保完全去除晶体管200N中的偶极层410。例如，调整蚀刻时间(即，偶极层410暴露于湿蚀刻溶液的时间)以完全去除偶极层410，而对高k介电层282的蚀刻最小(甚至没有蚀刻)。在一些实施例中，蚀刻溶液还相对于掩模290针对偶极层410具有蚀刻选择性。在一些实施例中，蚀刻工艺部分地蚀刻掩模290。
在蚀刻工艺完成之后，例如在方法100(图2)的操作106处通过抗蚀剂剥离工艺或其他合适的工艺去除掩模290。转到图8，仅剩下偶极层410在晶体管200P中的部分，其变为偶极图案410。晶体管200N没有偶极图案410。
在操作108处，方法100(图2)对器件200执行偶极驱动工艺，使得来自偶极图案410的偶极材料被驱动到晶体管200P的高k介电层282中。在本实施例中，偶极驱动工艺是退火工艺，例如快速热退火(RTA)、毫秒退火(MSA)、微秒退火(μSA)或其他合适的退火工艺。在本实施例中，退火温度被控制在大约500℃至大约1100℃的范围内，例如从大约600℃至大约800℃。选择温度，使得其不会不利地影响器件200的现有结构和特征，并且仍足以使偶极元素从偶极图案410迁移(或扩散)到其下方的高k介电层282中。在本实施例中，界面层280和高k介电层282的厚度被设计为使得偶极材料可以有效地渗透穿过这些层或至少穿过高k介电层282的大部分。例如，界面层280可以具有大约0.2nm至大约1.5nm的厚度，并且高k介电层282可以具有大约0.2nm至大约1.5nm的厚度。在偶极驱动工艺完成之后，晶体管200P中的高k介电层282变为与高k介电层282不同的高k介电层282p(参见图9)。在一些实施例中，高k介电层282p中的偶极元素(例如Al或Nb)具有大约0.2％至大约30％的浓度。可以基于栅极功函数中的期望偏移来设计具体浓度。例如，偶极元素的较高浓度通常在器件200P的栅极功函数中提供较大的向上偏移。在各个实施例中，将偶极元素结合到高k介电层282p中可以将器件200P的栅极功函数调节多达100meV(meV代表毫伏)，例如调节大约50meV至大约100meV。另外，在一些实施例中，晶体管200P中的界面层280变得与晶体管200N中的界面层280不同，因为它还结合了一些偶极材料。
在操作110处，方法100(图2)通过应用一个或多个蚀刻工艺从器件200P去除偶极图案410。所得的结构在图9中示出。蚀刻工艺可以是干蚀刻工艺、湿蚀刻工艺、反应离子蚀刻工艺或另一蚀刻工艺，并且相对于高k介电层282和282p针对偶极图案410具有高蚀刻选择性。
在操作112处，方法100(图2)在高k介电层282和282p上方形成高k介电层284，如图10所示，图10示出了图3A的器件200N和200P分别沿A2-A2和B2-B2线的截面图。层284、282/282p和280部分地填充间隙277。在一些实施例中，高k介电层284也被布置在衬底202、隔离特征230和/或栅极间隔物247上方。在本实施例中，高k介电层284包括HfO2。替代地，高k介电层284包括另一含铪的高k介电材料，例如HfSiO、HfSiO4、HfSiON、HfLaO、HfTaO、HfTiO、HfZrO、铪铝氧化物(即HfAlOx)、二氧化铪-氧化铝(HfO2-Al2O3)合金、或另一高k介电材料，例如ZrO2、ZrSiO2、AlO、AlSiO、Al2O3、TiO、TiO2、LaO、LaSiO、Ta2O3、Ta2O5、Y2O3、SrTiO3、BaZrO、BaTiO3(BTO)、(Ba,Sr)TiO3(BST)、Si3N4或其组合。在本实施例中，高k介电层284包括与高k介电层282相同的材料。替代地，高k介电层284包括与高k介电层282中的材料不同的材料。高k介电层284通过本文所述的任何工艺(例如，ALD、CVD、PVD、基于氧化的沉积工艺、其他合适的工艺或其组合)形成。在一些实施例中，高k介电层284具有大约0.2nm至大约1.5nm的厚度。
在操作114处，方法100(图2)在晶体管200N中的高k介电层284上方而不在晶体管200P中的高k介电层284上方形成偶极图案420(即，晶体管200P中的高k介电层284没有偶极图案420)。类似于操作106，操作114还可能涉及各种工艺，例如沉积、光刻和蚀刻。在图11、图12、图13和图14中示出了操作114的实施例，图11、图12、图13和图14示出了在操作114的各个步骤中，图3A的器件200N和200P分别沿A2-A2和B2-B2线的截面图。操作114的许多方面类似于操作106的那些方面，并且将在下面简要描述。
转向图11，方法100在晶体管200N和200P中的高k介电层284上方沉积偶极层420。偶极层420包括用于晶体管200N的(一个或多个)栅极介电层中的偶极形成的介电材料。介电材料可以是具有一个或多个偶极元素的氧化物、氮化物或另一化合物。偶极元素可以例如通过退火工艺从偶极层420被驱动到高k介电层284中。在本实施例中，选择偶极元素，使得它们降低晶体管200N的阈值电压。换句话说，它们使晶体管200N的栅极堆叠的功函数朝导带移动。在一实施例中，偶极元素可以是镧、钇、锶或一些其他化学元素，并且偶极层420可以包括偶极元素的氧化物或氮化物。例如，偶极层420可以包括La2O3、Y2O3、SrO、LaN、YN、Sr3N2或其他合适的材料。在各个实施例中，偶极层420可以通过ALD、CVD或其他合适的方法来沉积。此外，在各个实施例中，偶极层420被沉积为大约0.2nm至大约1.5nm的基本均匀的厚度。在图11所示的实施例中，偶极层420被沉积为围绕悬浮在衬底202上方以及衬底202上方布置的沟道层215的表面上方的每个沟道层215。在晶体管200N和200P是FinFET的实施例(参见图3D和图3E作为示例)中，偶极层420被沉积在沟道层215的顶部和侧壁表面上方。
转向图12，方法100形成蚀刻掩模292，蚀刻掩模292覆盖晶体管200N并暴露晶体管200P。掩模292包括与偶极层420的材料不同的材料，以在偶极层420的蚀刻期间实现蚀刻选择性。例如，掩模292可以包括布置在抗反射涂层(ARC)层上方的抗蚀剂材料或抗蚀剂层。操作114可以使用光刻和蚀刻工艺(类似于针对掩模290所讨论的工艺)来创建掩模292。
在蚀刻掩模292就位的情况下，操作114然后蚀刻偶极层420并将其从晶体管200P去除，例如如图13所示。通过蚀刻掩模292保护晶体管200N中的偶极层420不受蚀刻工艺的影响。蚀刻工艺完全去除晶体管200P中的沟道层215周围以及沟道层215与衬底202之间的偶极层420，从而暴露晶体管200P中的高k介电层284。蚀刻工艺可以是干蚀刻工艺、湿蚀刻工艺或反应离子蚀刻工艺，其相对于高k介电层284针对偶极层420具有高蚀刻选择性。在一些实施例中，蚀刻溶液相对于掩模292针对偶极层420具有蚀刻选择性。在一些实施例中，蚀刻工艺部分地蚀刻掩模292。
在蚀刻工艺完成之后，例如在方法100(图2)的操作114处通过抗蚀剂剥离工艺或其他合适的工艺去除掩模292。转到图14，仅剩下偶极层420在晶体管200N中的部分，其变为偶极图案420。晶体管200P没有偶极图案420。
在操作116处，方法100(图2)对器件200执行偶极驱动工艺，使得来自偶极图案420的偶极材料被驱动到晶体管200N的高k介电层284中。在本实施例中，偶极驱动工艺是退火工艺，例如快速热退火(RTA)、毫秒退火(MSA)、微秒退火(μSA)或其他合适的退火工艺。在本实施例中，退火温度被控制在大约500℃至大约1100℃的范围内，例如从大约600℃至大约800℃。选择温度，使得其不会不利地影响器件200的现有结构和特征，并且仍足以使偶极元素从偶极图案420迁移(或扩散)到其下方的高k介电层284中。在本实施例中，界面层280以及高k介电层282和284的厚度被设计为使得偶极材料可以有效地渗透穿过这些层或至少穿过高k介电层284的大部分。例如，界面层280可以具有大约0.2nm至大约1.5nm的厚度，高k介电层282可以具有大约0.2nm至大约1.5nm的厚度，以及高k介电层284可以具有大约0.2nm至大约1.5nm的厚度。在偶极驱动工艺完成之后，晶体管200N中的高k介电层284变为与高k介电层284不同的高k介电层284n(参见图15)。在一些实施例中，高k介电层284n中的偶极元素(例如La、Y或Sr)具有大约0.2％至大约30％的浓度。可以基于栅极功函数中的期望偏移来设计具体浓度。例如，偶极元素的较高浓度通常在器件200N的栅极功函数中提供较大的向下偏移。在各个实施例中，将偶极元素结合到高k介电层284n中可以将器件200N的栅极功函数调节多达300meV，例如调节大约100meV至大约300meV。
在操作118处，方法100(图2)通过应用一个或多个蚀刻工艺从器件200N去除偶极图案420。所得的结构在图15中示出。蚀刻工艺可以是干蚀刻工艺、湿蚀刻工艺、反应离子蚀刻工艺或另一蚀刻工艺，并且相对于高k介电层284和284n针对偶极图案420具有高蚀刻选择性。
在操作120处，方法100(图2)在高k介电层284和284n上方形成高k介电层286，如图16所示，图16示出了图3A的器件200N和200P分别沿A2-A2和B2-B2线的截面图。在本实施例中，层286、284/284n、282/282p和280部分地填充间隙277。在一些实施例中，高k介电层286也被布置在衬底202、隔离特征230和/或栅极间隔物247上方。在本实施例中，高k介电层286包括HfO2。替代地，高k介电层286包括另一含铪的高k介电材料，例如HfSiO、HfSiO4、HfSiON、HfLaO、HfTaO、HfTiO、HfZrO、铪铝氧化物(即HfAlOx)、二氧化铪-氧化铝(HfO2-Al2O3)合金、或另一高k介电材料，例如ZrO2、ZrSiO2、AlO、AlSiO、Al2O3、TiO、TiO2、LaO、LaSiO、Ta2O3、Ta2O5、Y2O3、SrTiO3、BaZrO、BaTiO3(BTO)、(Ba,Sr)TiO3(BST)、Si3N4或其组合。在一些实施例中，高k介电层282、284和286包括相同的材料。例如，在一实施例中，层282、284和286中的每一层包括HfO2。在替代实施例中，高k介电层282、284和286包括彼此不同的材料。在又一替代实施例中，高k介电层282、284和286中的两个层包括相同的材料，而另一高k介电层包括不同的材料。高k介电层286通过本文所述的任何工艺(例如，ALD、CVD、PVD、基于氧化的沉积工艺、其他合适的工艺或其组合)形成。在一些实施例中，高k介电层286具有大约0.2nm至大约1.5nm的厚度。高k介电层286用于防止来自层284n和282p的偶极材料扩散到将在高k介电层286上方形成的功函数金属层(参见图17中的层430)中。如果高k介电层286太薄(例如小于0.2nm厚)，那么它可能无法有效地防止这种扩散。如果高k介电层286太厚(例如大于1.5nm厚)，则在栅极沟槽中可能没有足够的空间用于形成诸如(一个或多个)栅极功函数金属层的栅极金属层。
如图16所示，因此在NFET 200N中形成三层高k堆叠279n，并且因此在PFET 200P中形成三层高k堆叠279p。三层高k堆叠279n包括高k介电层282、284n和286。三层高k堆叠279p包括高k介电层282p、284和286。三层高k堆叠279n和279p的厚度被设计为它们没有完全填充间隙277，从而为器件200N和200P留下沉积(一个或多个)栅极功函数金属层的空间。
在操作122处，方法100(图2)在器件200N和200P上方形成功函数金属层430，例如如图17所示。层280、282、284n，286和430形成用于NFET 200N的栅极堆叠240n的一部分。层280、282p、284、286和430形成用于PFET 200P的栅极堆叠240p的一部分。功函数金属层430被设计为提供用于栅极堆叠240n和240p的适当功函数。在本实施例中，功函数金属层430对于晶体管200N和200P是公共的，并且栅极堆叠240n和240p的功函数之间的差异由三层高k堆叠279n和279p提供。例如，如上所述，三层高k堆叠279p将栅极堆叠240p的功函数从功函数金属层430的功函数向上调节，而三层高k堆叠279n将栅极堆叠240n的功函数从功函数金属层430的功函数向下调节。具有公共功函数金属层430允许栅极堆叠240n和240p被制成足够薄以填充在栅极沟槽275中(参见图3B和图3C)，并且具体地填充在间隙277中。在一些实施例中，层280、282、284n、286和430部分或完全填充NFET 200N中的间隙277。在一些实施例中，层280、282p、284、286和430部分或完全填充PFET 200P中的间隙277。取决于设计目标，功函数金属层430可以包括任何合适的(一个或多个)功函数金属，例如Ti、Al、Ag、Mn、Zr、TiC、TiAl、TiAlC、TiAlSiC、TaC、TaCN、TaSiN、TaAl、TaAlC、TaSiAlC、TiAlN、TiN、TaN、TaSN、Ru、Mo、Al、WN、WCN ZrSi2、MoSi2、TaSi2、NiSi2或其组合。在一些实施例中，功函数金属层430具有大约1nm至大约5nm的厚度。功函数金属层430可以通过诸如CVD、PVD和/或ALD的任何合适的沉积工艺来形成。在替代实施例中，针对NFET 200N和针对PFET 200P，功函数金属层430可以不同地形成。例如，针对NFET200N的功函数金属层430可以包括n型功函数金属，例如Ti、Al、Ag、Mn、Zr、TiC、TiAl、TiAlC、TiAlSiC、TaC、TaCN、TaSiN、TaAl、TaAlC、TaSiAlC、TiAlN、其他n型功函数材料、或其组合；而针对PFET 200P的功函数金属层430可以包括p型功函数金属，例如TiN、TaN、TaSN、Ru、Mo、Al、WN、WCN ZrSi2、MoSi2、TaSi2、NiSi2、其他p型功函数材料、或其组合。对于进一步的这样的替代实施例，可以通过沉积和图案化工艺来形成针对NFET 200N和PFET 200P的功函数金属层430。
在操作124处，方法100(图2)对器件200执行进一步的制造。例如，其可以在功函数金属层430上方形成块体金属层350，如图18A和图18B所示。图18A示出了在该制造阶段，图3A的晶体管200N和200P分别沿A2-A2和B2-B2线的截面图，并且图18B示出了在该制造阶段，图3A的晶体管200N和200P分别沿A1-A1和B1-B1线的截面图。图18C示出了图18B的晶体管200N和200P的一部分的放大图。例如，CVD工艺或PVD工艺沉积块体金属层350，使得其填充栅极沟槽275(参见图3B和图3C)的任何剩余部分。块体金属层350包括合适的导电材料，例如Al、W和/或Cu。块体金属层350可以附加地或共同地包括其他金属、金属氧化物、金属氮化物、其他合适的材料或其组合。在一些实施方式中，在形成块体金属层350之前，可选地在功函数层430上方形成阻挡层(未示出)(例如，通过ALD)，使得块体金属层350被布置在阻挡层上。在沉积块体金属层350之后，然后可以执行平坦化工艺以从器件200去除多余的栅极材料。例如，执行CMP工艺直到到达(暴露)ILD层270的顶表面。方法100可以执行其他操作，例如形成电连接到S/D特征260的S/D触点、形成电连接到块体金属层350的栅极通孔、以及形成多层互连，多层互连将晶体管200N和200P连接到器件200的各个部分以形成完整的IC。
图19A和图19B示出了其中晶体管200N和200P是FinFET的替代实施例中的晶体管200N和200P的部分。图19A示出了图3A的FinFET200N和200P分别沿A1-A1和B1-B1线的截面图，并且图19B示出了图3A的FinFET 200N和200P分别沿A2-A2和B2-B2线的截面图。如图所示，界面层280、三层高k堆叠279n(针对200N)或279p(针对200P)以及功函数金属层430被布置在鳍215的顶部和侧壁上方。
尽管无意于限制，但是本公开的一个或多个实施例为半导体器件及其形成提供了许多益处。例如，本公开的实施例提供了用于同时调整NFET和PFET的功函数的三层高k介电堆叠。三层高k介电堆叠利用偶极材料来调节各个栅极堆叠的功函数。在某些情况下，NFET的功函数可调节多达300meV，而在某些情况下，PFET的功函数可调节多达100meV。所公开的三层高k介电堆叠保护(一个或多个)栅极功函数金属层不受三层高k介电堆叠中的偶极材料的影响。本公开的实施例可以容易地集成到现有的CMOS制造工艺中。
在一个示例方面，本公开涉及一种方法，该方法包括提供结构，该结构具有衬底、NMOS区域中的第一沟道层和PMOS区域中的第二沟道层。该方法还包括在第一沟道层和第二沟道层两者上方沉积包括氧化铪的第一层；在第二沟道层上方而不在第一沟道层上方形成第一偶极图案，其中第一偶极图案包括第一金属；对该结构进行退火，使得第一金属被驱动到第一偶极图案下方的第一层中；以及去除第一偶极图案。在去除第一偶极图案之后，该方法还包括在第一层上方以及在第一沟道层和第二沟道层两者上方沉积包括氧化铪的第二层；在第二层上方以及在第一沟道层上方而不在第二沟道层上方形成第二偶极图案，其中第二偶极图案包括第二金属；对该结构进行退火，使得第二金属被驱动到第二偶极图案下方的第二层中；以及去除第二偶极图案。在去除第二偶极图案之后，该方法还包括在第二层上方以及在第一沟道层和第二沟道层两者上方沉积包括氧化铪的第三层。
在一实施例中，该方法还包括在第三层上方以及在第一沟道层和第二沟道层两者上方沉积功函数金属层。在一些实施例中，第一偶极图案的形成包括：在第一沟道层和第二沟道层两者上方沉积第一偶极层，其中第一偶极层包括第一金属；以及使用光刻和蚀刻工艺将第一偶极层图案化为第一偶极图案。
在一些实施例中，第二偶极图案的形成包括：在第一沟道层和第二沟道层两者上方沉积第二偶极层，其中第二偶极层包括第二金属；以及使用光刻和蚀刻工艺将第二偶极层图案化为第二偶极图案。
在该方法的一实施例中，第一金属包括铝或铌。在另一实施例中，第二金属包括镧、钇或锶。在一些实施例中，第一层、第二层和第三层中的每一层具有在大约
Figure BDA0003108319550000221
至
Figure BDA0003108319550000222
的范围内的厚度。在一些实施例中，在第一金属被驱动到第一层中之后，第一层在第二沟道层上方的部分中的第一金属的浓度在大约0.2％至大约30％的范围内。在一些实施例中，在第二金属被驱动到第二层中之后，第二层在第一沟道层上方的部分中的第二金属的浓度在大约0.2％至大约30％的范围内。在一些实施例中，第一沟道层包括硅，并且第二沟道层包括硅或硅锗。
在另一示例方面，本公开针对一种半导体结构，该半导体结构包括：衬底；NFET区域中在衬底上方的第一沟道层；PFET区域中在衬底上方的第二沟道层；以及在第一沟道层和第二沟道层两者上方的第一栅极介电层。第一栅极介电层的第一部分被布置在第一沟道层上方并且包括氧化铪。第一栅极介电层的第二部分被布置在第二沟道层上方，并且包括氧化铪和第一金属的化合物，其中第一金属包括铝或铌。半导体结构还包括在第一栅极介电层上方以及在第一沟道层和第二沟道层两者上方的第二栅极介电层。第二栅极介电层的第一部分被布置在第一沟道层上方，并且包括氧化铪和第二金属的化合物。第二栅极介电层的第二部分被布置在第二沟道层上方并且包括氧化铪，其中第二金属包括镧、钇或锶。半导体结构还包括在第二栅极介电层上方以及在第一沟道层和第二沟道层两者上方的第三栅极介电层，其中第三栅极介电层包括氧化铪。
在一实施例中，半导体结构还包括在第三栅极介电层上方以及在第一沟道层和第二沟道层两者上方的栅极功函数金属层。在半导体结构的一些实施例中，第一栅极介电层、第二栅极介电层和第三栅极介电层中的每一层具有在大约
Figure BDA0003108319550000231
至
Figure BDA0003108319550000232
的范围内的厚度。在一些实施例中，第一栅极介电层的第二部分中的第一金属的浓度在大约0.2％至大约30％的范围内。在一些实施例中，第二栅极介电层的第一部分中的第二金属的浓度在大约0.2％至大约30％的范围内。在一些实施例中，第一沟道层包括硅，并且第二沟道层包括硅或硅锗。
在又一示例方面，本公开针对一种半导体结构，该半导体结构包括：衬底；NFET区域中在衬底上方的第一沟道层；PFET区域中在衬底上方的第二沟道层；在第一沟道层和第二沟道层两者上方的界面层；以及在界面层上方的第一栅极介电层，其中第一栅极介电层的第一部分被布置在第一沟道层上方并且包括氧化铪，并且第一栅极介电层的第二部分被布置在第二沟道层上方并且包括氧化铪和第一金属的化合物。半导体结构还包括在第一栅极介电层上方的第二栅极介电层，其中第二栅极介电层的第一部分被布置在第一沟道层上方并且包括氧化铪和第二金属的化合物，并且第二栅极介电层的第二部分被布置在第二沟道层上方并且包括氧化铪。半导体结构还包括在第二栅极介电层上方以及在第一沟道层和第二沟道层两者上方的第三栅极介电层，其中第三栅极介电层包括氧化铪。半导体结构还包括在第三栅极介电层上方以及在第一沟道层和第二沟道层两者上方的栅极功函数金属层。
在该半导体结构的实施例中，第一金属包括铝或铌，并且第二金属包括镧、钇或锶。在另一实施例中，第一栅极介电层的第二部分中的第一金属的浓度在大约0.2％至大约30％的范围内。在又一实施例中，第二栅极介电层的第一部分中的第二金属的浓度在大约0.2％至大约30％的范围内。
前述概述了几个实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地将本公开用作设计或修改用于实现与本文介绍的实施例相同的目的和/或实现相同的优点的其他工艺和结构的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且在不背离本公开的精神和范围的情况下，他们可以进行各种改变、替换和变更。
示例1.一种形成半导体结构的方法，包括：
提供结构，该结构具有衬底、NMOS区域中的第一沟道层和PMOS区域中的第二沟道层；
在第一沟道层和第二沟道层两者上方沉积包括氧化铪的第一层；
在第二沟道层上方而不在第一沟道层上方形成第一偶极图案，其中第一偶极图案包括第一金属；
对所述结构进行退火，使得第一金属被驱动到第一偶极图案下方的第一层中；
去除第一偶极图案；
在去除第一偶极图案之后，在第一层上方以及在第一沟道层和第二沟道层两者上方沉积包括氧化铪的第二层；
在第二层上方以及在第一沟道层上方而不在第二沟道层上方形成第二偶极图案，其中第二偶极图案包括第二金属；
对所述结构进行退火，使得第二金属被驱动到第二偶极图案下方的第二层中；
去除第二偶极图案；以及
在去除第二偶极图案之后，在第二层上方以及在第一沟道层和第二沟道层两者上方沉积包括氧化铪的第三层。
示例2.根据示例1所述的方法，还包括：
在第三层上方以及在第一沟道层和第二沟道层两者上方沉积功函数金属层。
示例3.根据示例1所述的方法，其中，第一偶极图案的形成包括：
在第一沟道层和第二沟道层两者上方沉积第一偶极层，其中第一偶极层包括第一金属；以及
使用光刻和蚀刻工艺将第一偶极层图案化为第一偶极图案。
示例4.根据示例1所述的方法，其中，所述第二偶极图案的形成包括：
在第一沟道层和第二沟道层两者上方沉积第二偶极层，其中第二偶极层包括第二金属；以及
使用光刻和蚀刻工艺将第二偶极层图案化为第二偶极图案。
示例5.根据示例1所述的方法，其中，第一金属包括铝或铌。
示例6.根据示例1所述的方法，其中，第二金属包括镧、钇或锶。
示例7.根据示例1所述的方法，其中，第一层、第二层和第三层中的每一层具有在大约
Figure BDA0003108319550000251
至
Figure BDA0003108319550000252
的范围内的厚度。
示例8.根据示例1所述的方法，其中，在第一金属被驱动到第一层中之后，第一层在第二沟道层上方的部分中的第一金属的浓度在大约0.2％至大约30％的范围内。
示例9.根据示例1所述的方法，其中，在第二金属被驱动到第二层中之后，第二层在第一沟道层上方的部分中的第二金属的浓度在大约0.2％至大约30％的范围内。
示例10.根据示例1所述的方法，其中，第一沟道层包括硅，并且第二沟道层包括硅或硅锗。
示例11.一种半导体结构，包括：
衬底；
NFET区域中在衬底上方的第一沟道层；
PFET区域中在衬底上方的第二沟道层；
在第一沟道层和第二沟道层两者上方的第一栅极介电层，其中，第一栅极介电层的第一部分被布置在第一沟道层上方并且包括氧化铪，并且第一栅极介电层的第二部分被布置在第二沟道层上方且包括氧化铪和第一金属的化合物，其中第一金属包括铝或铌；
在第一栅极介电层上方以及在第一沟道层和第二沟道层两者上方的第二栅极介电层，其中，第二栅极介电层的第一部分被布置在第一沟道层上方且包括氧化铪和第二金属的化合物，并且第二栅极介电层的第二部分被布置在第二沟道层上方且包括氧化铪，其中第二金属包括镧、钇或锶；以及
在第二栅极介电层上方以及在第一沟道层和第二沟道层两者上方的第三栅极介电层，其中第三栅极介电层包括氧化铪。
示例12.根据示例11所述的半导体结构，还包括：
在第三栅极介电层上方以及在第一沟道层和第二沟道层两者上方的栅极功函数金属层。
示例13.根据示例11所述的半导体结构，其中，第一栅极介电层、第二栅极介电层和第三栅极介电层中的每一层具有在大约
Figure BDA0003108319550000261
至
Figure BDA0003108319550000262
的范围内的厚度。
示例14.根据示例11所述的半导体结构，其中，第一栅极介电层的第二部分中的第一金属的浓度在大约0.2％至大约30％的范围内。
示例15.根据示例11所述的半导体结构，其中，第二栅极介电层的第一部分中的第二金属的浓度在大约0.2％至大约30％的范围内。
示例16.根据示例11所述的半导体结构，其中，第一沟道层包括硅，并且第二沟道层包括硅或硅锗。
示例17.一种半导体结构，包括：
衬底；
NFET区域中在衬底上方的第一沟道层；
PFET区域中在衬底上方的第二沟道层；
在第一沟道层和第二沟道层两者上方的界面层；
在界面层上方的第一栅极介电层，其中第一栅极介电层的第一部分被布置在第一沟道层上方且包括氧化铪，并且第一栅极介电层的第二部分被布置在第二沟道层上方且包括氧化铪和第一金属的化合物；
在第一栅极介电层上方的第二栅极介电层，其中第二栅极介电层的第一部分被布置在第一沟道层上方且包括氧化铪和第二金属的化合物，并且第二栅极介电层的第二部分被布置在第二沟道层上方且包括氧化铪；
在第二栅极介电层上方以及在第一沟道层和第二沟道层两者上方的第三栅极介电层，其中第三栅极介电层包括氧化铪；
在第三栅极介电层上方以及在第一沟道层和第二沟道层两者上方的栅极功函数金属层。
示例18.根据示例17所述的半导体结构，其中，第一金属包括铝或铌，并且其中，第二金属包括镧、钇或锶。
示例19.根据示例17所述的半导体结构，其中，第一栅极介电层的第二部分中的第一金属的浓度在大约0.2％至大约30％的范围内。
示例20.根据示例17所述的半导体结构，其中，第二栅极介电层的第一部分中的第二金属的浓度在大约0.2％至大约30％的范围内。

Claims (10)

1.一种形成半导体结构的方法，包括：
提供结构，所述结构具有衬底、NMOS区域中的第一沟道层和PMOS区域中的第二沟道层；
在所述第一沟道层和所述第二沟道层两者上方沉积包括氧化铪的第一层；
在所述第二沟道层上方而不在所述第一沟道层上方形成第一偶极图案，其中所述第一偶极图案包括第一金属；
对所述结构进行退火，使得所述第一金属被驱动到所述第一偶极图案下方的所述第一层中；
去除所述第一偶极图案；
在去除所述第一偶极图案之后，在所述第一层上方以及在所述第一沟道层和所述第二沟道层两者上方沉积包括氧化铪的第二层；
在所述第二层上方以及在所述第一沟道层上方而不在所述第二沟道层上方形成第二偶极图案，其中所述第二偶极图案包括第二金属；
对所述结构进行退火，使得所述第二金属被驱动到所述第二偶极图案下方的所述第二层中；
去除所述第二偶极图案；以及
在去除所述第二偶极图案之后，在所述第二层上方以及在所述第一沟道层和所述第二沟道层两者上方沉积包括氧化铪的第三层。
2.根据权利要求1所述的方法，还包括：
在所述第三层上方以及在所述第一沟道层和所述第二沟道层两者上方沉积功函数金属层。
3.根据权利要求1所述的方法，其中，所述第一偶极图案的形成包括：
在所述第一沟道层和所述第二沟道层两者上方沉积第一偶极层，其中所述第一偶极层包括所述第一金属；以及
使用光刻和蚀刻工艺将所述第一偶极层图案化为所述第一偶极图案。
4.根据权利要求1所述的方法，其中，所述第二偶极图案的形成包括：
在所述第一沟道层和所述第二沟道层两者上方沉积第二偶极层，其中所述第二偶极层包括所述第二金属；以及
使用光刻和蚀刻工艺将所述第二偶极层图案化为所述第二偶极图案。
5.根据权利要求1所述的方法，其中，所述第一金属包括铝或铌。
6.根据权利要求1所述的方法，其中，所述第二金属包括镧、钇或锶。
7.根据权利要求1所述的方法，其中，所述第一层、所述第二层和所述第三层中的每一层具有在大约
Figure FDA0003108319540000021
至
Figure FDA0003108319540000022
的范围内的厚度。
8.根据权利要求1所述的方法，其中，所述第一沟道层包括硅，并且所述第二沟道层包括硅或硅锗。
9.一种半导体结构，包括：
衬底；
NFET区域中在所述衬底上方的第一沟道层；
PFET区域中在所述衬底上方的第二沟道层；
在所述第一沟道层和所述第二沟道层两者上方的第一栅极介电层，其中，所述第一栅极介电层的第一部分被布置在所述第一沟道层上方并且包括氧化铪，并且所述第一栅极介电层的第二部分被布置在所述第二沟道层上方且包括氧化铪和第一金属的化合物，其中所述第一金属包括铝或铌；
在所述第一栅极介电层上方以及在所述第一沟道层和所述第二沟道层两者上方的第二栅极介电层，其中，所述第二栅极介电层的第一部分被布置在所述第一沟道层上方且包括氧化铪和第二金属的化合物，并且所述第二栅极介电层的第二部分被布置在所述第二沟道层上方且包括氧化铪，其中所述第二金属包括镧、钇或锶；以及
在所述第二栅极介电层上方以及在所述第一沟道层和所述第二沟道层两者上方的第三栅极介电层，其中所述第三栅极介电层包括氧化铪。
10.一种半导体结构，包括：
衬底；
NFET区域中在所述衬底上方的第一沟道层；
PFET区域中在所述衬底上方的第二沟道层；
在所述第一沟道层和所述第二沟道层两者上方的界面层；
在所述界面层上方的第一栅极介电层，其中所述第一栅极介电层的第一部分被布置在所述第一沟道层上方且包括氧化铪，并且所述第一栅极介电层的第二部分被布置在所述第二沟道层上方且包括氧化铪和第一金属的化合物；
在所述第一栅极介电层上方的第二栅极介电层，其中所述第二栅极介电层的第一部分被布置在所述第一沟道层上方且包括氧化铪和第二金属的化合物，并且所述第二栅极介电层的第二部分被布置在所述第二沟道层上方且包括氧化铪；
在所述第二栅极介电层上方以及在所述第一沟道层和所述第二沟道层两者上方的第三栅极介电层，其中所述第三栅极介电层包括氧化铪；
在所述第三栅极介电层上方以及在所述第一沟道层和所述第二沟道层两者上方的栅极功函数金属层。
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