DE102021112556A1 - Dreischichtiger high-k gate-dielektrikumstapell für austrittsarbeitskontrolle - Google Patents

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Chia-Yuan Chang
Te-Yang Lai
Kuei-Lun Lin
Xiong-Fei Yu
Chi On Chui
Tsung-Da Lin
Cheng-Hao Hou
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Ein Verfahren umfasst Bereitstellen erster und zweiter Kanalschichten in NMOS bzw. PMOS-Gebieten eines Substrats; Abscheiden einer ersten Schicht, die Hafniumoxid aufweist, über der ersten und zweiten Kanalschicht; Bilden einer ersten Dipolstruktur über der zweiten Kanalschicht und nicht über der ersten Kanalschicht; Treiben eines ersten Metalls von der ersten Dipolstruktur in die erste Schicht durch Tempern; Entfernen der ersten Dipolstruktur; Abscheiden einer zweiten Schicht, die Hafniumoxid aufweist, über der ersten Schicht und über der ersten und zweiten Kanalschicht; Bilden einer zweiten Dipolstruktur über der zweiten Schicht und der ersten Kanalschicht und nicht über der zweiten Kanalschicht; Treiben eines zweiten Metalls von der zweiten Dipolstruktur in die zweite Schicht durch Tempern; Entfernen der zweiten Dipolstruktur; und Abscheiden einer dritten Schicht, die Hafniumoxid aufweist, über der zweiten Schicht und über der ersten und die zweiten Kanalschicht.

Description

  • PRIORITÄT
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr. 63/040,314 , eingereicht am 17. Juni 2020, die durch Bezugnahme in die vorliegende Anmeldung aufgenommen wird.
  • ALLGEMEINER STAND DER TECHNIK
  • Die Elektronikindustrie hat einen ständig steigenden Bedarf an kleineren und schnelleren elektronischen Vorrichtungen erfahren, die gleichzeitig imstande sind, eine größere Anzahl komplexer und technisch ausgereifter Funktionen zu unterstützen. Zur Erfüllung dieses Bedarfs besteht ein anhaltender Trend in der Industrie integrierter Schaltungen (IC-Industrie) kostengünstige, leistungsstarke ICs mit geringem Energieverbrauch herzustellen. Bisher wurden diese Ziele zum Großteil durch Verringern von IC-Abmessungen (zum Beispiel Mindestgröße +
  • eines IC-Merkmals) erreicht, wodurch Produktionseffizienz verbessert und damit verbundene Kosten gesenkt wurden. Eine solche Skalierung hat jedoch auch die Komplexität der IC-Herstellungsprozesse erhöht. Daher erfordert eine Umsetzung fortlaufender Weiterentwicklungen in IC-Vorrichtungen und deren Leistung ähnliche Weiterentwicklungen in IC-Herstellungsprozessen und Technologie. Ein Bereich von Weiterentwicklungen ist die Art, in der CMOS-Vorrichtungen mit passenden Schwellenspannungen (Vt) für sowohl NMOS- als auch PMOS-Transistoren versehen werden, um Leistung zu verstärken, während Energieverbrauch gesenkt wird. Insbesondere ist Vt-Kontrolle eine Herausforderung, da Vorrichtungen ständig auf Mehrfach-Gate-Vorrichtungen, wie FinFET-Vorrichtungen, Gate-all-Around-Vorrichtungen (GAA-Vorrichtungen), die Nanodrahtvorrichtungen und Nanoblattvorrichtungen aufweisen, und andere Arten von Mehrfach-Gate-Vorrichtungen verkleinert werden. Ein Grund ist, dass diese Vorrichtungen sehr klein sind und nicht viel Raum zum Abstimmen ihrer Vt's unter Verwendung verschiedener Austrittsarbeitsmetalle zur Verfügung steht.
  • Figurenliste
  • Die vorliegende Offenbarung lässt sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind und nur der Veranschaulichung dienen. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1 ist eine schematische Teilansicht einer CMOS-Vorrichtung mit einem dreischichtigen High-k-Gate-Dielektrikumstapel zur Arbeitsfunktionsabstimmung gemäß der vorliegenden Offenbarung.
    • 2 ist ein Ablaufdiagramm eines Verfahrens zur Herstellung einer CMOS-Vorrichtung gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 3A ist eine schematische Teildraufsicht einer CMOS-Vorrichtung gemäß verschiedenen Aspekten der vorliegenden Offenbarung. 3B und 3C sind schematische Teilquerschnittsansichten der CMOS-Vorrichtung in 3A gemäß einer Ausführungsform der vorliegenden Offenbarung. 3D und 3E sind schematische Teilquerschnittsansichten der CMOS-Vorrichtung in 3A gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
    • 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 16, 17, 18A, 18B, 18C, 19A und 19B sind schematische Teilquerschnittsansichten der CMOS-Vorrichtung in 3A in verschiedenen Fertigungsstufen (wie jenen, die mit dem Verfahren in 2 verknüpft sind) gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale des bereitgestellten Gegenstands bereit. Spezifische Beispiele von Komponenten und Anordnungen werden unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich bloß Beispiele und nicht beabsichtigt einschränkend zu sein. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen enthalten, in denen das erste und das zweite Merkmal in direktem Kontakt gebildet sind, und kann auch Ausführungsformen enthalten, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal gebildet sein können, sodass das erste und das zweite Merkmal nicht in direktem Kontakt sein könnten. Zusätzlich kann die vorliegende Offenbarung Referenznummern und/oder -buchstaben in den unterschiedlichen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Vereinfachung und Klarheit und gibt selbst keine Beziehung zwischen den unterschiedlichen besprochenen Ausführungsformen und/oder Konfigurationen vor.
  • Weiter können räumlich relative Ausdrücke wie „unterliegend“, „unterhalb“, „unter“, „überliegend“, „ober“ und dergleichen hierin zur Erleichterung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) wie in den Figuren veranschaulicht zu beschreiben. Die räumlich relativen Ausdrücke sind beabsichtigt, verschiedene Ausrichtungen des Bauelements in Verwendung oder Betrieb zusätzlich zu der in den Figuren abgebildeten Ausrichtung zu umschließen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder bei anderen Ausrichtungen) und die hierin verwendeten räumlich relativen Beschreibungsausdrücke können ebenso entsprechend ausgelegt werden. Weiter noch, wenn eine Zahl oder ein Bereich von Zahlen mit „etwa“, „ungefähr“ und dergleichen beschrieben ist, umfasst der Begriff Zahlen, die innerhalb gewisser Schwankungen (wie +/- 10% oder andere Schwankungen) der beschriebenen Zahl liegen, wie dem Fachmann angesichts der bestimmten hier offenbarten Technologie bekannt ist, falls nicht anderes angegeben ist. Zum Beispiel kann der Begriff „etwa 5 nm“ den Dimensionsbereich von 4,5 nm bis 5,5 nm, von 4,0 nm bis 5,0 nm und so weiter umfassen.
  • Die vorliegende Offenbarung betrifft im Allgemeinen Halbleiterstrukturen und deren Fertigungsprozesse und insbesondere CMOS-Vorrichtungen mit High-k-Metallgates, die einen dreischichtigen High-k-Gate-Dielektrikumstapel zum Abstimmen einer Gate-Austrittsarbeit aufweisen, sodass sowohl NMOSFET (oder NFET) und PMOSFET (oder PFET) optimierte Austrittsarbeit aufweisen können. Vt-Abstimmung (Schwellenspannungsabstimmung) einer Vorrichtung ist aufgrund der anhaltenden Verkleinerung einer Vorrichtungsgröße und Vorrichtungsteilung immer schwieriger geworden. Manche Ansätze verwenden ein Austrittsarbeitsmetall mit hoher Aluminiumkonzentration zur NFET-Vt-Abstimmung. Dies kann jedoch Vorrichtungszuverlässigkeitsleistung aufgrund der hohen Diffusionsfähigkeit von Aluminium verringern. Manche Ansätze verwenden ein dickes p-Austrittsarbeitsmetall zur PFET-Vt-Abstimmung. Ein Einfüllen eines solchen dicken Austrittsarbeitsmetalls in kleine Vorrichtungen (wie kleine FinFET- oder GAA-Vorrichtungen) ist jedoch zunehmend schwieriger geworden. Im Gegensatz zu diesen Ansätzen verwendet die vorliegende Offenbarung einen dreischichtigen High-k-Gate-Dielektrikumstapel (oder dreischichtigen High-k-Stapel) zum Abstimmen von Vt für sowohl NFET als auch PFET. Eine gemeinsame Dünnschicht von Austrittsarbeitsmetall kann für sowohl NFET als auch PFET verwendet werden. Diese gemeinsam Dünnschicht von Austrittsarbeitsmetall wird über dem dreischichtigen High-k-Stapel angeordnet. Der dreischichtige High-k-Stapel wird über einer Grenzflächenschicht angeordnet, die über einem Halbleiterkanal (wie Si-Kanal oder SiGe-Kanal) angeordnet wird. Da nur eine Dünnschicht von Austrittsarbeitsmetall verwendet wird, ist Einfüllen eines solchen Austrittsarbeitsmetalls in kleine Gate-Gräben (wie in FinFET-Vorrichtungen und in GAA-Vorrichtungen) kein Thema mehr. Der dreischichtige High-k-Stapel weist Dipolmaterial(ien) in unteren Schichten des Stapels zum Einstellen der Vt auf, zum Beispiel um etwa 50 mV bis etwa 300 mV in manchen Fällen. Das Dipolmaterial ist frei von der oberen Schicht des Stapels. Daher ist die Austrittsarbeitsmetallschicht durch das Ausdiffundieren der Dipolmaterialien nicht beeinträchtigt.
  • 1 veranschaulicht eine schematische Ansicht eines Teils einer Vorrichtung 200, die mit einem solchen dreischichtigen High-k-Stapel der vorliegenden Offenbarung implementiert ist, gemäß einer Ausführungsform. Die Vorrichtung 200 ist eine CMOS-Vorrichtung mit einem NFET 200N und einem PFET 200P. Der NFET 200N weist einen Gate-Stapel 240n über einer Kanalschicht 215n auf. Der PFET 200P weist einen Gate-Stapel 240p über einer Kanalschicht 215p auf. In der Ausführungsform, die in 1 gezeigt ist, weist die Kanalschicht 215n Silizium (wie kristallines Silizium oder intrinsisches Silizium) auf, während die Kanalschicht 215P Silizium (wie kristallines Silizium oder intrinsisches Silizium), Germanium oder Siliziumgermanium aufweist. In alternativen Ausführungsformen können die Kanalschichten 215n und 215p andere geeignete Halbleitermaterialien aufweisen. Der Gate-Stapel 240n weist eine Grenzflächenschicht 280 (wie SiO2 oder SiON), einen dreischichtigen High-k-Stapel 279n und eine Austrittsarbeitsmetallschicht 430 auf. Der Gate-Stapel 240p weist die Grenzflächenschicht 280, einen dreischichtigen High-k-Stapel 279p und die Austrittsarbeitsmetallschicht 430 auf.
  • In der in 1 gezeigten Ausführungsform hat der dreischichtige High-k-Stapel 279p eine Basisschicht 282p, eine mittlere Schicht 284 und eine obere Schicht 286. Jede der drei Schichten 282p, 284 und 286 weist in der vorliegenden Ausführungsform ein High-k-Dielektrikummaterial wie Hafniumoxid auf. In alternativen Ausführungsformen kann jede der drei Schichten 282p, 284 und 286 andere High-k-Dielektrikummaterialien aufweisen, wie HfSiO, HfSiO4, HfSiON, HfLaO, HfTaO, HfTiO, HfZrO, Hafnium-Aluminiumoxid (d.h. HfAlOx), Hafniumdioxid-Aluminiumoxid-Legierung (HfO2-Al2O3-Legierung), ZrO2, ZrSiO2, AlO, AlSiO, Al2O3, TiO, TiO2, LaO, LaSiO, Ta2O3, Ta2O5, Y2O3, SrTiO3, BaZrO, BaTiO3 (BTO), (Ba,Sr)TiO3 (BST), Si3N4, Nb2O3, HfNbOx, ZnO, HfZnOx. Die Basisschicht 282p weist weiter ein anderes Metall M1 (ein Dotiermetall oder ein Dipolmetall) auf, das zur PFET-Abstimmung ausgewählt ist. Zum Beispiel ist das Metall M1 so ausgewählt, dass die Verbindung von High-k-Dielektrikummaterial und M1 in der Schicht 282p (wie Hafnium-M1-oxid) eine Aufwärtskorrektur an der Austrittsarbeit des Gate-Stapels 240p vorsieht. Mit anderen Worten, M1 in der Basisschicht 282p verschiebt die Austrittsarbeit des Gate-Stapels 240p näher zu dem Valenzband als derselbe Gate-Stapel ohne das Metall M1. Dies ist auf die Diffusion des Metalls M1 zu der 282p/280 Grenzfläche und dessen Dipolbildung zurückzuführen. Gleichzeitig verhindern die Schichten 284 und 286 die Diffusion des Metalls M1 zu der Austrittsarbeitsmetallschicht 430, wodurch die Integrität und Zuverlässigkeit des PFET 200P aufrechterhalten wird. In manchen Ausführungsformen kann das Metall M1 Aluminium (Al), Niob (Nb) oder ein anderes geeignetes Metall wie Ga, Zn, Ti sein.
  • In der in 1 gezeigten Ausführungsform hat der dreischichtige High-k-Stapel 279n eine Basisschicht 282, eine mittlere Schicht 284n und die obere Schicht 286. Jede der drei Schichten 282, 284n und 286 weist in der vorliegenden Ausführungsform ein High-k-Dielektrikummaterial wie Hafniumoxid auf. In alternativen Ausführungsformen kann jede der drei Schichten 282, 284n und 286 ein anderes High-k-Dielektrikummaterial wie HfSiO, HfSiO4, HfSiON, HfLaO, HfTaO, HfTiO, HfZrO, Hafnium-Aluminiumoxid (d.h. HfAlOx), Hafniumdioxid-Aluminiumoxid-Legierung (HfO2-Al2O3-Legierung), ZrO2, ZrSiO2, AlO, AlSiO, Al2O3, TiO, TiO2, LaO, LaSiO, Ta2O3, Ta2O5, Y2O3, SrTiO3, BaZrO, BaTiO3 (BTO), (Ba,Sr)TiO3 (BST), Si3N4, Nb2O3, HfNbOx, ZnO, HfZnOx aufweisen. Die mittlere Schicht 284n weist weiter ein anderes Metall M2 (ein Dotiermetall oder ein Dipolmetall) auf, das zur NFET-Abstimmung ausgewählt ist. Zum Beispiel ist das Metall M2 so ausgewählt, dass die Verbindung von High-k-Dielektrikummaterial und M2 in der Schicht 284n (wie Hafnium-M2-oxid) eine Abwärtskorrektur an der Austrittsarbeit des Gate-Stapels 240n bewirkt. Mit anderen Worten, M2 in der mittleren Schicht 284n verschiebt die Austrittsarbeit des Gate-Stapels 240n näher zu dem Leitungsband als derselbe Gate-Stapel ohne das Metall M2. Dies ist auf die Diffusion des Metalls M2 zu der 282/280 Grenzfläche und dessen Dipolbildung zurückzuführen. Gleichzeitig verhindert die Schicht 286 die Diffusion des Metalls M2 zu der Austrittsarbeitsmetallschicht 430, wodurch die Integrität und Zuverlässigkeit des NFET 200N aufrechterhalten werden. In manchen Ausführungsformen kann das Metall M2 Lanthan (La), Yttrium (Y), Strontium (Sr) oder ein anderes geeignetes Metall sein.
  • In einer Ausführungsform weist jede der Schichten 282, 284 und 286 Hafniumoxid (HfO2) auf, die Schicht 282p weist eine Verbindung von HfO2 und dem Metall M1 auf und die Schicht 284n weist eine Verbindung von HfO2 und dem Metall M2 auf. Weiter weist jede der Schichten 282, 282p, 284, 284n und 286 in manchen Ausführungsformen eine Dicke in einem Bereich von etwa 2 Å bis 15 Å auf. Daher ist die gesamte Dicke jedes dreischichtigen Stapels 279n und 279p etwa 6 Ä bis 45 Å. Wie unten besprochen wird, beginnen in einer Ausführungsform die zwei Schichten 282 und 282p als eine gemeinsame Schicht für sowohl NFET 200N als auch 200P, dann wird die Schicht 282p mit dem Metall M1 dotiert. Ähnlich beginnen die zwei Schichten 284n und 284 als eine gemeinsame Schicht für sowohl NFET 200N als auch 200P, dann wird die Schicht 284n mit dem Metall M2 dotiert.
  • Bei Verwendung des dreischichtigen High-k-Stapels der vorliegenden Offenbarung kann sowohl NFET als auch PFET abgestimmt werden, niedrige Vt's zu haben, wodurch Energieverbrauch verringert und Vorrichtungsleistung erhöht wird. Daher kann die vorliegende Offenbarung verwendet werden, um die Schwellenspannungen für CMOS-Vorrichtungen flexibel abzustimmen. Weiter ermöglicht eine gemeinsame Dünnschicht einer Austrittsarbeitsmetallschicht (wie die Schicht 430 in 1) für sowohl NFET als auch PFET, dass die Gate-Stapel 240n und 240P für Vorrichtungen sehr geringer Größe gefertigt werden können, wie FinFET- und GAA-Vorrichtungen, deren Kanallänge nur einige Nanometer beträgt. Die vorliegende Offenbarung kann bei Mehrfach-Gate-CMOS-Vorrichtungen, wie FinFET- und Gate-all-Around (GAA) CMOS-Vorrichtungen wie auch planaren CMOS-Vorrichtungen angewendet werden.
  • Die Einzelheiten der Struktur und Herstellungsverfahren der vorliegenden Offenbarung sind unten in Verbindung mit den beiliegenden Zeichnungen beschrieben, die einen Prozess zur Herstellung einer GAA-Vorrichtung gemäß manchen Ausführungsformen veranschaulichen. Eine GAA-Vorrichtung bezieht sich auf eine Vorrichtung mit vertikal gestapelten, horizontal ausgerichteten Mehrfachkanaltransistoren, wie Nanodrahttransistoren und Nanoblatttransistoren. GAA-Vorrichtungen sind aufgrund ihrer besseren Gate-Steuerungsfähigkeit, ihres geringeren Verluststroms und ihrer vollständigeren Kompatibilität mit FinFET-Vorrichtungslayout vielversprechende Kandidaten, um CMOS auf die nächste Stufe der Zielstrecke zu bringen. Die vorliegende Offenbarung bespricht auch kurz die Implementierung des dreischichtigen High-k-Stapels in FinFET-Vorrichtungen. Durchschnittsfachleute in der Technik sollten erkennen, dass sie die vorliegende Offenbarung bereits als eine Basis zum Gestalten oder Modifizieren anderer Prozesse und Strukturen zur Ausführung derselben Zwecke und/oder zum Erreichen derselben Vorteile der hier vorgestellten Ausführungsformen verwenden können.
  • 2 ist ein Ablaufdiagramm eines Verfahrens 100 zur Herstellung einer CMOS-Vorrichtung gemäß verschiedenen Aspekten der vorliegenden Offenbarung. In manchen Ausführungsformen fertigt das Verfahren 100 eine Mehrfach-Gate-Vorrichtung, die einen p-GAA-Transistor 200P und einen n-GAA-Transistor 200N aufweist. Das Verfahren 100 ist unten kurz beschrieben.
  • In Betrieb 102 wird eine Anfangsstruktur bereitgestellt. Die Anfangsstruktur weist eine NFET-Vorrichtungsregion zur Herstellung von NFETs und eine PFET-Vorrichtungsregion zur Herstellung von PFETs auf. Die NFET-Vorrichtungsregion weist erste Kanalhalbleiterschichten (oder erste Kanalschichten) auf, die zwischen einem Paar erster Source/Drain-Merkmale (S/D-Merkmale) vom n-Typ hängen. Die PFET-Vorrichtungsregion weist zweite Kanalhalbleiterschichten (oder zweite Kanalschichten) auf, die zwischen einem Paar zweiter Source/Drain-Merkmale (S/D-Merkmale) vom p-Typ hängen. Die ersten und die zweiten Kanalschichten sind in Gate-Gräben freigelegt, die sich aus der Entfernung von Dummy-Gates ergeben. In Betrieb 104 werden eine Grenzflächenschicht und eine erste High-k-Dielektrikumschicht in den Gate-Gräben um die ersten und die zweiten Kanalschichten gebildet. In Betrieb 106 wird eine erste Dipolstruktur über der ersten High-k-Dielektrikumschicht in der PFET-Vorrichtungsregion gebildet und die erste Dipolstruktur weist eine Verbindung eines Metalls M1, wie ein Oxid des Metalls M1, ein Nitrid des Metalls M1 oder eine andere geeignete Verbindung des Metalls M1 auf. In Betrieb 108 wird die Struktur getempert, sodass die Metallelemente M1 von der ersten Dipolstruktur in die darunterliegende erste High-k-Dielektrikumschicht getrieben werden. In Betrieb 110 wird die erste Dipolstruktur entfernt.
  • In Betrieb 112 wird eine zweite High-k-Dielektrikumschicht in den Gate-Gräben über der ersten High-k-Dielektrikumschicht und um die ersten und die zweiten Kanalschichten gebildet. In Betrieb 114 wird eine zweite Dipolstruktur über der zweiten High-k-Dielektrikumschicht in der NFET-Vorrichtungsregion gebildet und die zweite Dipolstruktur weist eine Verbindung eines Metalls M2, wie ein Oxid des Metalls M2, ein Nitrid des Metalls M2 oder eine andere geeignete Verbindung des Metalls M2 auf. In Betrieb 116 wird die Struktur getempert, sodass die Metallelemente M2 von der zweiten Dipolstruktur in die darunterliegende zweite High-k-Dielektrikumschicht getrieben werden. In Betrieb 118 wird die zweite Dipolstruktur entfernt. In Betrieb 120 wird eine dritte High-k-Dielektrikumschicht in den Gate-Gräben über der zweiten High-k-Dielektrikumschicht und um die ersten und die zweiten Kanalschichten gebildet. In Betrieb 122 wird eine Austrittsarbeitsmetallschicht über der dritten High-k-Dielektrikumschicht gebildet, um die Vt's in der NFET- und der PFET-Vorrichtungsregion weiter abzustimmen. In Betrieb 124 führt das Verfahren 100 weitere Schritte durch, wie Bilden einer Bulk-Metallschicht und von Kontakten. Zusätzliche Verarbeitung wird in der vorliegenden Offenbarung in Betracht gezogen. Zusätzliche Schritte können vor, während und nach dem Verfahren 100 vorgesehen sein und manche der beschriebenen Schritte können für zusätzliche Ausführungsformen des Verfahrens 100 verschoben, ersetzt oder eliminiert werden. Die folgende Besprechung veranschaulicht verschiedene Ausführungsformen von CMOS-IC-Vorrichtungen, die gemäß dem Verfahren 100 gefertigt werden können.
  • 3A ist eine schematische Teildraufsicht einer CMOS-Vorrichtung 200 in einer Fertigungsstufe in Verbindung mit Verfahren 100 in 2 gemäß verschiedenen Aspekten der vorliegenden Offenbarung. 3B-19B sind schematische Teilquerschnittsansichten der Vorrichtung 200 in verschiedenen Fertigungsstufen in Verbindung mit Verfahren 100 in 2 gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
  • Die Vorrichtung 200 ist in den vorliegenden Ausführungsformen eine Mehrfach-Gate-(oder Multi-Gate-) Vorrichtung und kann in einem Mikroprozessor, einem Speicher und/oder einer anderen IC-Vorrichtung enthalten sein. In manchen Ausführungsformen ist die Vorrichtung 200 ein Teil eines IC-Chips, eines System-auf Chip (SoC) oder ein Teil davon, der verschiedene passive und aktive Mikroelektronikvorrichtungen wie Widerstände, Kondensatoren, Induktoren, Dioden, p-Feldeffekttransistoren (PFETs), n-Feldeffekttransistoren (NFETs), Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFETs), komplementäre Metall-Oxide-Halbleitertransistoren (CMOS-Transistoren), Bipolartransistoren (BJTs), seitlich diffundierte MOS-Transistoren (LDMOS-Transistoren), Hochspannungstransistoren, Hochfrequenztransistoren, andere geeignete Komponenten oder Kombinationen davon aufweist. In manchen Ausführungsformen ist eine Mehrfach-Gate-Vorrichtung 200 in einem nicht flüchtigen Speicher, wie einem nicht flüchtigen Direktzugriffsspeicher (NVRAM), einem Flash-Speicher, einem elektrisch löschbaren, programmierbaren Nur-Lese-Speicher (EEPROM), einem elektrisch programmierbaren Nur-Lese-Speicher (EPROM), einer anderen geeigneten Speicherart oder Kombinationen davon enthalten. 3A-19B wurden zur Klarheit vereinfacht, um die erfinderischen Konzepte der vorliegenden Offenbarung besser zu verstehen. Zusätzliche Merkmale können in der Vorrichtung 200 hinzugefügt werden und manche der unten beschriebenen Merkmale können in anderen Ausführungsformen der Vorrichtung 200 ersetzt, modifiziert oder eliminiert sein. Die Fertigung der Vorrichtung 200 ist unten in Verbindung mit Ausführungsformen des Verfahrens 100 beschrieben.
  • Das Verfahren 100 (2) stellt eine Anfangsstruktur der CMOS-Vorrichtung 200 in Betrieb 102 bereit, von der ein Teil in 3A-3C dargestellt ist. Insbesondere veranschaulicht 3A, dass die CMOS-Vorrichtung 200 eine NFET-Vorrichtung 200N und eine PFET-Vorrichtung 200P in einer gewissen Fertigungsstufe aufweist. Die Vorrichtung 200N weist ein aktives Gebiet 204A und ein Gate-Gebiet 206A im Allgemeinen senkrecht zu dem aktiven Gebiet 204A auf. Das aktive Gebiet 204A weist ein Paar von Source/Drain-Gebieten und ein Kanalgebiet zwischen dem Paar von Source/Drain-Gebieten auf und das Gate-Gebiet 206A greift in das Kanalgebiet in dem aktiven Gebiet 204A. Ebenso weist die Vorrichtung 200P ein aktives Gebiet 204B und ein Gate-Gebiet 206B auf. Das aktive Gebiet 204B weist ein Paar von Source/Drain-Gebieten und ein Kanalgebiet zwischen dem Paar von Source/Drain-Gebieten auf und das Gate-Gebiet 206B greift in das Kanalgebiet in dem aktiven Gebiet 204B.
  • 3B veranschaulicht eine Querschnittsansicht der Vorrichtung 200 gemäß einer Ausführungsform, die eine Querschnittsansicht der Vorrichtung 200N oder 200P entlang der Linie A1-A1 bzw. B1-B1 von 3A sein kann. 3C veranschaulicht eine Querschnittsansicht der Vorrichtung 200 gemäß einer Ausführungsform, die eine Querschnittsansicht der Vorrichtung 200N und 200P entlang der Linie A2-A2 bzw. B2-B2 von 3A sein kann. Die in 3B und 3C veranschaulichten Ausführungsformen können Nanodraht-FETs sein, deren Kanalschichten 215 die Form von Nanodrähten aufweisen. Die Vorrichtungen 200N und 200P sind zur Klarheit, um die erfinderischen Konzepte der vorliegenden Offenbarung besser zu verstehen, mit derselben Konfiguration (zum Beispiel dieselbe Anzahl von Kanalschichten 215) veranschaulicht. In verschiedenen Ausführungsformen können die Vorrichtungen 200N und 200P unterschiedliche Konfigurationen aufweisen. Zum Beispiel können sie unterschiedliche Anzahl von Kanalschichten 215 aufweisen und/oder ihre Kanalschichten 215 können unterschiedliche Formen oder Dimensionen aufweisen. Als ein anderes Beispiel können eine oder beide der Vorrichtungen 200N und 200P ein FinFET, ein Nanodraht-FET, ein Nanoblatt-FET oder ein planarer FET sein.
  • Unter Bezugnahme auf 3B-3C weist die Vorrichtung 200 ein Substrat (z.B. einen Wafer) 202 auf. In der gezeigten Ausführungsform weist Substrat 202 Silizium auf. Alternativ oder zusätzlich weist Substrat 202 einen anderen elementaren Halbleiter wie Germanium; einen Verbindungshalbleiter, wie Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, wie Siliziumgermanium (SiGe), GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon auf. Alternativ ist Substrat 202 ein Halbleiter-auf-Isolator-Substrat, wie ein Silizium-auf-Isolator-Substrat (SOI-Substrat), ein Siliziumgermanium-auf-Isolator-Substrat (SGOI-Substrat) oder ein Germanium-auf-Isolator-Substrat (GOI-Substrat).
  • Jeder der Transistoren 200N und 200P weist weiter ein Paar von Source/Drain-Merkmalen 260 auf. Für den NFET 200N sind die Source/Drain-Merkmale 260 vom n-Typ. Für den PFET 200P sind die Source/Drain-Merkmale 260 vom p-Typ. Die Source/Drain-Merkmale 260 können durch epitaktisches Wachstum von Halbleitermaterial(ien) (z.B. Si oder SiGe) zum Beispiel unter Verwendung von CVD-Abscheidungstechniken (z.B. Dampfphasenepitaxie), Molekularstrahlepitaxie, anderen geeigneten epitaktischen Wachstumsprozessen oder Kombinationen davon gebildet werden, um Gräben in der Vorrichtung 200 zu füllen. Die Source/Drain-Merkmale 260 werden mit passenden n-Dotierstoffen und/oder p-Dotierstoffen dotiert. Zum Beispiel können für den NFET 200N die Source/Drain-Merkmale 260 Silizium aufweisen und können mit Kohlenstoff, Phosphor, Arsen, einem anderen n-Dotierstoff oder Kombinationen davon dotiert sein; und für den PFET 200P können die Source/Drain-Merkmale 260 Siliziumgermanium oder Germanium aufweisen und können mit Bor, einem anderen p-Dotierstoff oder Kombinationen davon dotiert sein.
  • Jeder der Transistoren 200N und 200P weist weiter einen Stapel von Halbleiterschichten 215 auf, der über dem Substrat 202 hängt und das Paar der Source/Drain-Merkmale 260 verbindet. Der Stapel von Halbleiterschichten 215 dient als die Transistorkanäle für den entsprechenden Transistor. Daher werden die Halbleiterschichten 215 auch als Kanalschichten 215 bezeichnet. Die Kanalschichten 215 liegen in einem Gate-Graben 275 frei, der sich aus der Entfernung eines Dummy-Gates von dem entsprechenden Gate-Gebiet 206A und 206B (3A) darin ergeben hat. Für den NFET 200N können die Kanalschichten 215 einkristallines Silizium oder ein oder mehrere andere geeignete Halbleitermaterialien aufweisen. Für den PFET 200P können die Kanalschichten 215 Silizium, Germanium, Siliziumgermanium oder ein oder mehrere andere geeignete Halbleitermaterialien aufweisen. Zu Beginn werden die Kanalschichten 215 als Teil eines Halbleiterschichtstapels gebildet, der die Kanalschichten 215 und andere Halbleiterschichten aus einem anderen Material aufweist. Der Halbleiterschichtstapel wird unter Verwendung eines oder mehrerer Fotolithografieprozesse, die Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse aufweisen, zu einer Form einer Finne strukturiert, die über das Substrat 202 ragt. Nachdem die Gate-Gräben 275 gebildet wurden, wird der Halbleiterschichtstapel selektiv geätzt, um die anderen Halbleiterschichten zu entfernen, wobei die Kanalschichten 215 zurückbleiben, die über dem Substrat 202 und zwischen den entsprechenden Source/Drain-Merkmalen 260 hängen. Die Kanalschichten 215 sind durch Spalten 277 voneinander und von dem Substrat 202 getrennt.
  • In manchen Ausführungsformen hat jede Kanalschicht 215 Dimensionen in Nanometergröße. Zum Beispiel kann jede Kanalschicht 215 in manchen Ausführungsformeneine Länge (entlang der „x“-Richtung) von etwa 10 nm bis etwa 300 nm und eine Breite (entlang der „y“-Richtung) von etwa 10 nm bis etwa 80 nm und eine Höhe (entlang der „z“-Richtung) von etwa 4 nm bis etwa 8 nm aufweisen. Der Vertikale Abstand (entlang der „z“-Richtung) zwischen den Kanalschichten 215 kann in manchen Ausführungsformen etwa 6 nm bis etwa 15 nm sein. Daher kann die Kanalschicht 215 als ein „Nanodraht“ bezeichnet werden, was sich im Allgemeinen auf eine Kanalschicht bezieht, die derart herabhängt, dass ein Metallgate physisch mit mindestens zwei Seiten der Kanalschicht in Kontakt gelangen kann, und in GAA-Transistoren dem Metallgate ermöglicht, physisch mit mindestens vier Seiten der Kanalschicht in Kontakt zu gelangen (d.h. die Kanalschicht zu umgeben). In manchen Ausführungsformen können die Kanalschichten 215 zylindrisch geformt (z.B. Nanodraht), rechteckig geformt (z.B. Nanostab), blattförmig (z.B. Nanoblatt) usw. sein oder andere geeignete Formen aufweisen.
  • Die Vorrichtung 200 weist weitere Isolationsmerkmal(e) 230 auf, um verschiedene Gebiete zu isolieren, wie die verschiedenen aktiven Gebiete 204A und 204B. Isolationsmerkmale 230 weisen Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, anderes geeignetes Isolationsmaterial (zum Beispiel enthaltend Silizium, Sauerstoff, Stickstoff, Kohlenstoff oder andere geeignete Isolationsbestandteile) oder Kombinationen davon auf. Isolationsmerkmale 230 können verschiedene Strukturen aufweisen, wie flache Grabenisolationsstrukturen (STI-Strukturen), tiefe Grabenisolationsstrukturen (DTI-Strukturen) und/oder Strukturen mit lokaler Oxidation von Silizium (LOCOS-Strukturen). Isolationsmerkmale 230 können mehrere Schichten von Isoliermaterialien aufweisen.
  • Die Vorrichtung 200 weist weiter Gate-Abstandhalter 247 neben den Source/Drain-Merkmalen 260 auf. Die Gate-Abstandhalter 247 können Silizium, Sauerstoff, Kohlenstoff, Stickstoff, anderes geeignetes Material oder Kombinationen davon (z.B. Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid (SiON), Siliziumcarbid, Siliziumcarbonitrid (SiCN), Siliziumoxycarbid (SiOC), Siliziumoxycarbonitrid (SiOCN)) aufweisen. In manchen Ausführungsformen weisen die Gate-Abstandhalter 247 eine mehrschichtige Struktur auf, wie eine erste Dielektrikumschicht, die Siliziumnitrid aufweist, und eine zweite Dielektrikumschicht, die Siliziumoxid aufweist. Die Vorrichtung 200 weist weiter innere Abstandhalter 255 vertikal zwischen benachbarten Kanalschichten 215 und benachbart zu den Source/Drain-Merkmalen 260 auf. Innere Abstandhalter 255 können ein dielektrisches Material aufweisen, das Silizium, Sauerstoff, Kohlenstoff, Stickstoff, anderes geeignetes Material oder Kombinationen davon (zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Siliziumcarbid, oder Siliziumoxycarbonitrid) aufweist. In manchen Ausführungsformen weisen innere Abstandhalter 255 ein dielektrisches Low-k-Material auf. Die Gate-Abstandhalter 247 und die inneren Abstandhalter 255 werden durch Abscheidungs- (z.B. CVD, PVD, ALD usw.) und Ätzprozesse (z.B. Trockenätzen) gebildet. Die Gate-Gräben 275 sind zwischen gegenüberliegenden Gate-Abstandhaltern 247 und gegenüberliegenden inneren Abstandhaltern 255 bereitgestellt.
  • Die Vorrichtung 200 weist weiter eine Kontaktätzstoppschicht (CESL) 268 auf, die über den Isolationsmerkmalen 230, den epitaktischen Source/Drain-Merkmalen 260 und den Gate-Abstandhaltern 247 angeordnet ist. Die CESL 268 weist Silizium und Stickstoff, wie Siliziumnitrid oder Siliziumoxynitrid auf. Die CESL 268 kann durch einen Abscheidungsprozess, wie CVD, oder andere geeignete Verfahren gebildet werden. Die Vorrichtung 200 weist weiter eine Zwischenschichtdielektrikumschicht (ILD-Schicht) 270 über der CESL 268 auf. Die ILD-Schicht 270 weist ein dielektrisches Material auf, das zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, TEOS-gebildetes Oxid, PSG, BPSG, dielektrisches Low-k-Material, ein anderes geeignetes dielektrisches Material oder Kombinationen davon aufweist. Die ILD-Schicht 270 kann durch einen Abscheidungsprozess, wie CVD, fließfähige CVD (FCVD) oder andere geeignete Verfahren gebildet werden.
  • 3D und 3E veranschaulichen Querschnittsansichten der Vorrichtung 200 gemäß einer anderen Ausführungsform, wo die Kanalschicht 215 die Form einer Finne und nicht mehrfach gestapelter Schichten aufweist. Daher wird sie auch als eine Finne 215 bezeichnet und die Vorrichtungen 200N und 200P werden als FinFETs bezeichnet. Insbesondere veranschaulicht 3D eine Querschnittsansicht der Vorrichtungen 200N und 200P entlang der Linien A1-A1 und B1-B1 von 3A und 3E veranschaulicht eine Querschnittsansicht der Vorrichtungen 200N und 200P entlang der Linien A2-A2 und B2-B2 von 3A. Die Finne 215 erstreckt sich von dem Substrat 202 und durch das Isolationsmerkmal 230. Die Finne 215 verbindet das Paar von Source/Drain-Merkmalen 260. Die Finne 215 kann in manchen Ausführungsformen eine Höhe (entlang der „z“-Richtung) von etwa 40 nm bis etwa 70 nm und eine Breite (entlang der „y“-Richtung) von etwa 4 nm bis etwa 8 nm aufweisen.
  • In der folgenden Besprechung sind die Transistoren 200N und 200P Nanodraht-FETs, wie in 3B und 3C veranschaulicht. Sie können jedoch auch FinFETs sein, wie in 3D und 3E veranschaulicht, und das Verfahren 100 kann ähnlich bei jeder Ausführungsform oder bei anderen Arten von Transistoren angewendet werden, die in 3B-3E nicht gezeigt sind.
  • In dem Betrieb 104 bildet das Verfahren 100 (2) eine Grenzflächenschicht 280 über den Kanalschichten 215 und eine High-k-Dielektrikumschicht 282 über der Grenzflächenschicht 280, wie in 4 dargestellt, die Querschnittsansichten der Vorrichtungen 200N und 200P entlang der Linie A2-A2 bzw. B2-B2 von 3A veranschaulicht. In Bezug nun auf 4 füllen in der gezeigten Ausführungsform die Grenzflächenschicht 280 und die High-k-Dielektrikumschicht 282 teilweise die Spalten 277. In manchen Ausführungsformen werden die Grenzflächenschicht 280 und/oder die High-k-Dielektrikumschicht 282 auch auf dem Substrat 202, den Isolationsmerkmalen 230 und/oder den Gate-Abstandhaltern 247 angeordnet. Die Grenzflächenschicht 280 weist ein dielektrisches Material, wie SiO2, HfSiO, SiON, anderes siliziumhaltiges dielektrisches Material, anderes geeignetes dielektrisches Material oder Kombinationen davon auf. Die High-k-Dielektrikumschicht 282 weist in der vorliegenden Ausführungsform HfO2 auf. Alternativ weist die High-k-Dielektrikumschicht 282 ein anderes hafniumhaltiges High-k-Dielektrikummaterial, wie HfSiO, HfSiO4, HfSiON, HfLaO, HfTaO, HfTiO, HfZrO, Hafnium-Aluminiumoxid (d.h. HfAlOx), Hafniumdioxid-Aluminiumoxid-Legierung (HfO2-Al2O3-Legierung) oder ein anderes High-k-Dielektrikummaterial wie ZrO2, ZrSiO2, AlO, AlSiO, Al2O3, TiO, TiO2, LaO, LaSiO, Ta2O3, Ta2O5, Y2O3, SrTiO3, BaZrO, BaTiO3 (BTO), (Ba,Sr)TiO3(BST), Si3N4 oder Kombinationen davon auf. Dielektrisches High-k-Material bezieht sich im Allgemeinen auf dielektrische Materialien mit einer hohen Dielektrizitätskonstante, zum Beispiel größer als 7,0. Die Grenzflächenschicht 280 wird durch einen der hier beschriebenen Prozesse gebildet, wie Wärmeoxidation, chemische Oxidation, ALD, CVD, einen anderen geeigneten Prozess oder Kombinationen davon. In manchen Ausführungsformen weist die Grenzflächenschicht 280 eine Dicke von etwa 0,5 nm bis etwa 1,5 nm auf. Die High-k-Dielektrikumschicht 282 wird durch einen der hier beschriebenen Prozesse gebildet, wie ALD, CVD, PVD, Abscheidungsprozess auf Basis von Oxidation, einen anderen geeigneten Prozess oder Kombinationen davon. In manchen Ausführungsformen weist die High-k-Dielektrikumschicht 282 eine Dicke von etwa 0,2 nm bis etwa 1,5 nm auf. In alternativen Ausführungsformen kann die Grenzflächenschicht 280 in den Vorrichtungen 200N und 200P weggelassen werden.
  • In Betrieb 106 bildet das Verfahren 100 (2) eine Dipolstruktur 410 über der High-k-Dielektrikumschicht 282 in dem Transistor 200P und nicht über der High-k-Dielektrikumschicht 282 in dem Transistor 200N (d.h. die Dipolstruktur 410 ist frei von der High-k-Dielektrikumschicht 282 in dem Transistor 200N). Dies kann eine Reihe von Prozessen beinhalten, wie Abscheidung, Fotolithografie und Ätzen. Eine Ausführungsform des Betriebs 106 ist in 5, 6, 7 und 8 veranschaulicht, die Querschnittsansichten der Vorrichtungen 200N und 200P entlang der Linie A2-A2 bzw. B2-B2 von 3A in verschiedenen Schritten des Betriebs 106 veranschaulichen.
  • Unter Bezugnahme nun auf 5 scheidet das Verfahren 100 eine Dipolschicht 410 über der High-k-Dielektrikumschicht 282 in den Transistoren 200N und 200P ab. Die Dipolschicht 410 weist ein dielektrisches Material zur Dipolbildung in der (den) Gate-Dielektrikumschicht(en) des Transistors 200P auf. Das dielektrische Material kann ein Oxid, ein Nitrid oder eine andere Verbindung mit einem oder mehreren Dipolelementen sein. Die Dipolelemente können zum Beispiel durch einen Temperprozess von der Dipolschicht 410 in die High-k-Dielektrikumschicht 282 getrieben werden. In der vorliegenden Ausführungsform werden die Dipolelemente so ausgewählt, dass sie die Schwellenspannung des Transistors 200P verringern. Mit anderen Worten, sie verschieben die Austrittsarbeit des Gate-Stapels des Transistors 200P zu dem Valenzband. In manchen Ausführungsformen können die Dipolelemente Aluminium (Al), Niob (Nb), andere geeignete chemische Elemente oder eine Kombination davon sein. Zum Beispiel kann die Dipolschicht 410 Al2O3, Nioboxid (z.B. Nb2O5), AlN, NbN oder andere geeignete Materialien aufweisen. In verschiedenen Ausführungsformen kann die Dipolschicht 410 durch ALD, CVD oder andere geeignete Verfahren abgeschieden werden. Weiter wird die Dipolschicht 410 in verschiedenen Ausführungsformen zu einer im Wesentlichen gleichförmigen Dicke von etwa 0,5 nm oder weniger bis etwa 3 nm abgeschieden. In der in 5 gezeigten Ausführungsform wird die Dipolschicht 410 abgeschieden, um jede der Kanalschichten 215 zu umgeben, die über dem Substrat 202 hängen, wie auch über den Oberflächen der Kanalschicht 215, die auf dem Substrat 202 angeordnet ist. In Ausführungsformen, wo die Transistoren 200N und 200P FinFETs sind (siehe zum Beispiel 3D und 3E) wird die Dipolschicht 410 über der oberen und den Seitenwandflächen der Finne 215 abgeschieden.
  • Unter Bezugnahme nun auf 6 bildet das Verfahren 100 eine Ätzmaske 290, die den Transistor 200P bedeckt und die Transistoren 200N freilegt. Die Maske 290 weist ein Material auf, das sich von einem Material der Dipolschicht 410 unterscheidet, um Ätzselektivität während des Ätzens der Dipolschicht 410 zu erreichen. Zum Beispiel kann die Maske 290 ein Fotolackmaterial aufweisen (und kann somit als eine strukturierte Fotolackschicht bezeichnet werden). In manchen Ausführungsformen weist die Maske 290 eine mehrschichtige Struktur auf, wie eine Fotolackschicht, die über einer Antireflexbeschichtungsschicht (ARC-Schicht) angeordnet ist. Die vorliegende Offenbarung zieht andere Materialien für die Maske 290 in Betracht, solange Ätzselektivität während des Ätzens der Dipolschicht 410 erreicht wird. In manchen Ausführungsformen umfasst der Betrieb 106 einen Lithografieprozess, der Bilden einer Fotolackschicht über der Vorrichtung 200 (z.B. durch Rotationsbeschichten), Durchführen eines Backprozesses vor Belichten, Durchführen eines Belichtungsprozesses unter Verwendung einer Fotomaske, Durchführen eines Backprozesses nach Belichten und Entwickeln der belichteten Fotolackschicht in einer Entwicklerlösung umfasst. Nach Entwicklung weist die strukturierte Fotolackschicht (z.B. strukturierte Maske 290) eine Fotolackstruktur auf, die der Fotomaske entspricht, wo die strukturierte Fotolackschicht den Transistor 200P bedeckt und den Transistor 200N freilegt. Alternativ kann der Belichtungsprozess durch andere Verfahren implementiert oder ersetzt werden, wie maskenlose Lithografie, E-Strahl-Schreiben, Ionenstrahlschreiben oder Kombinationen davon.
  • Mit der Ätzmaske 290 in Position ätzt der Betrieb 106 dann die Dipolschicht 410 und entfernt sie von dem Transistor 200N, wie in 7 dargestellt. Die Dipolschicht 410 in dem Transistor 200P wird durch die Ätzmaske 290 vor dem Ätzprozess geschützt. Der Ätzprozess entfernt die Dipolschicht 410 vollständig um die Kanalschichten 215 und zwischen den Kanalschichten 215 und dem Substrat 202 in dem Transistor 200N, wodurch die High-k-Dielektrikumschicht 282 darin entfernt wird. Der Ätzprozess kann ein Trockenätzprozess, eine Nassätzprozess oder ein reaktiver Ionenätzprozess sein, der eine hohe Ätzselektivität in Bezug auf die Dipolschicht 410 relativ zu der High-k-Dielektrikumschicht 282 hat. In manchen Ausführungsformen ist der Ätzprozess ein Nassätzprozess, der eine Ätzlösung mit hoher Ätzselektivität in Bezug auf die Dipolschicht 410 relativ zu der High-k-Dielektrikumschicht 282 verwendet. Zum Beispiel kann die Ätzselektivität etwa 10 bis etwa 100 sein oder kann größer als 100 sein. Parameter des Ätzprozesses (wie Ätztemperatur, Ätzlösungskonzentration, Ätzzeit, andere geeignete Nassätzparameter oder Kombinationen davon) werden gesteuert, um vollständige Entfernung der Dipolschicht 410 in dem Transistor 200N sicherzustellen. Zum Beispiel wird eine Ätzzeit (d.h. wie lange die Dipolschicht 410 einer Nassätzlösung ausgesetzt ist), abgestimmt, um die Dipolschicht 410 vollständig mit minimalem (bis keinem) Ätzen der High-k-Dielektrikumschicht 282 zu entfernen. In manchen Ausführungsformen weist die Ätzlösung weiter eine Ätzselektivität in Bezug auf die Dipolschicht 410 relativ zu der Maske 290 auf. In manchen Ausführungsformen ätzt der Ätzprozess die Maske 290 teilweise.
  • Nach Beendigung des Ätzprozesses wird die Maske 290 zum Beispiel durch einen Fotolackabstreifprozess oder einen anderen geeigneten Prozess in Betrieb 106 des Verfahrens 100 (2) entfernt. Unter Bezugnahme nun auf 8 bleibt nur der Abschnitt der Dipolschicht 410 in dem Transistor 200P zurück, der eine Dipolstruktur 410 wird. Die Dipolstruktur 410 ist frei von dem Transistor 200N.
  • In Betrieb 108 führt das Verfahren 100 (2) einen Prozess zum Eintreiben des Dipols an der Vorrichtung 200 durch, sodass die Dipolmaterialien von der Dipolstruktur 410 in die High-k-Dielektrikumschicht 282 des Transistors 200P getrieben werden. In der vorliegenden Ausführungsform ist der Dipoleintreibungsprozess ein Temperprozess, wie schnelles thermisches Tempern (RTA), Millisekundentempern (MSA), Mikrosekundentempern (µSA) oder andere geeignete Temperprozesse. In der vorliegenden Ausführungsform wird die Tempertemperatur gesteuert, um in einem Bereich von etwa 500 °C bis etwa 1100 °C, wie von etwa 600 °C bis etwa 800 °C zu sein. Die Temperatur wird so gewählt, dass sie die bestehenden Strukturen und Merkmale der Vorrichtung 200 nicht beeinträchtigt und dennoch ausreichend ist, um die Dipolelemente zu veranlassen, von der Dipolstruktur 410 in die darunterliegende High-k-Dielektrikumschicht 282 zu wandern (zu diffundieren). In der vorliegenden Ausführungsform ist die Dicke der Grenzflächenschicht 280 und der High-k-Dielektrikumschicht 282 so gestaltet, dass die Dipolmaterialien effektiv diese Schichten durchdringen können oder mindestens durch einen Großteil der High-k-Dielektrikumschicht 282 dringen können. Zum Beispiel kann die Grenzflächenschicht 280 eine Dicke von etwa 0,2 nm bis etwa 1,5 nm aufweisen und die High-k-Dielektrikumschicht 282 kann eine Dicke von etwa 0,2 nm bis etwa 1,5 nm aufweisen. Nach Beendigung des Dipoleintreibungsprozesses wird die High-k-Dielektrikumschicht 282 in dem Transistor 200P eine High-k-Dielektrikumschicht 282p (siehe 9), die sich von der High-k-Dielektrikumschicht 282 unterscheidet. In manchen Ausführungsformen haben die Dipolelemente (wie Al oder Nb) in der High-k-Dielektrikumschicht 282p eine Konzentration von etwa 0,2% bis etwa 30%. Die spezifische Konzentration kann basierend auf der gewünschten Verschiebung in der Gate-Austrittsarbeit gestaltet werden. Zum Beispiel stellt eine höhere Konzentration der Dipolelemente im Allgemeinen eine größere Aufwärtsverschiebung in der Gate-Austrittsarbeit der Vorrichtung 200P bereit. In verschiedenen Ausführungsformen kann ein Eingliedern der Dipolelemente in die High-k-Dielektrikumschicht 282p die Gate-Austrittsarbeit der Vorrichtung 200P um bis zu 100 meV (meV steht für Millielektronenvolt), wie um etwa 50 meV bis etwa 100 meV, korrigieren. Zusätzlich wird in manchen Ausführungsformen die Grenzflächenschicht 280 in dem Transistor 200P anders als die Grenzflächenschicht 280 in dem Transistor 200N, da sie auch einige der Dipolmaterialien eingliedert.
  • In Betrieb 110 entfernt das Verfahren 100 (2) die Dipolstruktur 410 von der Vorrichtung 200P durch Anwenden eines oder mehrerer Ätzprozesse. Die resultierende Struktur ist in 9 dargestellt. Der Ätzprozess kann ein Trockenätzprozess, ein Nassätzprozess, ein reaktiver Ionenätzprozess oder ein anderer Ätzprozess sein und hat eine hohe Ätzselektivität in Bezug auf die Dipolstruktur 410 relativ zu den High-k-Dielektrikumschichten 282 und 282p.
  • In Betrieb 112 bildet das Verfahren 100 (2) eine High-k-Dielektrikumschicht 284 über den High-k-Dielektrikumschichten 282 und 282p, wie in 10 dargestellt, die Querschnittsansichten der Vorrichtungen 200N und 200P entlang der Linie A2-A2 bzw. B2-B2 von 3A veranschaulicht. Die Schichten 284, 282/282p und 280 füllen teilweise die Spalten 277. In manchen Ausführungsformen ist die High-k-Dielektrikumschicht 284 auch über dem Substrat 202, den Isolationsmerkmalen 230 und/oder den Gate-Abstandhaltern 247 angeordnet. Die High-k-Dielektrikumschicht 284 weist in der vorliegenden Ausführungsform HfO2 auf. Alternativ weist die High-k-Dielektrikumschicht 284 ein anderes hafniumhaltiges High-k-Dielektrikummaterial auf, wie HfSiO, HfSiO4, HfSiON, HfLaO, HfTaO, HfTiO, HfZrO, Hafnium-Aluminiumoxid (d.h. HfAlOx), Hafniumdioxid-Aluminiumoxid-Legierung (HfO2-Al2O3-Legierung) oder ein anderes High-k-Dielektrikummaterial wie ZrO2, ZrSiO2, AlO, AlSiO, Al2O3, TiO, TiO2, LaO, LaSiO, Ta2O3, Ta2O5, Y2O3, SrTiO3, BaZrO, BaTiO3 (BTO), (Ba,Sr)TiO3 (BST), Si3N4 oder Kombinationen davon. Die High-k-Dielektrikumschicht 284 weist in der vorliegenden Ausführungsform dasselbe Material wie die High-k-Dielektrikumschicht 282 auf. Alternativ weist die High-k-Dielektrikumschicht 284 ein anderes Material als jenes in der High-k-Dielektrikumschicht 282 auf. Die High-k-Dielektrikumschicht 284 wird durch einen der hier beschriebenen Prozesse, wie ALD, CVD, PVD, Abscheidungsprozess auf Basis von Oxidation, einen anderen geeigneten Prozess oder Kombinationen davon gebildet. In manchen Ausführungsformen hat die High-k-Dielektrikumschicht 284 eine Dicke von etwa 0,2 nm bis etwa 1,5 nm.
  • In Betrieb 114 bildet das Verfahren 100 (2) eine Dipolstruktur 420 über der High-k-Dielektrikumschicht 284 in dem Transistor 200N und nicht über der High-k-Dielektrikumschicht 284 in dem Transistor 200P (d.h. die Dipolstruktur 420 ist frei von der High-k-Dielektrikumschicht 284 in dem Transistor 200P). Ähnlich dem Betrieb 106 kann der Betrieb 114 auch eine Reihe von Prozessen wie Abscheidung, Fotolithografie und Ätzen umfassen. Eine Ausführungsform des Betriebs 114 ist in 11, 12, 13 und 14, die Querschnittsansichten der Vorrichtungen 200N und 200P entlang der Linie A2-A2 bzw. B2-B2 von 3A veranschaulichen, in verschiedenen Schritten des Betriebs 114 veranschaulicht. Viele Aspekte des Betriebs 114 sind ähnlich jenen des Betriebs 106 und werden unten kurz beschrieben.
  • Unter Bezugnahme nun auf 11 scheidet das Verfahren 100 eine Dipolschicht 420 über der High-k-Dielektrikumschicht 284 in den Transistoren 200N und 200P ab. Die Dipolschicht 420 weist ein dielektrisches Material für Dipolbildung in der (den) Gate-Dielektrikumschicht(en) des Transistors 200N auf. Das dielektrische Material kann ein Oxid, ein Nitrid oder eine andere Verbindung mit einem oder mehreren Dipolelementen sein. Die Dipolelemente können zum Beispiel durch einen Temperprozess von der Dipolschicht 420 in die High-k-Dielektrikumschicht 284 getrieben werden. In der vorliegenden Ausführungsform sind die Dipolelemente so gewählt, dass sie die Schwellenspannung des Transistors 200N verringern. Mit anderen Worten, sie verschieben die Austrittsarbeit des Gate-Stapels des Transistors 200N zu dem Leitungsband. In einer Ausführungsform können die Dipolelemente Lanthan, Yttrium, Strontium oder manche anderen chemischen Elemente sein und die Dipolschicht 420 kann ein Oxid oder ein Nitrid der Dipolelemente aufweisen. Zum Beispiel kann die Dipolschicht 420 La2O3, Y2O3, SrO, LaN, YN, Sr3N2 oder andere geeignete Materialien aufweisen. In verschiedenen Ausführungsformen kann die Dipolschicht 420 durch ALD, CVD oder andere geeignete Verfahren abgeschieden werden. Weiter wird die Dipolschicht 420 in verschiedenen Ausführungsformen auf eine im Wesentlichen gleichförmige Dicke von etwa 0,2 nm bis etwa 1,5 nm abgeschieden. In der in 11 gezeigten Ausführungsform wird die Dipolschicht 420 abgeschieden, um jede der Kanalschichten 215 zu umgeben, die über dem Substrat 202 wie auch über den Oberflächen der Kanalschicht 215 hängen, die auf dem Substrat 202 angeordnet ist. In Ausführungsformen, wo die Transistoren 200N und 200P FinFETs sind (siehe zum Beispiel 3D und 3E), wird die Dipolschicht 420 über den Deck- und Seitenwandflächen der Kanalschicht 215 abgeschieden.
  • Unter Bezugnahme nun auf 12 bildet das Verfahren 100 eine Ätzmaske 292, die den Transistor 200N bedeckt und den Transistor 200P freilegt. Die Maske 292 weist ein Material auf, das sich von einem Material der Dipolschicht 420 unterscheidet, um Ätzselektivität während des Ätzens der Dipolschicht 420 zu erreichen. Zum Beispiel kann die Maske 292 ein Fotolackmaterial oder eine Fotolackschicht aufweisen, die über eine Antireflexbeschichtungsschicht (ARC-Schicht) angeordnet ist. Der Betrieb 114 kann Lithographie- und Ätzprozesse verwenden, um die Maske 292 zu erzeugen, ähnlich den Prozessen, die in Bezug auf die Maske 290 besprochen wurden.
  • Mit der Ätzmaske 292 in Position ätzt der Betrieb 114 dann die Dipolschicht 420 und entfernt sie von dem Transistor 200P, wie in 13 dargestellt. Die Dipolschicht 420 in dem Transistor 200N wird durch die Ätzmaske 292 von dem Ätzprozess geschützt. Der Ätzprozess entfernt die Dipolschicht 420 um die Kanalschichten 215 und zwischen den Kanalschichten 215 und dem Substrat 202 in dem Transistor 200P vollständig, wodurch die High-k-Dielektrikumschicht 284 in dem Transistor 200P freigelegt wird. Der Ätzprozess kann ein Trockenätzprozess, ein Nassätzprozess oder ein reaktiver Ionenätzprozess sein, der eine hohe Ätzselektivität in Bezug auf die Dipolschicht 420 relativ zu der High-k-Dielektrikumschicht 284 aufweist. In manchen Ausführungsformen weist die Ätzlösung weiter eine Ätzselektivität in Bezug auf die Dipolschicht 420 relativ zu der Maske 292 auf. In manchen Ausführungsformen ätzt der Ätzprozess teilweise die Maske 292.
  • Nach Beendigung des Ätzprozesses wird die Maske 292 zum Beispiel durch einen Fotolackabstreifprozess oder einen anderen geeigneten Prozess in Betrieb 114 des Verfahrens 100 (2) entfernt. Unter Bezugnahme nun auf 14 bleibt nur der Abschnitt der Dipolschicht 420 in dem Transistor 200N zurück, der eine Dipolstruktur 420 wird. Die Dipolstruktur 420 ist frei von dem Transistor 200P.
  • In Betrieb 116 führt das Verfahren 100 (2) einen Dipoleintreibungsprozess an der Vorrichtung 200 durch, sodass die Dipolmaterialien von der Dipolstruktur 420 in die High-k-Dielektrikumschicht 284 des Transistors 200N getrieben werden. In der vorliegenden Ausführungsform ist der Dipoleintreibungsprozess ein Temperprozess, wie schnelles thermisches Tempern (RTA), Millisekundentempern (MSA), Mikrosekundentempern (µSA) oder andere geeignete Temperprozesse. In der vorliegenden Ausführungsform wird die Tempertemperatur gesteuert, um in einem Bereich von etwa 500 °C bis etwa 1100 °C, wie von etwa 600 °C bis etwa 800 °C zu sein. Die Temperatur wird so gewählt, dass sie die bestehenden Strukturen und Merkmale der Vorrichtung 200 nicht beeinträchtigt und dennoch ausreichend ist, um die Dipolelemente zu veranlassen, von der Dipolstruktur 420 in die darunterliegende High-k-Dielektrikumschicht 284 zu wandern (zu diffundieren). In der vorliegenden Ausführungsform ist die Dicke der Grenzflächenschicht 280 und der High-k-Dielektrikumschichten 282 und 284 so gestaltet, dass die Dipolmaterialien effektiv diese Schichten durchdringen können oder mindestens durch einen Großteil der High-k-Dielektrikumschicht 284 dringen können. Zum Beispiel kann die Grenzflächenschicht 280 eine Dicke von etwa 0,2 nm bis etwa 1,5 nm aufweisen, die High-k-Dielektrikumschicht 282 kann eine Dicke von etwa 0,2 nm bis etwa 1,5 nm aufweisen und die High-k-Dielektrikumschicht 284 kann eine Dicke von etwa 0,2 nm bis etwa 1,5 nm aufweisen. Nach Beendigung des Dipoleintreibungsprozesses wird die High-k-Dielektrikumschicht 284 in dem Transistor 200N eine High-k-Dielektrikumschicht 284n (siehe 15), die sich von der High-k-Dielektrikumschicht 284 unterscheidet. In manchen Ausführungsformen haben die Dipolelemente (wie La, Y oder Sr) in der High-k-Dielektrikumschicht 284n eine Konzentration von etwa 0,2% bis etwa 30%. Die spezifische Konzentration kann basierend auf der gewünschten Verschiebung in der Gate-Austrittsarbeit gestaltet werden. Zum Beispiel stellt eine höhere Konzentration der Dipolelemente im Allgemeinen eine größere Abwärtsverschiebung in der Gate-Austrittsarbeit der Vorrichtung 200N bereit. In verschiedenen Ausführungsformen kann ein Eingliedern der Dipolelemente in die High-k-Dielektrikumschicht 284n die Gate-Austrittsarbeit der Vorrichtung 200N um bis zu 300 meV, wie um etwa 100 meV bis etwa 200 meV, korrigieren.
  • In Betrieb 118 entfernt das Verfahren 100 (2) die Dipolstruktur 420 von der Vorrichtung 200N durch Anwenden eines oder mehrerer Ätzprozesse. Die resultierende Struktur ist in 15 dargestellt. Der Ätzprozess kann ein Trockenätzprozess, ein Nassätzprozess, ein reaktiver Ionenätzprozess oder ein anderer Ätzprozess sein und weist eine hohe Ätzselektivität in Bezug auf die Dipolstruktur 420 relativ zu den High-k-Dielektrikumschichten 284 und 284n auf.
  • In Betrieb 120 bildet das Verfahren 100 (2) eine High-k-Dielektrikumschicht 286 über den High-k-Dielektrikumschichten 284 und 284n, wie in 16 dargestellt, die Querschnittsansichten der Vorrichtungen 200N und 200P entlang der Linie A2-A2 bzw. B2-B2 von 3A veranschaulicht. In der vorliegenden Ausführungsform füllen die Schichten 286, 284/284n, 282/282p und 280 die Spalten 277 teilweise. In manchen Ausführungsformen ist die High-k-Dielektrikumschicht 286 auch über dem Substrat 202, den Isolationsmerkmalen 230 und/oder den Gate-Abstandhaltern 247 angeordnet. Die High-k-Dielektrikumschicht 286 weist in der vorliegenden Ausführungsform HfO2 auf. Alternativ weist die High-k-Dielektrikumschicht 286 ein anderes hafniumhaltiges High-k-Dielektrikummaterial, wie HfSiO, HfSiO4, HfSiON, HfLaO, HfTaO, HfTiO, HfZrO, Hafnium-Aluminiumoxid (d.h. HfAlOx), Hafniumdioxid-Aluminiumoxid-Legierung (HfO2-Al2O3-Legierung) oder ein anderes High-k-Dielektrikummaterial wie ZrO2, ZrSiO2, AlO, AlSiO, Al2O3, TiO, TiO2, LaO, LaSiO, Ta2O3, Ta2O5, Y2O3, SrTiO3, BaZrO, BaTiO3 (BTO), (Ba,Sr)TiO3 (BST), Si3N4 oder Kombinationen davon auf. In manchen Ausführungsformen weisen die High-k-Dielektrikumschichten 282, 284 und 286 dasselbe Material auf. Zum Beispiel weist jede der Schichten 282, 284 und 286 in einer Ausführungsform HfO2 auf. In einer alternativen Ausführungsform weisen die High-k-Dielektrikumschichten 282, 284 und 286 unterschiedliche Materialien auf. In einer weiteren alternativen Ausführungsform weisen zwei der High-k-Dielektrikumschichten 282, 284 und 286 dasselbe Material auf, während die andere High-k-Dielektrikumschicht ein anderes Material aufweist. Die High-k-Dielektrikumschicht 286 wird durch einen der hier beschriebenen Prozesse, wie ALD, CVD, PVD, Abscheidungsprozess auf Basis von Oxidation, einen anderen geeigneten Prozess oder Kombinationen davon gebildet. In manchen Ausführungsformen weist die High-k-Dielektrikumschicht 286 eine Dicke von etwa 0,2 nm bis etwa 1,5 nm auf. Die High-k-Dielektrikumschicht 286 dient dazu, die Dipolmaterialien von den Schichten 284n und 282p daran zu hindern, in eine Austrittsarbeitsmetallschicht (siehe die Schicht 430 in 17) zu diffundieren, die über der High-k-Dielektrikumschicht 286 gebildet werden soll. Wenn die High-k-Dielektrikumschicht 286 zu dünn ist (wie weniger als 0,2 nm dick), könnte sie eine solche Diffusion nicht wirksam verhindern. Wenn die High-k-Dielektrikumschicht 286 zu dick ist (wie ehr als 1,5 nm dick), können nicht ausreichend Raum in dem Gate-Graben zur Bildung von Gate-Metallschichten wie Gate-Austrittsarbeitsmetallschicht(en) verbleiben.
  • Wie in 16 gezeigt, wird somit ein dreischichtiger High-k-Stapel 279n in dem NFET 200N gebildet und wird somit ein dreischichtiger High-k-Stapel 279p in dem PFET 200P gebildet. Der dreischichtige High-k-Stapel 279n weist die High-k-Dielektrikumschichten 282, 284n und 286 auf. Der dreischichtige High-k-Stapel 279p weist die High-k-Dielektrikumschichten 282p, 284 und 286 auf. Die Dicke der dreischichtigen High-k-Stapel 279n und 279p ist so gestaltet, dass sie die Spalten 277 nicht vollständig füllen, wodurch Raum zum Abscheiden von Gate-Austrittsarbeitsmetallschicht(en) für die Vorrichtungen 200N und 200P verbleibt.
  • In Betrieb 122 bildet das Verfahren 100 (2) eine Austrittsarbeitsmetallschicht 430 über den Vorrichtungen 200N und 200P, wie in 17 dargestellt. Die Schichten 280, 282, 284n, 286 und 430 bilden einen Teil des Gate-Stapels 240n für den NFET 200N. Die Schichten 280, 282p, 284, 286 und 430 bilden einen Teil des Gate-Stapels 240p für den PFET 200P. Die Austrittsarbeitsmetallschicht 430 ist gestaltet, eine passende Austrittsarbeit für die Gate-Stapel 240n und 240p bereitzustellen. In der vorliegenden Ausführungsform ist die Austrittsarbeitsmetallschicht 430 den Transistoren 200N und 200P gemein und der Unterschied zwischen den Austrittsarbeiten der Gate-Stapel 240n und 240p ist durch die dreischichtigen High-k-Stapel 279n und 279p bereitgestellt. Zum Beispiel, wie oben besprochen, korrigiert der dreischichtige High-k-Stapel 279p die Austrittsarbeit des Gate-Stapels 240p von jener der Austrittsarbeitsmetallschicht 430 nach oben, während der dreischichtige High-k-Stapel 279n die Austrittsarbeit des Gate-Stapels 240n von jener der Austrittsarbeitsmetallschicht 430 nach unten korrigiert. Eine gemeinsame Austrittsarbeitsmetallschicht 430 erlaubt, dass die Gate-Stapel 240n und 240p ausreichend dünn hergestellt werden, um die Gate-Gräben 275 zu füllen (siehe 3B und 3C) und insbesondere die Spalten 277 zu füllen. Die Schichten 280, 282, 284n, 286 und 430 füllen die Spalten 277 in dem NFET 200N in manchen Ausführungsformen teilweise oder vollständig. Die Schichten 280, 282p, 284, 286 und 430 füllen die Spalten 277 in dem PFET 200P in manchen Ausführungsformen teilweise oder vollständig. Abhängig von Designzielsetzungen kann die Austrittsarbeitsmetallschicht 430 sämtliche geeignete Austrittsarbeitsmetalle aufweisen, wie Ti, Al, Ag, Mn, Zr, TiC, TiAl, TiAlC, TiAlSiC, TaC, TaCN, TaSiN, TaAl, TaAlC, TaSiAlC, TiAlN, TiN, TaN, TaSN, Ru, Mo, Al, WN, WCN ZrSi2, MoSi2, TaSi2, NiSi2, oder Kombinationen davon. In manchen Ausführungsformen weist die Austrittsarbeitsmetallschicht 430 eine Dicke von etwa 1 nm bis etwa 5 nm auf. Die Austrittsarbeitsmetallschicht 430 kann durch jeden geeigneten Abscheidungsprozess gebildet werden, wie CVD, PVD und/oder ALD. In einer alternativen Ausführungsform kann die Austrittsarbeitsmetallschicht 430 für den NFET 200N und für den PFET 200P unterschiedlich gebildet werden. Zum Beispiel kann die Austrittsarbeitsmetallschicht 430 für den NFET 200N ein n-Austrittsarbeitsmetall aufweisen, wie Ti, Al, Ag, Mn, Zr, TiC, TiAl, TiAlC, TiAlSiC, TaC, TaCN, TaSiN, TaAl, TaAlC, TaSiAlC, TiAlN, ein anderes n- Austrittsarbeitsmaterial oder Kombinationen davon; während die Austrittsarbeitsmetallschicht 430 für den PFET 200P ein p-Austrittsarbeitsmetall aufweisen kann, wie TiN, TaN, TaSN, Ru, Mo, Al, WN, WCN ZrSi2, MoSi2, TaSi2, NiSi2, ein anderes p-Austrittsarbeitsmaterial oder Kombinationen davon. In Weiterentwicklung einer solchen alternativen Ausführungsform kann die Austrittsarbeitsmetallschicht 430 für den NFET 200N und den PFET 200P durch Abscheidungs- und Strukturierungsprozesse gebildet werden.
  • In Betrieb 124 führt das Verfahren 100 (2) weitere Fertigung an der Vorrichtung 200 durch. Zum Beispiel kann es eine Bulk-Metallschicht 350 über der Austrittsarbeitsmetallschicht 430 bilden, wie in 18A und 18B dargestellt. 18A veranschaulicht die Transistoren 200N und 200P entlang der Linie A2-A2 bzw. B2-B2 von 3A in dieser Fertigungsstufe; und 18B veranschaulicht die Transistoren 200N und 200P entlang der Linie A1-A1 bzw. B1-B1 von 3A in dieser Fertigungsstufe. 18C veranschaulicht eine vergrößerte Ansicht eines Abschnitts der Transistoren 200N und 200P von 18B. Zum Beispiel scheidet ein CVD-Prozess oder ein PVD-Prozess die Bulk-Metallschicht 350 ab, so dass sie jeden verbleibenden Abschnitt von Gate-Gräben 275 füllt (siehe 3B und 3C). Die Bulk-Metallschicht 350 weist ein geeignetes leitfähiges Material auf, wie Al, W und/oder Cu. Die Bulk-Metallschicht 350 kann zusätzlich oder kollektiv andere Metalle, Metalloxide, Metallnitride, andere geeignete Materialien oder Kombinationen davon aufweisen. In manchen Implementierungen wird eine Blockierungsschicht (nicht dargestellt) optional (z.B. durch ALD) über der Austrittsarbeitsschicht 430 gebildet, bevor die Bulk-Metallschicht 350 gebildet wird, sodass die Bulk-Metallschicht 350 auf der Blockierungsschicht angeordnet ist. Nach dem Abscheiden der Bulk-Metallschicht 350 kann dann ein Planarisierungsprozess durchgeführt werden, um überschüssige Gate-Materialien von der Vorrichtung 200 zu entfernen. Zum Beispiel wird ein CMP-Prozess durchgeführt, bis eine Deckfläche von ILD-Schicht 270 erreicht (freigelegt) ist. Das Verfahren 100 kann andere Betriebe durchführen, wie Bilden von S/D-Kontakten, die elektrisch mit den S/D-Merkmalen 260 verbunden sind, Bilden von Gate-Durchkontaktierungen, die elektrisch mit der Bulk-Metallschicht 350 verbunden sind, und Bilden mehrschichtiger Interconnects, die die Transistoren 200N und 200P mit verschiedenen Teilen der Vorrichtung 200 verbinden, um eine vollständige IC zu bilden.
  • 19A und 19B veranschaulichen teilweise die Transistoren 200N und 200P in einer alternativen Ausführungsform, wo die Transistoren 200N und 200P FinFETs sind. 19A veranschaulicht den FinFET 200N und 200P entlang der Linie A-A1 bzw. B1-B1 von 3A und 19B veranschaulicht die FinFETs 200N und 200P entlang der Linie A2-A2 bzw. B2-B2 von 3A. Wie veranschaulicht, sind die Grenzflächenschicht 280, der dreischichtige High-k-Stapel 279n (für 200N) oder 279p (für 200P) und die Austrittsarbeitsmetallschicht 430 über der Oberseite und den Seitenwänden der Finne 215 angeordnet.
  • Wenn auch nicht als Einschränkung gedacht, stellen eine oder mehrere Ausführungsformen der vorliegenden Offenbarung viele Vorteile für eine Halbleitervorrichtung und deren Bildung bereit. Zum Beispiel stellen Ausführungsformen der vorliegenden Offenbarung dreischichtige High-k-Dielektrikumstapel zum gleichzeitigen Abstimmen der Austrittsarbeit von NFET und PFET bereit. Die dreischichtigen High-k-Dielektrikumstapel benutzen Dipolmaterialien zum Korrigieren der Austrittsarbeit entsprechender Gate-Stapel. Die Austrittsarbeit von NFET kann in manchen Fällens um bis zu 300 meV korrigiert werden und die Austrittsarbeit von PFET kann in manchen Fällens um bis zu 100 meV korrigiert werden. Die offenbarten dreischichtigen High-k-Dielektrikumstapel schützen die Gate-Austrittsarbeitsmetallschicht(en) davor, von Dipolmaterialien in den dreischichtigen High-k-Dielektrikumstapeln beeinträchtigt zu werden. Die vorliegenden Ausführungsformen können leicht in bestehende CMOS-Fertigungsprozesse integriert werden.
  • In einem beispielhaften Aspekt betrifft die vorliegende Offenbarung ein Verfahren, das Bereitstellen einer Struktur mit einem Substrat, einer ersten Kanalschicht in einem NMOS-Gebiet und einer zweiten Kanalschicht in einem PMOS-Gebiet umfasst. Das Verfahren weiter Abscheiden einer ersten Schicht, die Hafniumoxid aufweist, über sowohl der ersten als auch der zweiten Kanalschicht; Bilden einer ersten Dipolstruktur über der zweiten Kanalschicht und nicht über der ersten Kanalschicht, wobei die erste Dipolstruktur ein erstes Metall aufweist; Tempern der Struktur, sodass das erste Metall in die erste Schicht unter der ersten Dipolstruktur getrieben wird; und Entfernen der ersten Dipolstruktur umfasst. Nach Entfernen der ersten Dipolstruktur umfasst das Verfahren weiter Abscheiden einer zweiten Schicht, die Hafniumoxid aufweist, über der ersten Schicht und über sowohl der ersten als auch der zweiten Kanalschicht; Bilden einer zweiten Dipolstruktur über der zweiten Schicht und über der ersten Kanalschicht und nicht über der zweiten Kanalschicht, wobei die zweite Dipolstruktur ein zweites Metall aufweist; Tempern der Struktur, sodass das zweite Metall in die zweite Schicht unter der zweiten Dipolstruktur getrieben wird; und Entfernen der zweiten Dipolstruktur. Nach Entfernen der zweiten Dipolstruktur umfasst das Verfahren weiter Abscheiden einer dritten Schicht, die Hafniumoxid aufweist, über der zweiten Schicht und über sowohl der ersten als auch der zweiten Kanalschicht.
  • In einer Ausführungsform umfasst das Verfahren weiter Abscheiden einer Austrittsarbeitsmetallschicht über der dritten Schicht und über sowohl der ersten als auch der zweiten Kanalschicht. In manchen Ausführungsformen umfasst das Bilden der ersten Dipolstruktur Abscheiden einer ersten Dipolschicht über sowohl der ersten als auch der zweiten Kanalschicht, wobei die erste Dipolschicht das erste Metall aufweist; und Strukturieren der ersten Dipolschicht in die erste Dipolstruktur unter Verwendung von Fotolithografie- und Ätzprozessen.
  • In manchen Ausführungsformen umfasst das Bilden der zweiten Dipolstruktur Abscheiden einer zweiten Dipolschicht über sowohl der ersten als auch der zweiten Kanalschicht, wobei die zweite Dipolschicht das zweite Metall aufweist; und Strukturieren der zweiten Dipolschicht in die zweite Dipolstruktur unter Verwendung von Fotolithografie- und Ätzprozessen.
  • In einer Ausführungsform des Verfahrens weist das erste Metall Aluminium oder Niob auf. In einer anderen Ausführungsform weist das zweite Metall Lanthan, Yttrium oder Strontium auf. In manchen Ausführungsformen weist jede der ersten, der zweiten und der dritten Schicht eine Dicke in einem Bereich von etwa 2 Ä bis 15 Ä auf. In manchen Ausführungsformen, nachdem das erste Metall in die erste Schicht getrieben worden ist, ist eine Konzentration des ersten Metalls in einem Abschnitt der ersten Schicht über der zweiten Kanalschicht in einem Bereich von etwa 0,2% bis etwa 30%. In manchen Ausführungsformen, nachdem das erste Metall in die zweite Schicht getrieben worden ist, ist eine Konzentration des zweiten Metalls in einem Abschnitt der zweiten Schicht über der ersten Kanalschicht in einem Bereich von etwa 0,2% bis etwa 30%. In manchen Ausführungsformen weist die erste Kanalschicht Silizium auf und die zweite Kanalschicht weist Silizium oder Siliziumgermanium auf.
  • In einem anderen beispielhaften Aspekt betrifft die vorliegende Offenbarung eine Halbleiterstruktur, die ein Substrat; eine erste Kanalschicht über dem Substrat in einem NFET-Gebiet; eine zweite Kanalschicht über dem Substrat in einem PFET-Gebiet; und eine erste Gate-Dielektrikumschicht über sowohl der ersten als auch der zweiten Kanalschicht aufweist. Ein erster Abschnitt der ersten Gate-Dielektrikumschicht ist über der ersten Kanalschicht angeordnet und weist Hafniumoxid auf. Ein zweiter Abschnitt der ersten Gate-Dielektrikumschicht ist über der zweiten Kanalschicht angeordnet und weist eine Verbindung von Hafniumoxid und einem ersten Metall auf, wobei das erste Metall Aluminium oder Niob aufweist. Die Halbleiterstruktur weist weiter eine zweite Gate-Dielektrikumschicht über der ersten Gate-Dielektrikumschicht und über sowohl der ersten als auch der zweiten Kanalschicht auf. Ein erster Abschnitt der zweiten Gate-Dielektrikumschicht ist über der ersten Kanalschicht angeordnet und weist eine Verbindung von Hafniumoxid und einem zweiten Metall auf. Ein zweiter Abschnitt der zweiten Gate-Dielektrikumschicht ist über der zweiten Kanalschicht angeordnet und weist Hafniumoxid auf, wobei das zweite Metall Lanthan, Yttrium oder Strontium aufweist. Die Halbleiterstruktur weist weiter eine dritte Gate-Dielektrikumschicht über der zweiten Gate-Dielektrikumschicht und über sowohl der ersten als auch der zweiten Kanalschicht auf, wobei die dritte Gate-Dielektrikumschicht Hafniumoxid aufweist.
  • In einer Ausführungsform weist die Halbleiterstruktur weiter eine Gate-Austrittsarbeitsmetallschicht über der dritten Gate-Dielektrikumschicht und über sowohl der ersten als auch der zweiten Kanalschicht auf. In manchen Ausführungsformen der Halbleiterstruktur weist jede der ersten, der zweiten und der dritten Gate-Dielektrikumschicht eine Dicke in einem Bereich von etwa 2 Ä bis 15 Ä auf. In manchen Ausführungsformen ist eine Konzentration des ersten Metalls in dem zweiten Abschnitt der ersten Gate-Dielektrikumschicht in einem Bereich von etwa 0,2% bis etwa 30%. In manchen Ausführungsformen ist eine Konzentration des zweiten Metalls in dem ersten Abschnitt der zweiten Gate-Dielektrikumschicht in einem Bereich von etwa 0,2% bis etwa 30%. In manchen Ausführungsformen weist die erste Kanalschicht Silizium auf und die zweite Kanalschicht weist Silizium oder Siliziumgermanium auf.
  • In einem weiteren beispielhaften Aspekt betrifft die vorliegende Offenbarung eine Halbleiterstruktur, die ein Substrat; eine erste Kanalschicht über dem Substrat in einem NFET-Gebiet; eine zweite Kanalschicht über dem Substrat in einem PFET-Gebiet; eine Grenzflächenschicht über sowohl der ersten als auch der zweiten Kanalschicht; und eine erste Gate-Dielektrikumschicht über der Grenzflächenschicht aufweist, wobei ein erster Abschnitt der ersten Gate-Dielektrikumschicht über der ersten Kanalschicht angeordnet ist und Hafniumoxid aufweist und ein zweiter Abschnitt der ersten Gate-Dielektrikumschicht über der zweiten Kanalschicht angeordnet ist und eine Verbindung von Hafniumoxid und einem ersten Metall aufweist. Die Halbleiterstruktur weist weiter eine zweite Gate-Dielektrikumschicht über der ersten Gate-Dielektrikumschicht auf, wobei ein erster Abschnitt der zweiten Gate-Dielektrikumschicht über der ersten Kanalschicht angeordnet ist und eine Verbindung von Hafniumoxid und einem zweiten Metall aufweist und ein zweiter Abschnitt der zweiten Gate-Dielektrikumschicht über der zweiten Kanalschicht angeordnet ist und Hafniumoxid aufweist. Die Halbleiterstruktur weist weiter eine dritte Gate-Dielektrikumschicht über der zweiten Gate-Dielektrikumschicht und über sowohl der ersten als auch der zweiten Kanalschicht auf, wobei die dritte Gate-Dielektrikumschicht Hafniumoxid aufweist. Die Halbleiterstruktur weist weiter eine Gate-Austrittsarbeitsmetallschicht über der dritten Gate-Dielektrikumschicht und über sowohl der ersten als auch der zweiten Kanalschicht auf.
  • In einer Ausführungsform der Halbleiterstruktur weist das erste Metall Aluminium oder Niob auf und das zweite Metall weist Lanthan, Yttrium oder Strontium auf. In einer anderen Ausführungsform ist eine Konzentration des ersten Metalls in dem zweiten Abschnitt der ersten Gate-Dielektrikumschicht in einem Bereich von etwa 0,2% bis etwa 30%. In einer weiteren Ausführungsform ist eine Konzentration des zweiten Metalls in dem ersten Abschnitt der zweiten Gate-Dielektrikumschicht in einem Bereich von etwa 0,2% bis etwa 30%.
  • Zuvor wurden Merkmale von mehreren Ausführungsformen angeführt, so dass Fachleute auf dem Gebiet die Aspekte der vorliegenden Offenbarung besser verstehen können. Fachleute auf dem Gebiet sollten zu schätzen wissen, dass sie die vorliegende Offenbarung leicht als Basis zur Gestaltung oder Modifizierung anderer Prozesse und Strukturen zur Ausführung derselben Zwecke und/oder zum Erreichen derselben Vorteile der hier vorgestellten Ausführungsformen verwenden können. Fachleute auf dem Gebiet sollten auch erkennen, dass solche äquivalenten Konstruktionen nicht vom Wesen und Umfang der vorliegenden Offenbarung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abänderungen vornehmen können, ohne vom Wesen und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/040314 [0001]

Claims (20)

  1. Verfahren, umfassend: Bereitstellen einer Struktur mit einem Substrat, einer ersten Kanalschicht in einem NMOS-Gebiet und einer zweiten Kanalschicht in einem PMOS-Gebiet; Abscheiden einer ersten Schicht, die Hafniumoxid aufweist, über sowohl der ersten als auch der zweiten Kanalschicht; Bilden einer ersten Dipolstruktur über der zweiten Kanalschicht und nicht über der ersten Kanalschicht, wobei die erste Dipolstruktur ein erstes Metall aufweist; Tempern der Struktur, sodass das erste Metall in die erste Schicht unter der ersten Dipolstruktur getrieben wird; Entfernen der ersten Dipolstruktur; nach Entfernen der ersten Dipolstruktur, Abscheiden einer zweiten Schicht, die Hafniumoxid aufweist, über der ersten Schicht und über sowohl der ersten als auch der zweiten Kanalschicht; Bilden einer zweiten Dipolstruktur über der zweiten Schicht und über der ersten Kanalschicht und nicht über der zweiten Kanalschicht, wobei die zweite Dipolstruktur ein zweites Metall aufweist; Tempern der Struktur, sodass das zweite Metall in die zweite Schicht unter der zweiten Dipolstruktur getrieben wird; Entfernen der zweiten Dipolstruktur; und nach Entfernen der zweiten Dipolstruktur, Abscheiden einer dritten Schicht, die Hafniumoxid aufweist, über der zweiten Schicht und über sowohl der ersten als auch der zweiten Kanalschicht.
  2. Verfahren nach Anspruch 1, weiter umfassend: Abscheiden einer Austrittsarbeitsmetallschicht über der dritten Schicht und über sowohl der ersten als auch der zweiten Kanalschicht.
  3. Verfahren nach Anspruch 1 oder 2, wobei das Bilden der ersten Dipolstruktur umfasst: Abscheiden einer ersten Dipolschicht über sowohl der ersten als auch der zweiten Kanalschicht, wobei die erste Dipolschicht das erste Metall aufweist; und Strukturieren der ersten Dipolschicht in die erste Dipolstruktur unter Verwendung von Fotolithografie- und Ätzprozessen.
  4. Verfahren nach einem der vorstehenden Ansprüche, wobei das Bilden der zweiten Dipolstruktur umfasst: Abscheiden einer zweiten Dipolschicht über sowohl der ersten als auch der zweiten Kanalschicht, wobei die zweite Dipolschicht das zweite Metall aufweist; und Strukturieren der zweiten Dipolschicht in die zweite Dipolstruktur unter Verwendung von Fotolithografie- und Ätzprozessen.
  5. Verfahren nach einem der vorstehenden Ansprüche, wobei das erste Metall Aluminium oder Niob aufweist.
  6. Verfahren nach einem der vorstehenden Ansprüche, wobei das zweite Metall Lanthan, Yttrium oder Strontium aufweist.
  7. Verfahren nach einem der vorstehenden Ansprüche, wobei jede der ersten, der zweiten und der dritten Schicht eine Dicke in einem Bereich von etwa 2 Å bis 15 Å aufweist.
  8. Verfahren nach einem der vorstehenden Ansprüche, wobei nachdem das erste Metall in die erste Schicht getrieben worden ist, eine Konzentration des ersten Metalls in einem Abschnitt der ersten Schicht über der zweiten Kanalschicht in einem Bereich von etwa 0,2% bis etwa 30% ist.
  9. Verfahren nach einem der vorstehenden Ansprüche, wobei, nachdem das erste Metall in die zweite Schicht getrieben worden ist, eine Konzentration des zweiten Metalls in einem Abschnitt der zweiten Schicht über der ersten Kanalschicht in einem Bereich von etwa 0,2% bis etwa 30% ist.
  10. Verfahren nach einem der vorstehenden Ansprüche, wobei die erste Kanalschicht Silizium aufweist und die zweite Kanalschicht Silizium oder Siliziumgermanium aufweist.
  11. Halbleiterstruktur, aufweisend: ein Substrat; eine erste Kanalschicht über dem Substrat in einem NFET-Gebiet; eine zweite Kanalschicht über dem Substrat in einem PFET-Gebiet; eine erste Gate-Dielektrikumschicht über sowohl der ersten als auch der zweiten Kanalschicht, wobei ein erster Abschnitt der ersten Gate-Dielektrikumschicht über der ersten Kanalschicht angeordnet ist und Hafniumoxid aufweist und ein zweiter Abschnitt der ersten Gate-Dielektrikumschicht über der zweiten Kanalschicht angeordnet aufweist und eine Verbindung von Hafniumoxid und einem ersten Metall aufweist, wobei das erste Metall Aluminium oder Niob aufweist; eine zweite Gate-Dielektrikumschicht über der ersten Gate-Dielektrikumschicht und über sowohl der ersten als auch der zweiten Kanalschicht, wobei ein erster Abschnitt der zweiten Gate-Dielektrikumschicht über der ersten Kanalschicht angeordnet ist und eine Verbindung von Hafniumoxid und einem zweiten Metall aufweist und ein zweiter Abschnitt der zweiten Gate-Dielektrikumschicht über der zweiten Kanalschicht angeordnet ist und Hafniumoxid aufweist, wobei das zweite Metall Lanthan, Yttrium oder Strontium aufweist; und eine dritte Gate-Dielektrikumschicht über der zweiten Gate-Dielektrikumschicht und über sowohl der ersten als auch der zweiten Kanalschicht, wobei die dritte Gate-Dielektrikumschicht Hafniumoxid aufweist.
  12. Halbleiterstruktur nach Anspruch 11, weiter aufweisend: eine Gate-Austrittsarbeitsmetallschicht über der dritten Gate-Dielektrikumschicht und über sowohl der ersten als auch der zweiten Kanalschicht.
  13. Halbleiterstruktur nach Anspruch 11 oder 12, wobei jede der ersten, der zweiten und der dritten Gate-Dielektrikumschichten eine Dicke in einem Bereich von etwa 2 Å bis 15 Å aufweist.
  14. Halbleiterstruktur nach einem der Ansprüche 11 bis 13, wobei eine Konzentration des ersten Metalls in dem zweiten Abschnitt der ersten Gate-Dielektrikumschicht in einem Bereich von etwa 0,2% bis etwa 30% ist.
  15. Halbleiterstruktur nach einem der Ansprüche 11 bis 14, wobei eine Konzentration des zweiten Metalls in dem ersten Abschnitt der zweiten Gate-Dielektrikumschicht in einem Bereich von etwa 0,2% bis etwa 30% ist.
  16. Halbleiterstruktur nach einem der Ansprüche 11 bis 15, wobei die erste Kanalschicht Silizium aufweist und die zweite Kanalschicht Silizium oder Siliziumgermanium aufweist.
  17. Halbleiterstruktur, aufweisend: ein Substrat; eine erste Kanalschicht über dem Substrat in einem NFET-Gebiet; eine zweite Kanalschicht über dem Substrat in einem PFET-Gebiet; eine Grenzflächenschicht über sowohl der ersten als auch der zweiten Kanalschicht; eine erste Gate-Dielektrikumschicht über der Grenzflächenschicht, wobei ein erster Abschnitt der ersten Gate-Dielektrikumschicht über der ersten Kanalschicht angeordnet ist und Hafniumoxid aufweist und ein zweiter Abschnitt der ersten Gate-Dielektrikumschicht über der zweiten Kanalschicht angeordnet ist und eine Verbindung von Hafniumoxid und einem ersten Metall aufweist; eine zweite Gate-Dielektrikumschicht über der ersten Gate-Dielektrikumschicht, wobei ein erster Abschnitt der zweiten Gate-Dielektrikumschicht über der ersten Kanalschicht angeordnet ist und eine Verbindung von Hafniumoxid und einem zweiten Metall aufweist und ein zweiter Abschnitt der zweiten Gate-Dielektrikumschicht über der zweiten Kanalschicht angeordnet ist und Hafniumoxid aufweist; eine dritte Gate-Dielektrikumschicht über der zweiten Gate-Dielektrikumschicht und über sowohl der ersten als auch der zweiten Kanalschicht, wobei die dritte Gate-Dielektrikumschicht Hafniumoxid aufweist; und eine Gate-Austrittsarbeitsmetallschicht über der dritten Gate-Dielektrikumschicht und über sowohl der ersten als auch der zweiten Kanalschicht.
  18. Halbleiterstruktur nach Anspruch 17, wobei das erste Metall Aluminium oder Niob aufweist und wobei das zweite Metall Lanthan, Yttrium oder Strontium aufweist.
  19. Halbleiterstruktur nach Anspruch 17 oder 18, wobei eine Konzentration des ersten Metalls in dem zweiten Abschnitt der ersten Gate-Dielektrikumschicht in einem Bereich von etwa 0,2% bis etwa 30% ist.
  20. Halbleiterstruktur nach Anspruch 17, 18 oder 19 wobei eine Konzentration des zweiten Metalls in dem ersten Abschnitt der zweiten Gate-Dielektrikumschicht in einem Bereich von etwa 0,2% bis etwa 30% ist.
DE102021112556.1A 2020-06-17 2021-05-14 Dreischichtiger high-k gate-dielektrikumstapell für austrittsarbeitskontrolle Pending DE102021112556A1 (de)

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