DE102021102419A1 - Verfahren zur herstellung von halbleitervorrichtungen und deren strukturen - Google Patents

Verfahren zur herstellung von halbleitervorrichtungen und deren strukturen Download PDF

Info

Publication number
DE102021102419A1
DE102021102419A1 DE102021102419.6A DE102021102419A DE102021102419A1 DE 102021102419 A1 DE102021102419 A1 DE 102021102419A1 DE 102021102419 A DE102021102419 A DE 102021102419A DE 102021102419 A1 DE102021102419 A1 DE 102021102419A1
Authority
DE
Germany
Prior art keywords
dipole
layer
channel layers
dielectric layer
over
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102021102419.6A
Other languages
English (en)
Inventor
Chung-Wei Hsu
Kuo-Cheng Chiang
Mao-Lin Huang
Lung-Kun Chu
Jia-Ni YU
Kuan-Lun Cheng
Chih-Hao Wang
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102021102419A1 publication Critical patent/DE102021102419A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/78654—Monocrystalline silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

Ein Verfahren, das Folgendes umfasst: Bereitstellen von Halbleiter-Kanalschichten über einem Substrat; Herstellen einer Dipolschicht, die die Halbleiter-Kanalschichten umschließt; Herstellen einer dielektrischen Grenzflächenschicht, die die erste Dipolschicht umschließt; Herstellen einer dielektrischen High-k-Schicht, die die dielektrische Grenzflächenschicht umschließt; Herstellen einer zweiten Dipolschicht, die die dielektrische High-k-Schicht umschließt; Durchführen eines thermischen Prozesses, um mindestens einige der Dipolelemente aus der zweiten Dipolschicht in die dielektrische High-k-Schicht einzudiffundieren; Entfernen der zweiten Dipolschicht; und Herstellen einer Austrittsarbeitsmetallschicht, die die dielektrische High-k-Schicht umschließt.

Description

  • PRIORITÄT
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patenanmeldung Nr. 63/080,289 , eingereicht am 18. September 2020, die durch Bezugnahme in die vorliegende Anmeldung aufgenommen wird.
  • HINTERGRUND
  • Die Elektronikindustrie hat eine ständig wachsende Nachfrage nach kleineren und schnelleren elektronischen Vorrichtungen erfahren, die gleichzeitig in der Lage sind, eine höhere Anzahl von immer komplexeren und anspruchsvolleren Funktionen zu unterstützen. Daher besteht in der Halbleiterindustrie ein anhaltender Trend, kostengünstige integrierte Schaltkreise (ICs) mit hoher Leistung und niedrigem Energieverbrauch herzustellen. Bisher sind diese Ziele zum großen Teil dadurch erreicht worden, dass die Abmessungen der ICs (z. B. die kleinste IC-Strukturbreite) verringert worden sind und dadurch die Produktionsleistung verbessert worden ist und die damit verbundenen Kosten gesenkt worden sind. Diese Verkleinerung hat aber auch den IC-Herstellungsprozess komplexer gemacht. Daher macht die Realisierung von weiteren Fortschritten bei IC-Vorrichtungen ähnliche Fortschritte bei IC-Herstellungsprozessen und -Technologien erforderlich.
  • Ein Gebiet auf dem sich Fortschritte realisieren lassen, ist die Art der Bereitstellung von mehreren Schwellenspannungen (Vt) für CMOS-Vorrichtungen (CMOS: komplementärer Metalloxidhalbleiter), um die Leistung einiger Transistoren zu erhöhen und gleichzeitig den Energieverbrauch einiger anderer Transistoren zu senken. Die Bereitstellung von mehreren Schwellenspannungen ist bei Multigate-Vorrichtungen, wie etwa Finnen-Feldeffekttransistoren (FinFET: fin-like field-effect transistor), Gate-all-around-Vorrichtungen (GAA-Vorrichtungen), wie z. B. Nanodraht-Vorrichtungen und Nanolagen-Vorrichtungen, sowie anderen Arten von Multigate-Vorrichtungen eine besondere Herausforderung. Das ist unter anderem darauf zurückzuführen, dass diese Vorrichtungen sehr klein sind und daher nicht viel Platz zur Verfügung steht, um ihre Schwellenspannungen unter Verwendung von verschiedenen Austrittsarbeitsmetallen abzustimmen. Zwar sind bestehende CMOS-Vorrichtungen (insbesondere Multigate-Vorrichtungen) und -Verfahren zu ihrer Herstellung im Allgemeinen für ihren angestrebten Zweck geeignet gewesen, aber sie sind noch nicht in jeder Hinsicht zufriedenstellend.
  • Figurenliste
  • Die vorliegende Offenbarung lässt sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis Merkmale nicht maßstabsgetreu dargestellt sind und nur der Erläuterung dienen. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • Die 1A und 1B zeigen ein Ablaufdiagramm eines Verfahrens zur Herstellung einer CMOS-Vorrichtung (CMOS: komplementärer Metalloxidhalbleiter) gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 2A ist eine schematische Teildraufsicht einer CMOS-Vorrichtung gemäß verschiedenen Aspekten der vorliegenden Offenbarung. Die 2B, 2C und 2D sind schematische Teilschnittansichten der CMOS-Vorrichtung in 2A gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • Die 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14 und 15 sind schematische Teilschnittansichten der CMOS-Vorrichtung in 2A auf verschiedenen Herstellungsstufen (wie etwa Herstellungsstufen, die mit dem Verfahren in den 1A und 1B verbunden sind) gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • Die 16 und 17 schematische Teilschnittansichten der CMOS-Vorrichtung in 2A gemäß einigen Aspekten der vorliegenden Offenbarung.
    • 18 zeigt eine schematische Darstellung von verschiedenen abstimmbaren Schwellenspannungen gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 19 zeigt ein Ablaufdiagramm eines Verfahrens zur Herstellung einer CMOS-Vorrichtung gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • Die 20, 21, 22, 23, 24, 25 und 26 sind schematische Teilschnittansichten der CMOS-Vorrichtung in 2A auf verschiedenen Herstellungsstufen (wie etwa Herstellungsstufen, die mit dem Verfahren in den 19 und 1B verbunden sind) gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 27 zeigt ein Ablaufdiagramm eines Verfahrens zur Herstellung einer CMOS-Vorrichtung gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • Die 28, 29, 30, 31, 32, 33, 34, 35 und 36 sind schematische Teilschnittansichten der CMOS-Vorrichtung in 2A auf verschiedenen Herstellungsstufen (wie etwa Herstellungsstufen, die mit dem Verfahren in den 27 und 1B verbunden sind) gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
  • DETAILLIERTE BESCHREIBUNG
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des bereitgestellten Gegenstands. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element hergestellt werden können, sodass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“ , „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden. Außerdem soll, wenn eine Anzahl oder ein Bereich von Anzahlen mit den Begriffen „etwa“, „ungefähr“ und dergleichen beschrieben wird, der Begriff Anzahlen umfassen, die innerhalb bestimmter Abweichungen (wie etwa ±10 % oder andere Abweichungen) der angegebenen Anzahl liegen, die von einem Fachmann in Bezug auf die hier offenbarte spezielle Technik verstanden werden, wenn nicht anders angegeben. Zum Beispiel kann der Begriff „etwa 5 nm“ den Abmessungsbereich von 4,5 nm bis 5,5 nm, von 4,0 nm bis 5,0 nm, usw. umfassen.
  • Die vorliegende Offenbarung betrifft allgemein integrierte Schaltkreis(IC)-Vorrichtungen und betrifft insbesondere IC-Vorrichtungen mit sowohl n-MOSFETs (MOSFET: metal-oxide-semiconductor field effect transistor - Metalloxidhalbleiter-Feldeffekttransistor) als auch p-MOSFETs. Mit anderen Worten, die IC-Vorrichtungen sind CMOS-Vorrichtungen (CMOS: complementary metal-oxide-semiconductor - komplementärer Metalloxidhalbleiter). In mancher Hinsicht betrifft die vorliegende Offenbarung das Abstimmen der Schwellenspannungen (Vt) von CMOS-Vorrichtungen, um mehrere Schwellenspannungen (Vt) für n-MOSFET-Vorrichtungen (oder NMOSFET-Vorrichtungen) und mehrere Schwellenspannungen (Vt) für p-MOSFET-Vorrichtungen (oder PMOSFET-Vorrichtungen) bereitzustellen, indem verschiedene Arten von Dipolmaterialien in die dielektrischen Gateschichten der jeweiligen Vorrichtungen eingebaut werden. Zum Beispiel kann bei einigen Ausführungsformen der vorliegenden Offenbarung ein n-Dipolmaterial in eine dielektrische Gateschicht eines NMOSFET eingebaut werden, um seine Schwellenspannung weiter zu verringern, und ein p-Dipolmaterial kann in eine dielektrische Gateschicht eines PMOSFET eingebaut werden, um seine Schwellenspannung weiter zu verringern. Zum Beispiel kann bei einigen Ausführungsformen der vorliegenden Offenbarung auch ein n-Dipolmaterial in eine dielektrische Gateschicht eines PMOSFET eingebaut werden, um seine Schwellenspannung zu vergrößern, und ein p-Dipolmaterial kann in eine dielektrische Gateschicht eines NMOSFET eingebaut werden, um seine Schwellenspannung zu vergrößern. In einem weiteren Beispiel werden bei einigen Ausführungsformen der vorliegenden Offenbarung sowohl ein p-Dipolmaterial als auch ein n-Dipolmaterial in eine dielektrische Gateschicht eines Transistors (der ein NMOSFET oder ein PMOSFET sein kann) eingebaut, um die Schwellenspannung des Transistors abzustimmen. Vorteilhafterweise können unter Verwendung der vorliegenden Offenbarung flexibel mehrere Schwellenspannungen sowohl für NMOSFETs als auch PMOSFETs bereitgestellt werden, indem die Dipolmaterialien sogar mit demselben Austrittsarbeitsmetall eingebaut werden. Das macht die Strukturierung von Austrittsarbeitsmetallen überflüssig, wodurch sich das Verfahren sehr gut für Nanotransistoren, wie etwa FinFET- und GAA-Transistoren, eignet.
  • Die 1A und 1B zeigen ein Ablaufdiagramm eines Verfahrens 100 zur Herstellung einer CMOS-Vorrichtung gemäß verschiedenen Aspekten der vorliegenden Offenbarung. Bei einigen Ausführungsformen wird mit dem Verfahren 100 eine Multigate-Vorrichtung hergestellt, die p-GAA-Transistoren und n-GAA-Transistoren aufweist. Eine weitere Bearbeitung wird von der vorliegenden Offenbarung in Betracht gezogen. Weitere Schritte können vor, während und nach dem Verfahren 100 vorgesehen werden, und einige der beschriebenen Schritte können bei weiteren Ausführungsformen des Verfahrens 100 verschoben, ersetzt oder weggelassen werden. Das Verfahren 100 wird nachstehend in Verbindung mit den 2A bis 17, die Teilansichten einer CMOS-Vorrichtung 200 gemäß einigen Ausführungsformen zeigen, beschrieben. 2A ist eine schematische Teildraufsicht der CMOS-Vorrichtung 200 auf einer Herstellungsstufe, die mit dem Verfahren 100 in den 1A-1B verbunden ist, gemäß verschiedenen Aspekten der vorliegenden Offenbarung. Die 2B-17 sind schematische Teilschnittansichten der Vorrichtung 200 auf verschiedenen Herstellungsstufen, die mit dem Verfahren 100 in den 1A-1B verbunden sind, gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
  • Die Vorrichtung 200 ist eine Multi-Gate-Vorrichtung (oder Multigate-Vorrichtung) in den vorliegenden Ausführungsformen und kann in eine Mikroprozessor-, eine Speicher- und/oder andere IC-Vorrichtung integriert sein. Bei einigen Ausführungsformen ist die Vorrichtung 200 ein Teil eines IC-Chips, ein System-on-Chip (SoC: System-on-Chip - Ein-Chip-System) oder ein Teil davon, der verschiedene passive und aktive mikroelektronische Vorrichtungen umfasst, wie etwa Widerstände, Kondensatoren, Induktoren, Dioden, p-Feldeffekttransistoren (PFETs), n-Feldeffekttransistoren (NFETs), Metalloxidhalbleiter-Feldeffekttransistor (MOSFETs), komplementäre Metalloxidhalbleiter-Transistoren (CMOS-Transistoren), Bipolartransistoren (BJTs), seitlich ausdiffundierte MOS-Transistoren (LDMOS)-Transistoren, Hochspannungstransistoren, Hochfrequenztransistoren, andere geeignete Komponenten oder Kombinationen davon. Bei einigen Ausführungsformen ist die Multigate-Vorrichtung 200 Teil eines nichtflüchtigen Speichers, wie etwa eines nichtflüchtigen Direktzugriffsspeichers (NVRAM: non-volatile random access memory), eines Flash-Speichers, eines elektrisch löschbaren programmierbaren Festspeichers (EEPROM: electrically erasable programmable read only memory), eines löschbaren programmierbaren Festspeichers (EPROM: electrically programmable read-only memory), einer anderen geeigneten Speicherart oder Kombinationen davon. Die 2A-17 sind der Klarheit halber vereinfacht worden, um die Erfindungsgedanken der vorliegenden Offenbarung besser verstehen zu können. Weitere Merkmale können in der Vorrichtung 200 hinzugefügt werden, und einige der nachstehend beschriebenen Merkmale können bei weiteren Ausführungsformen der Vorrichtung 200 ersetzt, geändert oder weggelassen werden. Die Herstellung der Vorrichtung 200 wird nachstehend in Verbindung mit Ausführungsformen des Verfahrens 100 beschrieben.
  • In Schritt 102 wird mit dem Verfahren 100 (1A) eine Ausgangsstruktur der CMOS-Vorrichtung 200 bereitgestellt, wovon ein Teil in den 2A-2D gezeigt ist. Insbesondere 2A zeigt, dass die CMOS-Vorrichtung 200 zwei Transistoren 200A und 200B aufweist, welche denselben Leitfähigkeitstyp oder entgegengesetzte Leitfähigkeitstypen haben können. Zum Beispiel können die Transistoren 200A und 200B beide n-Transistoren, beide p-Transistoren oder ein n-Transistor und ein p-Transistor sein. Der Transistor 200A weist einen aktiven Bereich 204A und einen Gatebereich 206A, der im Allgemeinen senkrecht zu dem aktiven Bereich 204A ist, auf. Der aktive Bereich 204A weist ein Paar Source-/Drain-Bereiche und einen Kanalbereich zwischen dem Paar Source-/Drain-Bereichen auf. Der Gatebereich 206A ist in Eingriff mit dem Kanalbereich. In ähnlicher Weise weist der Transistor 200B einen aktiven Bereich 204B und einen Gatebereich 206B auf. 2B zeigt eine Schnittansicht der Vorrichtung 200 gemäß einer Ausführungsform, die eine Schnittansicht der Vorrichtung 200A oder 200B entlang den Linien A1-A1 beziehungsweise Bi-Bi von 2A sein kann. 2C zeigt eine Schnittansicht der Vorrichtung 200 gemäß einer Ausführungsform die eine Schnittansicht der Vorrichtung 200A oder 200B entlang den Linien A2-A2 beziehungsweise B2-B2 von 2A sein kann. Bei einer Ausführungsform sind die zwei Transistoren 200A und 200B benachbart zueinander auf der Vorrichtung 200 angeordnet, so wie das in 2D gezeigt ist. Alternativ sind die zwei Transistoren 200A und 200B nicht benachbart zueinander in einer anderen Ausführungsform (nicht dargestellt) angeordnet. Die in den 2B, 2C und 2D gezeigten Ausführungsformen sind Nanolagen-FETs, wobei ihre Kanalschichten 215 die Form von Lagen aufweisen. Die Vorrichtungen 200A und 200B sind der Klarheit halber mit derselben Konfiguration dargestellt, um die Erfindungsgedanken der vorliegenden Offenbarung besser verstehen zu können. Bei verschiedenen Ausführungsformen können die Vorrichtungen 200A und 200B unterschiedliche Konfigurationen aufweisen. Zum Beispiel können sie eine unterschiedliche Anzahl von Kanälen aufweisen und/oder ihre Kanalschichten 215 können unterschiedliche Formen oder Abmessungen aufweisen. In einem weiteren Beispiel kann eine der Vorrichtungen 200A und 200B ein FinFET, ein Nanodraht-FET, ein Nanolagen-FET oder ein planarer FET sein. In der nachstehenden Erörterung wird der Transistor 200A so beschrieben, dass er kein Dipolmaterial aufweist, während der Transistor 200B so beschrieben wird, dass er sowohl ein p-Dipolmaterial als auch ein n-Dipolmaterial zum Abstimmen der Schwellenspannung aufweist. In verschiedenen Ausführungsformen können entweder der Transistor 200A oder der Transistor 200B oder beide Transistoren 200A und 200B kein Dipolmaterial, nur p-Dipolmaterial(ien), nur n-Dipolmaterial(ien) oder sowohl p-Dipolmaterial(ien) als auch n-Dipolmaterial(ien) zum Abstimmen ihrer Schwellenspannungen aufweisen.
  • Unter Bezugnahme auf die 2B, 2C und 2D weist die Vorrichtung 200 ein Substrat (z. B. einen Wafer) 202 auf. Bei der dargestellten Ausführungsform weist das Substrat 202 Silizium auf. Alternativ oder zusätzlich weist das Substrat 202 einen anderen elementaren Halbleiter, wie etwa Germanium; einen Verbindungshalbleiter, wie etwa Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, wie etwa Siliziumgermanium (SiGe), GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon auf. Alternativ ist das Substrat 202 ein Halbleiter-auf-Isolator-Substrat, wie etwa ein Silizium-auf-Isolator-Substrat (SOI: silicon-on-insulator), ein Siliziumgermanium-auf-Isolator-Substrat (SGOI: silicon germanium-on-insulator) oder ein Germanium-auf-Isolator-Substrat (GOI: germanium-on-insulator).
  • Wie in 2B gezeigt ist, weist jeder der Transistoren 200A und 200B weiterhin ein Paar Source-/Drain-Strukturelemente 260 auf. Bei n-Transistoren sind die Source-/Drain-Strukturelemente 260 n-Strukturelemente (d. h. dotiert mit n-Dotanden). Bei p-Transistoren sind die Source-/Drain-Strukturelemente 260 p-Strukturelemente (d. h. dotiert mit p-Dotanden). Die Source-/Drain-Strukturelemente 260 können durch epitaxiales Aufwachsen von Halbleitermaterial(ien) (z. B. Si, SiGe) zum Beispiel durch CVD-Abscheidungsverfahren (CVD: chemical vapour deposition - chemische Aufdampfung) (z. B. Dampfphasenepitaxie), Molekularstrahlepitaxie, andere geeignete epitaxiale Aufwachsprozesse oder Kombinationen davon hergestellt werden, um Gräben in der Vorrichtung 200 zu füllen. Die Source-/Drain-Strukturelemente 260 sind mit zweckmäßigen n-Dotanden und/oder p-Dotanden dotiert. Zum Beispiel können bei n-Transistoren die Source-/Drain-Strukturelemente 260 Silizium aufweisen und mit Kohlenstoff, Phosphor, Arsen, anderen n-Dotanden oder Kombinationen davon dotiert sein; und bei p-Transistoren können die Source-/Drain-Strukturelemente 260 Siliziumgermanium oder Germanium aufweisen und mit Bor, anderen p-Dotanden oder Kombinationen davon dotiert sein.
  • Wie in den 2B, 2C und 2D gezeigt ist, weist jeder der Transistoren 200A und 200B weiterhin einen Stapel von Halbleiterschichten 215 auf, der über dem Substrat 202 schwebend gehalten wird und das Paar Source-/Drain-Strukturelemente 260 verbindet. Der Stapel von Halbleiterschichten 215 dient als Transistorkanäle für den jeweiligen Transistor. Dementsprechend werden die Halbleiterschichten 215 auch als Kanalschichten 215 bezeichnet. Die Kanalschichten 215 werden in entsprechenden Gategräben 275 freigelegt, die auf das Entfernen von Dummy-Gates in den jeweiligen Gatebereichen 206A und 206B (2A) zurückzuführen sind. Die Kanalschichten 215 können bei einer Ausführungsform einkristallines Silizium aufweisen. Alternativ können die Kanalschichten 215 Germanium, Siliziumgermanium oder andere(s) geeignete(s) Halbleitermaterial(ien) aufweisen. Zunächst werden die Kanalschichten 215 als Teil eines Halbleiterschichtenstapels hergestellt, der die Kanalschichten 215 und andere Halbleiterschichten aus einem anderen Material oder mit einer anderen Zusammensetzung aufweist. Der Halbleiterschichtenstapel wird durch einen oder mehrere fotolithografische Prozesse, wie etwa Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse, in der Form von Finnen strukturiert, die über das Substrat 202 überstehen. Danach werden die Gategräben 275 hergestellt; der Halbleiterschichtenstapel wird selektiv geätzt, um die anderen Halbleiterschichten zu entfernen, wodurch die über dem Substrat 202 und zwischen den jeweiligen Source-/Drain-Strukturelementen 260 schwebend gehaltenen Kanalschichten 215 zurückbleiben. Die Kanalschichten 215 sind voneinander und vom Substrat 202 durch Spalte 277 getrennt.
  • Bei einigen Ausführungsformen hat jede Kanalschicht 215 Nanometerabmessungen. Zum Beispiel kann jede Kanalschicht 215 eine Länge (entlang der X-Richtung) von etwa 10 nm bis etwa 300 nm und eine Breite (entlang der Y-Richtung) von etwa 10 nm bis etwa 80 nm und eine Höhe (entlang der Z-Richtung) von etwa 4 nm bis etwa 8 nm bei einigen Ausführungsformen aufweisen. Der vertikale Abstand (entlang der Z-Richtung) S1 zwischen den Kanalschichten 215 kann bei einigen Ausführungsformen etwa 6 nm bis etwa 12 nm betragen. Folglich kann die Kanalschicht 215 als eine „Nanolage“ bezeichnet werden, die im Allgemeinen eine Kanalschicht bezeichnet, die so schwebend gehalten ist, dass ein Metallgate physischen Kontakt mit mindestens zwei Seiten der Kanalschicht haben kann und bei GAA-Transistoren das Metallgate physischen Kontakt mit mindestens vier Seiten der Kanalschicht haben kann (d. h., die Kanalschicht umschließt). Bei solchen Ausführungsformen kann ein vertikaler Stapel von schwebend gehaltenen Kanalschichten 215 als Nanostruktur bezeichnet werden. Bei einigen Ausführungsformen können die Kanalschichten 215 zylinderförmig (z. B. Nanodraht), quaderförmig (z. B. Nanostab), lagenförmig (z. B. Nanolage), etc. sein oder andere geeignete Formen aufweisen. Bei einer Ausführungsform liegt der Abstand d1 (2D) zwischen den Kanalschichten 215 von zwei benachbarten Transistoren 200A und 200B entlang der Y-Richtung in einem Bereich von etwa 20 nm bis etwa 40 nm. Wenn der Abstand d1 zu klein ist (wie etwa kleiner als 20 nm), steht möglicherweise nicht ausreichend Platz für verschiedene Herstellungsschritte, die an den Transistoren durchzuführen sind, zur Verfügung, wie etwa Füllen des Metallgates und/oder Abscheiden und Einbauen von Dipolmaterial. Wenn der Abstand d1 zu groß ist (wie etwa größer als 40 nm), kann die Vorrichtung 200 möglicherweise das Ziel einer wesentlichen Verkleinerung nicht erreichen.
  • Die Vorrichtung 200 weist weiterhin Isolationsstrukturelement(e) 230 auf, um verschiedene Bereiche, wie etwa die verschiedenen aktiven Bereiche 204A und 204B, zu isolieren. Die Isolationsstrukturelemente 230 weisen Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid, anderes geeignetes Isoliermaterial (wie etwa Silizium, Sauerstoff, Stickstoff, Kohlenstoff oder andere geeignete isolierende Bestandteile) oder Kombinationen davon auf. Die Isolationsstrukturelemente 230 können unterschiedliche Strukturen, wie etwa flache Grabenisolationsstrukturen (STI-Strukturen) (STI: shallow trench isolation - flache Grabenisolation), tiefe Grabenisolationsstrukturen (DTI-Strkturen) (DTI: deep trench isolation - tiefe Grabenisolation) und/oder lokale Oxidation von Silizium-Strukturen (LOCOS-Strukturen) (LOCOS: local oxidation of Silizium - lokale Oxidation von Silizium) aufweisen. Die Isolationsstrukturelemente 230 können mehrere Schichten von Isoliermaterialien aufweisen.
  • Bei der in 2D gezeigten Ausführungsform weist die Vorrichtung 200 weiterhin eine dielektrische Finne (oder Dummy-Finne) 218 über dem Isolationsstrukturelement 230 und zwischen den zwei benachbarten Transistoren 200A und 200B auf. Die dielektrische Finne 218 kann eine oder mehrere Schichten dielektrischen Materials aufweisen, die die benachbarten Transistoren isolieren. Die dielektrische Finne 218 kann Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid, Tetraethoxysilan- oder Tetraethylorthosilicat-(TEOS)-Oxid, Phosphorsilicatglas (PSG), Borphosphorsilicatglas (BPSG), dielektrisches Low-k-Material, anderes geeignetes dielektrisches Material oder Kombinationen davon aufweisen. Beispielhafte dielektrische Low-k-Materialien umfassen Fluorsilicatglas (FSG), mit Kohlenstoff dotiertes Siliziumoxid, Xerogel, Aerogel, amorphen Fluorkohlenstoff, Parylen, (Bis-Benzocyclobuten (BCB), Polyimid oder Kombinationen davon. Dielektrisches Low-k-Material bezeichnet allgemein dielektrische Materialien mit einer niedrigen Dielektrizitätskonstanten, d. h. kleiner als die von Siliziumoxid (k ≈ 3,9). Die dielektrische Finne 218 kann auch ein dielektrisches High-k-Material, wie etwa Hf02, HfSiO, HfSiO4, HfSiON, HfLaO, HfTaO, HfTiO, HfZrO, HfAlOx, ZrO, ZrO2, ZrSiO2, AlO, AlSiO, Al2O3, TiO, TiO2, LaO, LaSiO, Ta2O3, Ta2O5, Y2O3, SrTiO3, BaZrO, BaTiO3 (BTO), (Ba,Sr)TiO3 (BST), Si3N4, Hafniumdioxid-Aluminiumoxid(HfO2-Al2O3)-Legierung, anderes geeignetes dielektrisches High-k-Material oder Kombinationen davon aufweisen. Dielektrisches High-k-Material bezeichnet allgemein dielektrische Materialien mit einer hohen Dielektrizitätskonstanten, d. h. größer als die von Siliziumoxid (k ≈ 3,9). Die dielektrische Finne 218 wird durch einen der in dieser Offenbarung beschriebenen Prozesse, wie etwa Atomlagenabscheidung (ALD: atomic layer deposition), chemische Aufdampfung (CVD: chemical vapor deposition), physikalische Aufdampfung (PVD: physical vapor deposition), einen Abscheidungsprozess auf Oxidationsbasis, einen anderen geeigneten Prozess oder Kombinationen davon, hergestellt. Die dielektrische Finne 218 kann eine Breite d3 (entlang der Y-Richtung) in einem Bereich von etwa 5 nm bis etwa 12 nm bei einer Ausführungsform aufweisen. Der Abstand zwischen der dielektrischen Finne 218 und den nächstgelegenen Kanalschichten 215 entlang der Y-Richtung ist d2. Es gilt Folgendes: d1 = 2d2 + d3. Bei einer alternativen Ausführungsform ist die dielektrische Finne 218 ganz weggelassen.
  • Wie in 2B gezeigt ist, weist die Vorrichtung 200 weiterhin Gateabstandshalter 247 benachbart zu den Source-/Drain-Strukturelementen 260 auf. Die Gateabstandshalter 247 können Silizium, Sauerstoff, Kohlenstoff, Stickstoff, anderes geeignetes Material oder Kombinationen davon (z. B. Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid (SiON), Siliziumcarbid, Siliziumcarbonitrid (SiCN), Siliziumoxidcarbid (SiOC), Siliziumoxidcarbonitrid (SiOCN)) aufweisen. Bei einigen Ausführungsformen umfassen die Gateabstandshalter 247 eine mehrschichtige Struktur, wie etwa eine erste dielektrische Schicht, die Siliziumnitrid aufweist, und eine zweite dielektrische Schicht, die Siliziumoxid aufweist. Die Vorrichtung 200 weist weiterhin innere Abstandshalter 255 vertikal zwischen benachbarten Kanalschichten 215 und benachbart zu den Source-/Drain-Strukturelementen 260 auf. Innere Abstandshalter 255 können ein dielektrisches Material mit Silizium, Sauerstoff, Kohlenstoff, Stickstoff, anderem geeigneten Material oder Kombinationen davon (zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid, Siliziumcarbid oder Siliziumoxidcarbonitrid) aufweisen. Bei einigen Ausführungsformen weisen die inneren Abstandshalter 255 ein dielektrisches Low-k-Material auf. Die Gateabstandshalter 247 und die inneren Abstandshalter 255 werden durch Abscheidung (z. B. CVD, PVD, ALD, etc.) und Ätzprozesse (z. B. Trockenätzen) hergestellt. Die Gategräben 275 werden zwischen gegenüberliegenden Gateabstandshaltern 247 und gegenüberliegenden inneren Abstandshaltern 255 vorgesehen.
  • Wie in 2B gezeigt ist, weist die Vorrichtung 200 weiterhin eine Kontaktätzstoppschicht (CESL: contact etch stop layer) 268 auf, die über den Isolationsstrukturelementen 230, den epitaxialen Source-/Drain-Strukturelementen 260 und den Gateabstandshaltern 247 angeordnet ist. Die CESL 268 weist Silizium und Stickstoff, wie etwa Siliziumnitrid oder Siliziumoxidnitrid, auf. Die CESL 268 kann durch einen Abscheidungsprozess, wie etwa CVD, oder andere geeignete Verfahren hergestellt werden. Die Vorrichtung 200 weist weiterhin eine Zwischenebenendielektrikumschicht 270 (ILD-Schicht) (ILD: inter-level dielectric) über der CESL 268 auf. Die ILD-Schicht 270 weist ein dielektrisches Material mit zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid, TEOS-Oxid, PSG, BPSG, dielektrischem Low-k-Material, anderem geeigneten dielektrischen Material oder Kombinationen davon auf. Die ILD-Schicht 270 kann durch einen Abscheidungsprozess, wie etwa CVD, fließfähige chemische Aufdampfung (FCVD: flowable CVD) oder andere geeignete Verfahren hergestellt werden.
  • In Schritt 104 wird mit dem Verfahren 100 (1A) eine strukturierte Hartmaske 284 hergestellt, die den Transistor 200A bedeckt und den Transistor 200B für nachfolgende Prozesse freiliegen lässt, wie in 3 gezeigt ist. Bei der in 3 dargestellten Ausführungsform füllt die strukturierte Hartmaske 284 teilweise den Gategraben 275 und legt sich um (umschließt) die Kanalschichten 215 in dem Transistor 200A. Eine Dicke der strukturierten Hartmaske 284 ist so konfiguriert, dass sie die Spalte 277 zwischen den benachbarten Kanalschichten 215 in dem Transistor 200A füllt. Bei einigen Ausführungsformen beträgt die Dicke der strukturierten Hartmaske 284 etwa 1,5 nm bis etwa 5 nm. Die strukturierte Hartmaske 284 weist ein Material auf, das sich von dem Material der dielektrischen Finne 218, der Isolationsstrukturelemente 230 und der Kanalschichten 215 unterscheidet, um Ätzselektivität zwischen der strukturierten Hartmaske 284 und diesen Strukturelementen während eines Ätzprozesses zu erzielen, so dass die strukturierte Hartmaske 284 selektiv geätzt werden kann, während diese Strukturelemente minimal (bis überhaupt nicht) geätzt werden. Weiterhin weist die strukturierte Hartmaske 284 bei der vorliegenden Ausführungsform ein Material auf, das der Abscheidung einer Mantelschicht (wie etwa der Mantelschicht 216) widersteht, so dass die Mantelschicht selektiv auf den Kanalschichten 215 in dem Transistor 200B abgeschieden werden kann, ohne dass sie auf der strukturierten Hartmaske 284 abgeschieden wird (was unter Bezugnahme auf 4 detaillierter erörtert werden wird). Zum Beispiel ist die strukturierte Hartmaske 284 frei von BARC (BARC: bottom anti-reflective coating layer - untere Antireflexbelagschicht, die polymer ist), wenn die Mantelschicht 216 Germanium ist. Bei einigen Ausführungsformen weist die strukturierte Hartmaske 284 Metall und Sauerstoff auf (und kann folglich als Metalloxidschicht bezeichnet werden), wie etwa Aluminium und Sauerstoff (z. B. AlOx, oder Aluminiumoxid (Al2O3)). Bei einigen Ausführungsformen weist die strukturierte Hartmaske 284 Titannitrid (TiN) auf. Bei der vorliegenden Offenbarung wird in Betracht gezogen, dass die strukturierte Hartmaske 284 andere Halbleitermaterialien und/oder andere dielektrische Materialien aufweist, die die hier beschriebene, gewünschte Eigenschaft bieten.
  • Bei einer Ausführungsform wird die strukturierte Hartmaske 284 durch Abscheidungs-, Fotolithografie- und Ätzprozesse hergestellt. Zum Beispiel kann eine Opferschicht über dem Substrat 202 durch ALD, CVD, PVD oder einen anderen geeigneten Prozess abgeschieden werden, um die beiden Transistoren 200A und 200B zu bedecken. Die Opferschicht füllt die Spalte 277. Dann wird ein BARC-Material hergestellt, um die Spalte über dem Substrat 202 zu füllen und eine im Wesentlichen planare Oberseite bereitzustellen. Ein Fotoresist (oder Resist) wird über dem BARC-Material aufgeschleudert und durch einen Fotolithografieprozess zu einer Resiststruktur strukturiert. Dann werden die BARC-Schicht und die Opferschicht durch die Resiststruktur durchgeätzt. Danach werden die Resiststruktur und die BARC-Schicht entfernt. Der verbliebene Teil der Opferschicht wird die strukturierte Hartmaske 284.
  • In Schritt 106 wird mit dem Verfahren 100 (1A) eine Mantelschicht 216 über den Oberflächen der Kanalschichten 215 des Transistors 200B hergestellt, wie das in 4 gezeigt ist. Bei der vorliegenden Ausführungsform stellt die Mantelschicht 216 ein p-Dipolmaterial oder einen Vorläufer eines p-Dipolmaterials bereit. Zum Beispiel kann das p-Dipolmaterial Germaniumoxid, Aluminiumoxid, Galliumoxid oder Zinkoxid aufweisen. Wie erörtert werden wird, wird das p-Dipolmaterial um die Kanalschichten 215 herum und zwischen den Kanalschichten 215 und einer anschließend hergestellten dielektrischen Grenzflächenschicht (wie etwa Siliziumdioxid) abgesondert (oder verteilt). Das p-Dipolmaterial dient dazu, die Schwellenspannung des Transistors 200B zu verringern, wenn der Transistor 200B ein p-Transistor ist, und die Schwellenspannung des Transistors 200B zu vergrößern, wenn der Transistor 200B ein n-Transistor ist.
  • Bei der vorliegenden Ausführungsform wird die Mantelschicht 216 selektiv auf den Oberflächen der Kanalschichten 215 (die ein Halbleitermaterial aufweisen) aber nicht auf den Oberflächen der strukturierten Hartmaske 284, der dielektrischen Finne 218 und der Isolationsstrukturelemente 230 (die dielektrische Materialien aufweisen) abgeschieden. Bei einer Ausführungsform weist die Mantelschicht 216 eine Schicht Germanium (Ge) auf. Die Schicht Germanium kann durch CVD, ALE (ALE: atomic layer epitaxy - Atomlagenepitaxie) oder andere geeignete Verfahren abgeschieden werden. Zum Beispiel kann Germanium durch CVD mit GeH4, Ge2H6, oder anderen Vorläufern abgeschieden werden. Zum Beispiel kann Germanium durch Atomlagenepitaxie mit GeH2Cl2 und anderen Vorläufern epitaxial aus Silizium aufgewachsen werden. Bei einer Ausführungsform kann die Mantelschicht 216 eine Dicke in einem Bereich von etwa 0,5 Å bis etwa 15 Å, wie zum Beispiel von etwa 1 Å bis 3 Å, aufweisen. Wenn die Mantelschicht 216 zu dünn ist (wie z. B. kleiner als 0,5 Å), kann ein Problem der Ungleichmäßigkeit quer über die Vorrichtung 200 auftreten, das sich auf die Gleichmäßigkeit der Abstimmung der Schwellenspannung auswirkt. Wenn die Mantelschicht 216 zu dick ist (wie z. B. größer als 15 Å), kann sich das so auf die nachfolgende Herstellung auswirken, dass nicht ausreichend Platz für das Austrittsarbeitsmetall und die Metallgatefüllung bleibt. Darüber hinaus können das Material und die Dicke der Mantelschicht 216 auf der Grundlage des gewünschten Betrages der Schwellenspannungsabstimmung entworfen werden. Bei einigen Ausführungsformen führt eine dickere Mantelschicht 216 zu einer größeren Änderung der Schwellenspannung des Transistors 200B. Bei verschiedenen Ausführungsformen bei denen Materialien wie etwa Ge02, Al2O3, Ga2O3 oder ZnO und die vorstehend offenbarte Dicke verwendet werden, kann die Schwellenspannung des Transistors 200B nach oben (für einen n-Transistor) oder nach unten (für einen p-Transistor) in einem Bereich von etwa 20 mV bis etwa 450 mV angepasst werden.
  • In Schritt 107 wird mit dem Verfahren 100 (1A) ein thermischer Eindiffusionsprozess durchgeführt, so dass einige Elemente aus der Mantelschicht 216 in den äußeren Teil der Kanalschichten 215 eindiffundiert werden. Der thermische Eindiffusionsprozess kann rasches thermisches Glühen (RTA: rapid thermal annealing), Millisekunden-Glühen (MSA: millisecond annealing (MSA), Mikrosekunden-Glühen (µSA: microsecond annealing) oder andere geeignete Temperprozesse umfassen. Bei der vorliegenden Ausführungsform wird die Tempertemperatur so gesteuert, dass sie in einem Bereich von etwa 500 °C bis etwa 1200 °C liegt. Die Temperatur wird so gewählt, dass sie die vorhandenen Strukturen und Strukturelemente der Vorrichtung 200 nicht nachteilig beeinflusst, aber hoch genug ist, um Elemente aus der Mantelschicht 216 in den äußeren Teil der Kanalschichten 215 einzudiffundieren. Bei einer Ausführungsform, bei der die Mantelschicht 216 eine Schicht Germanium aufweist, kann der thermische Eindiffusionsprozess die Mantelschicht 216 ganz oder teilweise in eine SiliziumGermanium-Legierung Si1-xGex umwandeln, wobei x in einem Bereich von etwa 0,01 bis 1 liegt. Bei Ausführungsformen, bei denen die Mantelschicht 216 ein Oxid (wie etwa Ge02, Al2O3, Ga2O3 oder ZnO) aufweist, wird durch den thermischen Eindiffusionsprozess bewirkt, dass ein Teil des Oxids in die Kanalschichten 215 in dem Transistor 200B eindiffundiert. Bei einigen Ausführungsformen wird der Schritt 107 in dem Verfahren 100 weggelassen.
  • In Schritt 108 wird mit dem Verfahren 100 (1A) die strukturierte Hartmaske 284 von dem Transistor 200A entfernt, wie in 5 gezeigt ist. Die strukturierte Hartmaske 284 kann durch einen Ätzprozess entfernt werden, der so abgestimmt ist, dass er die strukturierte Hartmaske 284 selektiv entfernt, während die dielektrische Finne 218, die Isolationsstrukturelemente 230, die Kanalschichten 215 und die Mantelschicht 216 nur wenig oder überhaupt nicht geätzt werden. Der Ätzprozess kann einen Nassätzprozess, einen Trockenätzprozess oder andere geeignete Ätzprozesse umfassen.
  • In Schritt 110 wird mit dem Verfahren 100 (1A) eine dielektrische Grenzflächenschicht 280 so hergestellt, dass sie die Kanalschichten 215 in dem Transistor 200A umschließt und die Mantelschicht 216 (oder ein Derivat davon) in dem Transistor 200B umschließt, wie in 6 gezeigt ist. Bei einer Ausführungsform, bei der die Mantelschicht 216 eine Schicht Germanium (oder Siliziumgermanium) aufweist, wird durch den Schritt 110 ein Reinigungsprozess mit einer sauerstoffhaltigen Reinigungslösung auf die Kanalschichten 215 und die Mantelschicht 216 angewandt. Zum Beispiel kann die Reinigungslösung Standard Clean 1 (SC1 oder SC-1) oder Standard Clean 2 (SC2 oder SC-2) sein. SC1 bezeichnet eine Lösung mit vollentsalztem Wasser (DIW: deionized water), Ammonik (NH3) und Wasserstoffperoxid H2O2 in einem angemessenen Mischverhältnis. SC2 bezeichnet eine Lösung mit vollentsalztem Wasser (DIW: deionized water), Chlorwasserstoffsäure (HCl) und Wasserstoffperoxid H2O2 in einem angemessenen Mischverhältnis. Der Reinigungsprozess stellt gleichzeitig Siliziumoxid (wie etwa SiO2) über den Kanalschichten 215 in dem Transistor 200A und Siliziumoxid (wie etwa Si02) und Germaniumoxid (wie etwa Ge02) über den Kanalschichten 215 in dem Transistor 200B her. Da sich die Zusammensetzung der Mantelschicht 216 von Germanium (oder Siliziumgermanium) zu Germaniumoxid ändert, wird sie in 6 und den folgenden Figuren neu als 216' gekennzeichnet und sie wird als p-Dipolschicht 216' bezeichnet. Bei einer Ausführungsform weist die dielektrische Grenzflächenschicht 280 eine Dicke in einem Bereich von etwa 5 Å bis etwa 15 Å auf, und die p-Dipolschicht 216' hat eine Dicke in einem Bereich von etwa 0,5 Ä bis etwa 3 Å. Bei Ausführungsformen weist die dielektrische Grenzflächenschicht 280 ein dielektrisches Material, wie etwa Si02, HfSiO, SiON, anderes siliziumhaltiges dielektrisches Material, anderes geeignetes dielektrisches Material oder Kombinationen davon auf. Bei Ausführungsformen weist die p-Dipolschicht 216' Germaniumoxid, Aluminiumoxid, Galliumoxid, Zinkoxid oder anderes geeignetes p-Dipolmaterial auf. Bei Ausführungsformen wird die Grenzflächenschicht 280 durch einen der hierin beschriebenen Prozesse hergestellt, wie etwa thermische Oxidation, chemische Oxidation, ALD, CVD, einen anderen geeigneten Prozess oder Kombinationen davon. Bei Ausführungsformen, bei denen die Mantelschicht 216 ein Oxid (wie etwa Ge02, Al2O3, Ga2O3 oder ZnO) aufweist, umfasst Schritt 106 den thermischen Eindiffusionsprozess, um einen Teil des Oxids in die Kanalschichten 215 des Transistors 200B einzudiffundieren. Weiterhin wird bei diesen Ausführungsformen durch den Reinigungsprozess überschüssiges Oxid außerhalb der Kanalschicht 215 entfernt und gleichzeitig die dielektrische Grenzflächenschicht 280 durch Reaktion des Halbleitermaterials der Kanalschichten 215 mit Sauerstoff (und einigen anderen Reaktionssubstanzen) hergestellt.
  • In Schritt 112 wird mit dem Verfahren 100 (1A) eine dielektrische High-k-Schicht 282 über der Grenzflächenschicht 280 und über anderen in den Gategräben 275 freiliegenden Oberflächen hergestellt, wie in 7 gezeigt ist. Die dielektrische High-k-Schicht 282 weist ein dielektrisches High-k-Material auf, wie etwa HfO2, HfSiO, HfSiO4, HfSiON, HfLaO, HfTaO, HfTiO, HfZrO, HfAlOx, ZrO, ZrO2, ZrSiO2, AlO, AlSiO, Al2O3, TiO, TiO2, LaO, LaSiO, Ta2O3, Ta2O5, Y2O3, SrTiO3, BaZrO, BaTiO3 (BTO), (Ba,Sr)TiO3 (BST), Hafniumdioxid-Aluminiumoxid(Hf02-Al2O3)-Legierung, anderes geeignetes dielektrisches High-k-Material oder Kombinationen davon. Die dielektrische High-k-Schicht 282 wird durch einen der hierin beschriebenen Prozesse hergestellt, wie etwa ALD, CVD, PVD, einen oxidationsbasierten Abscheidungsprozess, andere geeignete Prozesse oder Kombinationen davon. Bei einigen Ausführungsformen hat die dielektrische High-k-Schicht 282 eine Dicke von etwa 1 nm bis etwa 3 nm.
  • In Schritt 114 wird mit dem Verfahren 100 (1A) eine andere Dipolschicht 220 über der dielektrischen High-k-Schicht 282 hergestellt, wie in 8 gezeigt ist. Die Dipolschicht 220 weist ein dielektrisches Material zur Dipolbildung in den dielektrischen Gateschichten des Transistors 200B auf (in diesem Beispiel wird die Dipolschicht 220 von dem Transistor 200A entfernt, wie erörtert werden wird). Bei der vorliegenden Ausführungsform weist die Dipolschicht 220 ein n-Dipolmaterial wie etwa Lanthanoxid (La2O3), Yttriumoxid (Y2O3), Titanoxid (Ti02) oder andere geeignete n-Dipolmaterialien auf. Die Dipolelemente können in die dielektrische High-k-Schicht 282 zum Beispiel durch einen Temperprozess eindiffundiert werden. Sobald das n-Dipolmaterial in die dielektrische High-k-Schicht 282, insbesondere in den inneren Teil der dielektrischen High-k-Schicht 282 nahe der dielektrischen Grenzflächenschicht 280 eindiffundiert wurde, kann das n-Dipolmaterial die Schwellenspannung des Transistor 200B verringern, wenn es ein n-Transistor ist, oder die Schwellenspannung des Transistors 200B vergrößern, wenn es ein p-Transistor ist. Bei verschiedenen Ausführungsformen kann die Dipolschicht 220 durch ALD, CVD, PVD, thermische Oxidation oder andere geeignete Verfahren abgeschieden werden, und sie kann bei einer Temperatur in einem Bereich von etwa 100 °C bis etwa 450 °C und bei einem Druck von etwa 1 torr bis etwa 100 torr abgeschieden werden. Weiterhin wird die Dipolschicht 220 bei verschiedenen Ausführungsformen bis zu einer im Wesentlichen einheitlichen Dicke in einem Bereich von etwa 0,5 Ä bis etwa 10 Å, wie etwa von etwa 3 Å bis etwa 5 Å, abgeschieden. Wenn die Dicke zu klein ist (wie z. B. kleiner als 0,5 Å), kann die n-Dipolschicht 220 in einigen Instanzen zur Vt-Abstimmung zu schwach sein. Wenn die Dicke zu groß ist (wie z. B. größer als 10 Ä), kann die n-Dipolschicht 220 zur Vt-Abstimmung zu stark sein und kann Nebenwirkungen, wie etwa verminderte Mobilität in den Kanalschichten 215, verursachen. Darüber hinaus können das Material und die Dicke der Dipolschicht 220 auf der Grundlage des gewünschten Betrags der Schwellenspannungsabstimmung entworfen werden. Bei einigen Ausführungsformen führt eine dickere Dipolschicht 220 zu einer größeren Änderung der Schwellenspannung des Transistors 200B. Bei verschiedenen Ausführungsformen, bei denen Materialien wie etwa La2O3, Y2O3 oder Ti02 und die vorstehend offenbarte Dicke verwendet werden, kann die Schwellenspannung des Transistors 200B nach oben (für einen p-Transistor) oder nach unten (für einen n-Transistor) in einem Bereich von etwa 20 mV bis etwa 450 mV angepasst werden.
  • In Schritt 116 wird mit dem Verfahren 100 (1B) eine andere strukturierte Hartmaske 290 hergestellt, die den Transistor 200B bedeckt und den Transistor 200A freiliegen lässt. Unter Bezugnahme auf 9 weist die strukturierte Hartmaske 290 ein Material auf, das sich von einem Material der Dipolschicht 220 unterscheidet, um Ätzselektivität während des Ätzens der Dipolschicht 220 zu erreichen. Weiterhin weist die strukturierte Hartmaske 290 ein Material auf, das sich von dem Material der dielektrischen High-k-Schicht 282 unterscheidet, um Ätzselektivität während des Ätzens der strukturierten Hartmaske 290 zu erreichen. Bei einigen Ausführungsformen kann die strukturierte Hartmaske 290 TiN, Aluminiumoxid oder andere geeignete Materialien aufweisen. Die strukturierte Hartmaske 290 kann im Wesentlichen auf dieselbe Weise wie die strukturierte Hartmaske 284 hergestellt werden, außer dass die strukturierte Hartmaske 290 den Transistor 200B bedeckt und die strukturierte Hartmaske 284 den Transistor 200A bedeckt. Zum Beispiel kann die strukturierte Hartmaske 290 durch Abscheidungs-, Fotolithografie- und Ätzprozesse, wie diejenigen, die für die strukturierte Hartmaske 284 erörtert worden sind, hergestellt werden.
  • In Schritt 118 wird mit dem Verfahren 100 (1B) die Dipolschicht 220 geätzt und von dem Transistor 200A entfernt, während die strukturierte Hartmaske 290 die Dipolschicht 220 über dem Transistor 200B bedeckt, wie in 10 gezeigt ist. Durch den Ätzprozess wird die Dipolschicht 220 um die Kanalschichten 215 herum und zwischen den Kanalschichten 215 und dem Substrat 202 in dem Transistor 200A vollständig entfernt, wodurch die dielektrische High-k-Schicht 282 darin freigelegt wird. Der Ätzprozess kann ein Trockenätzprozess, ein Nassätzprozess oder ein reaktiver Ionenätzprozess sein, der eine hohe Ätzselektivität gegenüber der Dipolschicht 220 in Bezug auf die dielektrische High-k-Schicht 282 aufweist. Bei einigen Ausführungsformen ist der Ätzprozess ein Nassätzprozess, der eine Ätzlösung mit einer hohen Ätzselektivität gegenüber der Dipolschicht 220 in Bezug auf die dielektrische High-k-Schicht 282 aufweist. Zum Beispiel kann die Ätzselektivität etwa 10 bis etwa 100 sein oder sie kann größer als 100 sein. Parameter des Ätzprozesses (wie etwa Ätztemperatur, Ätzlösungskonzentration, Ätzzeit, andere geeignete Ätzparameter oder Kombinationen davon) werden so gesteuert, dass das vollständige Entfernen der Dipolschicht 220 in dem Transistor 200A sichergestellt ist. Zum Beispiel wird eine Ätzzeit (d. h., wie lange die Dipolschicht 220 der Nassätzlösung ausgesetzt ist) so abgestimmt, dass die Dipolschicht 220 vollständig entfernt wird, während die dielektrische High-k-Schicht 282 minimal (bis überhaupt nicht) geätzt wird. Bei einigen Ausführungsformen hat die Ätzlösung weiterhin eine Ätzselektivität gegenüber der Dipolschicht 220 in Bezug auf die strukturierte Hartmaske 290. Bei einigen Ausführungsformen wird die strukturierte Hartmaske 290 mit dem Ätzprozess teilweise geätzt.
  • In Schritt 120 wird mit dem Verfahren 100 (1B) die strukturierte Hartmaske 290 entfernt, zum Beispiel durch einen Ätzprozess, der eine hohe Ätzselektivität gegenüber der strukturierten Hartmaske 290 in Bezug auf die dielektrische High-k-Schicht 282 und die Dipolschicht 220 aufweist. Mit anderen Worten, der Ätzprozess entfernt die strukturierte Hartmaske 290 vollständig, während die dielektrische High-k-Schicht 282 und die Dipolschicht 220 wenig bis überhaupt nicht geätzt werden. Der Ätzprozess kann ein Trockenätzprozess, ein Nassätzprozess oder ein reaktiver Ionenätzprozess sein. Nach Beendigung des Schrittes 120 liegt die Dipolschicht 220 in dem Transistor 200B frei, während die dielektrische High-k-Schicht 282 in dem Transistor 200A freiliegt, wie in 11 gezeigt ist. Ein Teil der Dipolschicht 220 kann auf der dielektrischen Finne 218 verbleiben, was sich nicht auf die nachfolgende Herstellung auswirkt.
  • In Schritt 122 wird mit dem Verfahren 100 (1B) ein thermischer Eindiffusionsprozess 222 durchgeführt, wie in 12 gezeigt ist. Bei einer Ausführungsform ist der thermische Eindiffusionsprozess 222 ein Spike-Glühprozess oder ein Soak-Glühprozess bei einer Temperatur in einem Bereich von etwa 600 °C bis etwa 1.000 °C in einer 02- oder N2-Umgebung oder einer Umgebung aus einem Gemisch von 02 und N2. Bei einer anderen Ausführungsform ist der thermische Eindiffusionsprozess 222 ein Ofen-Glühprozess bei einer Temperatur in einem Bereich von etwa 300 °C bis etwa 600 °C in einer 02- oder N2-Umgebung oder einer Umgebung aus einem Gemisch von O2 und N2 für etwa 30 Minuten bis etwa 3 Stunden. Bei noch einer anderen Ausführungsform ist der thermische Eindiffusionsprozess 222 ein Laser-Glühprozess oder ein Mikrowellen-Glühprozess bei einer Temperatur in einem Bereich von etwa 800 °C bis etwa 1.200 °C mit O2, N2, NH3, H2 oder einem Gemisch davon für etwa 1 Millisekunde bis etwa 10 Sekunden. Die vorstehenden Temperaturbereiche werden so ausgewählt, dass der Prozess 222 sich nicht nachteilig auf die vorhandenen Strukturen und Strukturelemente der Vorrichtung 200 auswirkt, aber dennoch ausreichend ist, um zu bewirken, dass die Dipolelemente aus der Dipolschicht 220 in die darunter befindliche dielektrische High-k-Schicht 282 wandern (oder diffundieren). Bei einer Ausführungsform, bei der ein thermischer Eindiffusionsprozess in Schritt 106 weggelassen wird, bewirkt der thermische Eindiffusionsprozess 222 auch, dass das Dipolmaterial aus der Dipolschicht 216' in die darunterliegenden Kanalschichten 215 diffundiert. Bei der vorliegenden Ausführungsform wird die Dicke der dielektrischen High-k-Schicht 282 so entworfen, dass die Dipolmaterialien wirksam durch die dielektrische High-k-Schicht 282 dringen können. Wie in dem Kästchenbereich 300 in 15 gezeigt ist, werden einige Dipolelemente 220' in den inneren Teil der dielektrischen High-k-Schicht 282, der nahe der dielektrischen Grenzflächenschicht 280 ist, eindiffundiert, was weiter erörtert werden wird.
  • In Schritt 124 werden mit dem Verfahren 100 (1B) alle verbliebenen Teile der Dipolschicht 220 durch Anwendung eines oder mehrerer Ätzprozesse von der Vorrichtung 200 entfernt. Die resultierende Struktur wird in 13 gezeigt. Wie vorstehend dargelegt worden ist, verbleiben einige Dipolelemente 220' in der dielektrischen High-k-Schicht 282. Der Ätzprozess kann ein Trockenätzprozess, ein Nassätzprozess, ein reaktiver Ionenätzprozess oder ein anderer Ätzprozess sein, und er hat eine hohe Ätzselektivität gegenüber der Dipolschicht 220 in Bezug auf die dielektrische High-k-Schicht 282. Die dielektrische High-k-Schicht 282 ist in den Gategräben 275 für beide Transistoren 200A und 200B freigelegt, nachdem der Schritt 124 beendet ist.
  • In dem Schritt 126 wird mit dem Verfahren 100 (1B) eine Austrittsarbeitsmetallschicht 288 über den Transistoren 200A und 200B hergestellt, wie in 14 gezeigt ist. Die Austrittsarbeitsmetallschicht 288 umschließt die dielektrische High-k-Schicht 282 über jeder der Kanalschichten 215. Die Austrittsarbeitsmetallschicht 288 kann die Spalte 277 in verschiedenen Ausführungsformen ganz oder teilweise füllen. Die Austrittsarbeitsmetallschicht 288 (in Kombination mit dem/den Kanalmaterial(ien) und Dipolmaterial(ien)) ist so entworfen, dass sie eine ordnungsgemäße Austrittsarbeit für die Transistoren 200A und 200B bereitstellt. Bei der vorliegenden Ausführungsform kann die Differenz zwischen den Schwellenspannungen der Transistoren 200A und 200B durch den vorstehend erörterten Dipoleinbau (wie zum Beispiel den Einbau der Dipolelemente 216' und 220' in die dielektrischen Gateschichten des Transistors 200B) vollständig abgestimmt werden, so dass eine gemeinsame Austrittsarbeitsmetallschicht 288 für beide Transistoren 200A und 200B verwendet werden kann. Das macht die Verwendung von verschiedenen Austrittsarbeitsmetallschichten für die Transistoren 200A und 200B überflüssig. Im Vergleich zu anderen Herangehensweisen können Ausführungsformen der vorliegenden Offenbarung folglich die Verwendung dünnerer Austrittsarbeitsmetallschicht(en) für die Vorrichtung 200 ermöglichen, und sie sind für miniaturisierte Multigate-Vorrichtungen, wie etwa GAA-Vorrichtungen, geeignet. Es ist zu beachten, dass die Austrittsarbeitsmetallschicht 288 mehrere Unterschichten aufweisen kann, aber sie ist dennoch eine gemeinsame Schicht für beide Transistoren 200A und 200B, wobei die Transistoren 200A und 200B dieselbe Leitfähigkeitsart (beide sind NFET oder beide sind PFET) oder entgegengesetzte Leitfähigkeitsarten (einer ist NFET und der andere ist PFET) aufweisen können.
  • Bei einer Ausführungsform ist die Austrittsarbeitsmetallschicht 288 frei von Aluminium. Aluminium tendiert zum Diffundieren oder Wandern, wodurch sich die Leistungsfähigkeit im Laufe der Zeit vermindern kann. Weist die Austrittsarbeitsmetallschicht 288 kein Aluminium auf, so ist sie dadurch während der gesamten Lebensdauer der Vorrichtung 200 vergleichsweise stabiler. Bei einigen Ausführungsformen weist die Austrittsarbeitsmetallschicht 288 Ti, Ag, Mn, Zr, TiC, TaC, TaCN, TaSiN, TiSiN, TiN, TaN, Ru, Mo, WN, WCN, ZrSi2, MoSi2, TaSi2, NiSi2, andere geeignete Austrittsarbeitsmetalle oder eine Kombination davon auf. Bei einigen Ausführungsformen hat die Austrittsarbeitsmetallschicht 288 eine Dicke von etwa 2 nm bis etwa 5 nm.
  • In Schritt 128 wird mit dem Verfahren 100 (1B) eine Gateelektrodenschicht (oder eine massive Metallschicht) 350 für jeden der Transistoren 200A und 200B hergestellt, wie in 15 gezeigt ist. Zum Beispiel wird die massive Metallschicht 350 durch einen CVD-Prozess oder einen PVD-Prozess abgeschieden, so dass sie jeden verbliebenen Teil der Gategräben 275 füllt (siehe 2B, 2C und 2D). Die massive Metallschicht 350 weist ein geeignetes leitfähiges Material, wie etwa Al, W und/oder Cu auf. Die massive Metallschicht 350 kann zusätzlich oder alternativ andere Metalle, Metalloxide, Metallnitride, andere geeignete Materialien oder Kombinationen davon aufweisen. Bei einigen Implementierungen wird optional eine Blockierschicht (nicht dargestellt) (z. B. durch ALD) über der Austrittsarbeitsmetallschicht 288 hergestellt, bevor die massive Metallschicht 350 hergestellt wird, so dass die massive Metallschicht 350 auf der Blockierschicht angeordnet ist. Nach dem Abscheiden der massiven Metallschicht 350 kann dann ein Planarisierungsprozess durchgeführt werden, um überschüssige Gatematerialien von der Vorrichtung 200 zu entfernen. Zum Beispiel wird ein CMP-Prozess (CMP: chemical mechanical polishing - chemisch-mechanische Polierung) durchgeführt, bis eine Oberseite der ILD-Schicht 270 (2B) freiliegt oder bis die dielektrische Finne 218 freiliegt.
  • In Schritt 130 können mit dem Verfahren 100 (1B) andere Schritte durchgeführt werden, wie etwa Herstellen von Source-/Drain-Kontakten, die elektrisch mit den Source-/Drain-Strukturelementen 260 verbunden sind, Herstellen von Gate-Durchkontaktierungen, die elektrisch mit der massiven Metallschicht 350 verbunden sind, und Herstellen von MLI-Elementen (MLI: multilayer interconnect - mehrschichtige Verbindung), die die Transistoren 200A und 200B mit verschiedenen Teilen der Vorrichtung 200 verbinden, um einen vollständigen IC herzustellen.
  • 15 zeigt eine vergrößerte Ansicht eines Blocks 300, der Teil des Transistors 200B ist. Unter Bezugnahme auf 15 weist der Transistor 200B bei der dargestellten Ausführungsform sowohl p-Dipolelemente 216' als auch n-Dipolelemente 220' auf. Die p-Dipolelemente 216' sind entlang der Grenzfläche zwischen der dielektrischen Grenzflächenschicht 280 und der Kanalschicht 215 verteilt. Einige der p-Dipolelemente 216' sind in einem äußeren Teil der Kanalschichten 215 und um einen inneren Teil der Kanalschichten 215 herum verteilt. Einige der p-Dipolelemente 216' sind in einem inneren Teil der dielektrischen Grenzflächenschicht 280 verteilt. Anders gesagt, die dielektrische Grenzflächenschicht 280 ist auf der Kanalschicht 215 und auf den Dipolelementen 216' angeordnet. Die Dicke der Schichten 215 und 280, über die die p-Dipolelemente 216' verteilt sind, ist eine Dicke d4. Bei einer Ausführungsform liegt die Dicke d4 in einem Bereich von etwa 1 Å bis 15 Å. Wenn die Dicke d4 zu klein ist (wie zum Beispiel kleiner als 1 Å), kann der Vt-Abstimmeffekt der p-Dipolelemente 216' unwesentlich (oder zu schwach) sein. Wenn die Dicke d4 zu groß ist (wie zum Beispiel größer als 15 Å), kann der Vt-Abstimmeffekt der p-Dipolelemente 216' zu stark sein und kann Nebenwirkungen, wie etwa verminderte Mobilität in den Kanalschichten 215, hervorrufen.
  • Weiter unter Bezugnahme auf 15 sind die n-Dipolelemente 220' entlang der Grenzfläche zwischen der dielektrischen Grenzflächenschicht 280 und der dielektrischen High-k-Schicht 282 verteilt. Die Mehrzahl der n-Dipolelemente 220' sind in einem inneren Teil der dielektrischen High-k-Schicht 282 verteilt. Auch wenn das nicht dargestellt ist, können einige der n-Dipolelemente 220' in einem äußeren Teil der dielektrischen Grenzflächenschicht 280 verteilt sein. Anders gesagt, die dielektrische High-k-Schicht 282 ist auf der dielektrischen Grenzflächenschicht 280 und auf den Dipolelementen 220' angeordnet. Die Dicke der Schichten 280 und 282, über die die n-Dipolelemente 220' verteilt sind, ist eine Dicke d6. Bei einer Ausführungsform liegt die Dicke d6 in einem Bereich von etwa 1 Å bis 15 Å. Wenn die Dicke d6 zu klein ist (wie etwa kleiner als 1 Å), kann der Vt-Abstimmeffekt der n-Dipolelemente 220' unwesentlich (oder zu schwach) sein. Wenn die Dicke d6 zu groß ist (wie etwa größer als 15 Å), kann der Vt-Abstimmeffekt der n-Dipolelemente 220' zu stark sein und kann Nebenwirkungen, wie etwa verminderte Mobilität in den Kanalschichten 215, hervorrufen.
  • Weiter unter Bezugnahme auf 15 sind die n-Dipolelemente 220' und die p-Dipolelemente 216' durch einen Abstand d5 getrennt. Bei einer Ausführungsform liegt der Abstand d5 in einem Bereich von etwa 5 Å bis 30 Ä. Bei verschiedenen Ausführungsformen kann der Abstand d5 kleiner oder größer als die Dicke oder gleich der Dicke der dielektrischen Grenzflächenschicht 280 sein. Wenn der Abstand d5 zu klein ist (wie etwa kleiner als 5 Å), besteht das Risiko, dass die n-Dipol- und die p-Dipolelemente sich miteinander vermischen und die Vt-Abstimmfähigkeit der jeweiligen Dipolelemente vermindern. Wenn der Abstand d5 zu groß ist (wie etwa größer als 30 Å), können die n-Dipolelemente 220' zu weit von den Kanalschichten 215 entfernt sein, was die Vt-Abstimmfähigkeit der n-Dipolelemente vermindern würde. Wenn folglich der Abstand d5 in dem offenbarten Bereich liegt, können sowohl die p-Dipolelemente als auch die n-Dipolelemente koexistieren und jeweils ihre beabsichtigte Vt-Abstimmfunktion ausführen.
  • Bei der in 15 dargestellten Ausführungsform sind bei dem Transistor 200B sowohl p-Dipolelemente als auch n-Dipolelemente eingebaut. Bei einer alternativen Ausführungsform können bei dem Transistor 200B p-Dipolelemente aber keine n-Dipolelemente eingebaut sein, wie in 16 gezeigt. Der Einfachheit halber zeigt 16 nur den Block 300 des Transistors 200B (die Lage des Blocks 300 ist in 15 ersichtlich) und stellt andere Strukturelemente des Transistors 200B nicht dar. Wie in 16 gezeigt ist, befinden sich p-Dipolelemente 216' in der Kanalschicht 215 und/oder der dielektrischen Grenzflächenschicht 280, und die n-Dipolelemente 220' befinden sich nicht in der dielektrischen High-k-Schicht 282. Zur Realisierung dieser Ausführungsform können einige der vorstehend erörterten Schritte des Verfahrens 100 weggelassen werden. Zum Beispiel können die Schritte 114, 116, 118, 120, 122 und 124 bei einer Ausführungsform des Verfahrens 100 zur Herstellung eines Transistors, wie in 16 gezeigt ist, weggelassen werden.
  • Bei einer anderen alternativen Ausführungsform können in dem Transistor 200B n-Dipolelemente eingebaut sein, aber keine p-Dipolelemente, wie z. B. in 17 gezeigt ist. Der Einfachheit halber zeigt 17 nur den Block 300 des Transistors 200B (die Lage des Blocks 300 ist in 15 ersichtlich) und stellt andere Strukturelemente des Transistors 200B nicht dar. Wie in 17 gezeigt ist, weist die Kanalschicht 215 oder die dielektrische Grenzflächenschicht 280 keine p-Dipolelemente 216' auf, und die dielektrische High-k-Schicht 282 weist n-Dipolelemente 220' auf. Zur Realisierung dieser Ausführungsform können einige der vorstehend erörterten Schritte des Verfahrens 100 weggelassen werden. Zum Beispiel können die Schritte 104, 106 und 108 bei einer Ausführungsform des Verfahrens 100 zur Herstellung eines Transistors, wie in 17 gezeigt ist, weggelassen werden. Es ist zu beachten, dass wenn Schritt 106 weggelassen wird, im Schritt 110 keine p-Dipolschicht oder p-Dipolelemente hergestellt werden.
  • Bei einer noch anderen alternativen Ausführungsform kann die Reihenfolge der Schritte 114, 116, 118 und 120 geändert sein. Vor dem Herstellen der n-Dipolschicht 220 zum Beispiel, kann mit dem Verfahren 100 der Schritt 116 durchgeführt werden, um eine strukturierte Hartmaske 290' herzustellen, die den Transistor 200A bedeckt und den Transistor 200B freiliegen lässt. Dann kann mit dem Verfahren der Schritt 114 durchgeführt werden, um selektiv die Dipolschicht 220 auf dem Transistor 200B abzuscheiden. Danach kann mit dem Verfahren der Schritt 120 durchgeführt werden, um die strukturierte Hartmaske 290' selektiv zu entfernen.
  • Bei einer noch anderen alternativen Ausführungsform können einige Schritte des Verfahrens 100 wiederholt werden, um eine gewünschte Vt-Abstimmung zu erreichen. Zum Beispiel können bei einer Ausführungsform des Verfahrens 100 die Schritte 114 (n-Dipol-Abscheidung) bis 122 (thermische Eindiffusion) wiederholt werden, um die Schwellenspannung des Transistors 200B inkrementell zu vergrößern oder zu verkleinern. Zum Beispiel kann bei einer ersten Iteration (der Schritte 114 bis 122) mit dem Schritt 114 eine Atomlagenabscheidung von La2O3 in 4 Zyklen durchgeführt werden, die die Vt des Transistors 200B um 45 mV anpassen kann, sobald die erste Iteration beendet ist. Dann kann bei einer zweiten Iteration (der Schritte 114 bis 122) mit dem Schritt 114 eine Atomlagenabscheidung von La2O3 in 8 Zyklen durchgeführt werden, die die Vt des Transistors 200B um weitere 90 mV anpasst, sobald die zweite Iteration beendet ist. Durch die Verwendung von zwei Iterationen kann die Vt des Transistors 200B um insgesamt 135 mV angepasst werden.
  • 18 zeigt ein Diagramm 400, dass die Vt-Abstimmfähigkeit gemäß einer Ausführungsform des Verfahrens 100 darstellt. Bei dieser Ausführungsform werden Transistoren in einer Vorrichtung (z. B. der Vorrichtung 200) mit 6 verschiedenen Schwellenspannungen für NFET (NVt1~6) und 6 verschiedenen Schwellenspannungen für PFET (PVt1~6) bereitgestellt. In diesem Beispiel wird die Schwellenspannung eines PFET durch p-Dipoleinbau um -180 mV angepasst, während die Schwellenspannung eines PFET durch ein- oder mehrfachen n-Dipoleinbau um +45 mV, +90 mV oder + 180 mV angepasst wird. In diesem Beispiel ist PVt2 eine Basislinien-Schwellenspannung, wo weder p-Dipol- noch n-Dipoleinbau erfolgt ist. Die Schwellenspannung PVt6 wird durch alleinigen p-Dipol-Einbau erzielt, die Schwellenspannungen NVt1~6 werden durch alleinigen n-Dipol-Einbau erzielt und die Schwellenspannungen NVt3-5, PVt3∼5 werden durch sowohl p-Dipol- als auch n-Dipol-Einbau erzielt. Bei PVt5 zum Beispiel wurden sowohl p-Dipol- als auch n-Dipolelemente in den Transistor eingebaut und seine Schwellenspannung wird hier um insgesamt -135 mV angepasst. Die Schwellenspannung NVt6 wird durch Einbau von n-Dipolelementen unter Anwendung von drei Iterationen (45 mV, 90 mV beziehungsweise 180 mV), wie vorstehend erörtert, erzielt. Die Schwellenspannungen NVt5, NVt4 und NVt2 werden durch Einbau von n-Dipolelementen unter Anwendung von zwei Iterationen, wie vorstehend erörtert, erzielt. Die Schwellenspannungen NVt3, NVt1 und PVt1 werden durch Einbau von n-Dipolelementen unter Anwendung von einer Iteration, wie vorstehend erörtert, erzielt. Die Schwellenspannung PVt3 wird durch Einbau von n-Dipolelementen unter Anwendung von zwei Iterationen, wie vorstehend erörtert, und den Einbau von p-Dipolelementen erzielt. Die Schwellenspannungen PVt4 und PVt5 werden durch den Einbau von n-Dipolelementen unter Anwendung von einer Iteration, wie vorstehend erörtert, und den Einbau von p-Dipolelementen erzielt.
  • Die 19 und 1B zeigen ein Ablaufdiagramm einer alternativen Ausführungsform des Verfahrens 100, die nachstehend in Verbindung mit den 20 bis 26 beschrieben ist.
  • In Schritt 102 wird mit dem Verfahren 100 (19) eine Ausgangsstruktur der CMOS-Vorrichtung 200 bereitgestellt, von der ein Teil in den 2A-2D gezeigt ist. Dieser Schritt ist vorstehend erörtert worden.
  • In Schritt 140 wird mit dem Verfahren 100 (19) eine Dipolschicht 216' über den Kanalschichten 215 für die beiden Transistoren 200A und 200B sowie über der dielektrischen Finne 218 und den Isolationsstrukturelementen 230 hergestellt, wie in 20 gezeigt ist. Die Dipolschicht 216' weist ein p-Dipolmaterial, wie etwa Germaniumoxid, Aluminiumoxid, Galliumoxid, Zinkoxid oder anderes p-Dipolmaterial, auf und kann durch ALD, PVD, CVD oder andere geeignete Abscheidungsprozesse abgeschieden werden.
  • In Schritt 142 wird mit dem Verfahren 100 (19) eine strukturierte Hartmaske 292 hergestellt, die den Transistor 200B bedeckt und den Transistor 200A freiliegen lässt, wie in 21 gezeigt ist. Die strukturierte Hartmaske 292 kann durch Abscheidungs-, Fotolithografie- und Ätzprozesse, wie den vorstehend für die strukturierte Hartmaske 284 erörterten Prozessen, hergestellt werden. Zum Beispiel kann die strukturierte Hartmaske 292 eine Opferschicht, eine BARC-Schicht und ein Fotoresist aufweisen.
  • In Schritt 144 wird mit dem Verfahren 100 (19) die Dipolschicht 216' unter Verwendung der strukturierten Hartmaske 292 als Ätzmaske geätzt, wodurch die Dipolschicht 216' von dem Transistor 200A entfernt wird, wie in 22 gezeigt ist. Der Ätzprozess kann ein Trockenätz-, ein Nassätz-, ein reaktiver Ionenätz- oder ein anderer geeigneter Prozess sein. Der Ätzprozess wird so abgestimmt, dass die Dipolschicht 216' selektiv entfernt wird, während die Kanalschichten 215, die dielektrische Finne 218 und die Isolationsstrukturelemente 230 wenig bis überhaupt nicht geätzt werden.
  • In Schritt 146 wird mit dem Verfahren 100 (19) die strukturierte Hartmaske 292 entfernt, wie in 23 gezeigt ist. Die strukturierte Hartmaske 292 kann durch einen Ätzprozess entfernt werden, der so abgestimmt wird, dass die strukturierte Hartmaske 292 selektiv entfernt wird, während die dielektrische Finne 218, die Isolationsstrukturelemente 230, die Kanalschichten 215 und die Dipolschicht 216' wenig bis überhaupt nicht geätzt werden. Der Ätzprozess kann einen Nassätz-, Trockenätz- oder andere geeignete Ätzprozesse umfassen.
  • In Schritt 148 wird mit dem Verfahren 100 (19) ein thermischer Eindiffusionsprozess durchgeführt, so dass einige Elemente aus der Dipolschicht 216' in den äußeren Teil der Kanalschichten 215 eindiffundiert werden. Die Aspekte des Schrittes 148 ähneln denen des Schrittes 107. Bei einigen Ausführungsformen wird der Schritt 148 in dem Verfahren 100 weggelassen.
  • In Schritt 150 wird mit dem Verfahren 100 (19) eine dielektrische Grenzflächenschicht 280 so hergestellt, dass sie die Kanalschichten 215 in dem Transistor 200A umschließt und die Dipolschicht 216' in dem Transistor 200B umschließt, wie in 24 gezeigt ist. Die dielektrische Grenzflächenschicht 280 kann durch ALD, CVD oder einen anderen geeigneten Prozess abgeschieden werden. Bei Ausführungsformen weist die dielektrische Grenzflächenschicht 280 ein dielektrisches Material wie etwa Si02, HfSiO, SiON, anderes siliziumhaltiges dielektrisches Material, anderes geeignetes dielektrisches Material oder Kombinationen davon auf.
  • In Schritt 112 wird mit dem Verfahren 100 (19) eine dielektrische High-k-Schicht 282 über der Grenzflächenschicht 280 hergestellt, wie in 25 gezeigt ist. Dieser Schritt ist vorstehend unter Bezugnahme auf 1A und 7 beschrieben worden. Nachfolgend werden mit dem Verfahren 100 die Schritte 114 bis 130 durchgeführt, wie in den 1A und 1B gezeigt ist und vorstehend erörtert worden ist. Zum Beispiel werden mit dem Verfahren 100 eine Dipolschicht 220 über der dielektrischen High-k-Schicht 282 hergestellt (Schritt 114, 8), eine strukturierte Hartmaske, die den Transistor 200B bedeckt, hergestellt (Schritt 116, 9), die Dipolschicht 220 von dem Transistor 200A entfernt (Schritt 118, 10), die strukturierte Hartmaske entfernt (Schritt 120, 11), ein thermischer Eindiffusionsprozess durchgeführt (Schritt 122, 12), die verbliebenen Teile der Dipolschicht 220 von dem Transistor 200B entfernt (Schritt 124, 13), eine Austrittsarbeitsmetallschicht in den Transistoren 200A und 200B hergestellt (Schritt 126, 14), eine Gateelektrodenschicht 350 hergestellt (Schritt 128, 26) und eine weitere Herstellung durchgeführt (Schritt 130). 26 zeigt die Vorrichtung 200 nachdem Schritt 128 fertiggestellt worden ist, gemäß der Ausführungsform des Verfahrens 100, das in den 19 und 1B gezeigt ist. Das bewirkt auch eine Abstimmung der Schwellenspannung des Transistors 200B unter Verwendung von sowohl n-Dipol- als auch p-Dipolmaterialien.
  • Die 27 und 1B zeigen ein Ablaufdiagramm einer anderen alternativen Ausführungsform des Verfahrens 100, die nachstehend in Verbindung mit den 28 bis 36 beschrieben ist.
  • In Schritt 102 wird mit dem Verfahren 100 (27) eine Ausgangsstruktur der CMOS-Vorrichtung 200 bereitgestellt, von der ein Teil in den 2A-2D gezeigt ist. Dieser Schritt ist vorstehend erörtert worden.
  • In Schritt 160 wird mit dem Verfahren 100 (27) eine dielektrische Grenzflächenschicht 280 so hergestellt, dass sie die Kanalschichten 215 in den Transistoren 200A und 200B umschließt, wie in 28 gezeigt ist. Bei Ausführungsformen weist die dielektrische Grenzflächenschicht 280 ein dielektrisches Material, wie etwa Si02, HfSiO, SiON, anderes siliziumhaltiges dielektrisches Material, anderes geeignetes dielektrisches Material oder Kombinationen davon auf. Bei Ausführungsformen wird die Grenzflächenschicht 280 durch einen der hierin beschriebenen Prozesse, wie zum Beispiel thermische Oxidation, chemische Oxidation, ALD, CVD, einen anderen geeigneten Prozess oder Kombinationen davon, hergestellt.
  • In Schritt 162 wird mit dem Verfahren 100 (27) eine Dipolschicht 220 über der Grenzflächenschicht 280 hergestellt, wie in 29 gezeigt ist. Die Aspekte des Schrittes 162 ähneln denen des Schrittes 114. Zum Beispiel weist die Dipolschicht 220 ein n-Dipolmaterial wie etwa Lanthanoxid (La2O3), Yttriumoxid (Y2O3), Titanoxid (TiO2) oder andere geeignete n-Dipolmaterialien auf und kann durch ALD, CVD, PVD, thermische Oxidation oder andere geeignete Verfahren abgeschieden werden.
  • In Schritt 164 wird mit dem Verfahren 100 (27) die Dipolschicht 220 so strukturiert, dass sie von dem Transistor 200A entfernt wird und über dem Transistor 200B verbleibt. Das kann eine Vielzahl von Prozessen wie etwa Lithografie- und Ätzprozesse umfassen. Zum Beispiel kann mit Schritt 164 eine strukturierte Hartmaske 292 hergestellt werden, die den Transistor 200B bedeckt und den Transistor 200A freiliegen lässt, wie in 30 gezeigt ist. Dieser Aspekt ähnelt dem Schritt 142. Dann wird mit dem Schritt 164 die Dipolschicht 220 unter Verwendung der strukturierten Hartmaske 292 als Ätzmaske geätzt, wodurch die Dipolschicht 220 von dem Transistor 200A entfernt wird, wie in 31 gezeigt ist. Der Ätzprozess kann ein Trockenätz-, Nassätz-, reaktiver Ionenätz- oder anderer geeigneter Prozess sein. Der Ätzprozess wird so abgestimmt, dass die Dipolschicht 220 selektiv entfernt wird, während die Kanalschichten 215, die dielektrische Finne 218 und die Isolationsstrukturelemente 230 wenig bis überhaupt nicht geätzt werden. Dann wird mit Schritt 164 die strukturierte Hartmaske 292 entfernt, wie in 32 gezeigt ist. Die strukturierte Hartmaske 292 kann durch einen Ätzprozess entfernt werden, der so abgestimmt wird, dass die strukturierte Hartmaske 292 selektiv entfernt wird, während die dielektrische Finne 218, die Isolationsstrukturelemente 230, die Kanalschichten 215 und die Dipolschicht 220 wenig bis überhaupt nicht geätzt werden. Der Ätzprozess kann einen Nassätz-, einen Trockenätz- oder andere geeignete Ätzprozesse umfassen.
  • In Schritt 166 wird mit dem Verfahren 100 (27) ein thermischer Eindiffusionsprozess durchgeführt, so dass einige Elemente aus der Dipolschicht 220 in die Grenzflächenschicht 280 eindiffundiert werden. Die Aspekte des Schrittes 166 ähneln denen des Schrittes 107. Bei einigen Ausführungsformen wird der Schritt 166 in dem Verfahren 100 weggelassen.
  • In Schritt 168 wird mit dem Verfahren 100 (27) der verbliebene Teil der Dipolschicht 220, der nicht in die Grenzflächenschicht eindiffundiert wurde, entfernt, wie in 33 gezeigt ist. In dem Schritt 168 können ein oder mehrere Ätzprozesse angewendet werden. Der Ätzprozess kann ein Trockenätzprozess, ein Nassätzprozess, ein reaktiver Ionenätzprozess oder ein anderer Ätzprozess sein, und er hat eine hohe Selektivität gegenüber der Dipolschicht 220 in Bezug auf die Grenzflächenschicht 280. Wie in 33 gezeigt ist, weist die Grenzflächenschicht 280 des Transistors 200B jetzt Dipolmaterial 220' aus der Dipolschicht 220 auf.
  • In Schritt 112 wird mit dem Verfahren 100 (27) eine dielektrische High-k-Schicht 282 über der Grenzflächenschicht 280 hergestellt, wie in 34 gezeigt ist. Dieser Schritt ist vorstehend unter Bezugnahme auf 1A und 7 beschrieben worden.
  • In Schritt 170 wird mit dem Verfahren 100 (27) eine Dipolschicht 216' über der dielektrischen High-k-Schicht 282 hergestellt, wie in 35 gezeigt ist. Die Dipolschicht 216' weist ein p-Dipolmaterial wie etwa Germaniumoxid, Aluminiumoxid, Galliumoxid, Zinkoxid oder anderes p-Dipolmaterial auf und kann durch ALD, PVD, CVD oder andere geeignete Abscheidungsprozesse abgeschieden werden. Nachfolgend werden mit dem Verfahren 100 die Schritte 116 bis 130 durchgeführt, wie in 1B gezeigt ist und vorstehend erörtert worden ist. Zum Beispiel werden mit dem Verfahren 100 eine strukturierte Hartmaske hergestellt, die den Transistor 200B bedeckt (Schritt 116, 9), die Dipolschicht 216' von dem Transistor 200A entfernt (Schritt 118, 10), die strukturierte Hartmaske entfernt (Schritt 120, 11), ein thermischer Eindiffusionsprozess durchgeführt (Schritt 122, 12), die verbliebenen Teile der Dipolschicht 216' von dem Transistor 200B entfernt (Schritt 124, 13), eine Austrittsarbeitsmetallschicht in den Transistoren 200A und 200B hergestellt (Schritt 126, 14), eine Gateelektrodenschicht 350 hergestellt (Schritt 128, 36) und eine weitere Herstellung durchgeführt (Schritt 130). 36 zeigt die Vorrichtung 200, nachdem Schritt 128 fertiggestellt worden ist, gemäß der Ausführungsform des Verfahrens 100, das in den 27 und 1B gezeigt ist. Wie in 36 gezeigt ist, weist die Grenzflächenschicht 280 (insbesondere der Teil der Grenzflächenschicht 280 nahe der dielektrischen High-k-Schicht 282) n-Dipolmaterialien 220' auf, während die dielektrische High-k-Schicht 282 (insbesondere der Teil der dielektrischen High-k-Schicht 282 nahe der Austrittsarbeitsmetallschicht 288) p-Dipolmaterialien 216' aufweist. Das bewirkt auch eine Abstimmung der Schwellenspannung des Transistors 200B unter Verwendung von sowohl n-Dipol- als auch p-Dipolmaterialien.
  • Wenngleich sie nicht beschränkend sein sollen, so bieten eine oder mehrere Ausführungsformen der vorliegenden Offenbarung viele Vorteile für eine Halbleitervorrichtung und ihre Herstellung. Zum Beispiel stellen die Ausführungsformen der vorliegenden Offenbarung einen Prozess zum Einbau von p-Dipolelementen und/oder n-Dipolelementen in dielektrische Gateschichten von Transistoren bereit, wodurch sie große Vielfalt und Flexibilität in Bezug auf Schwellenspannungen von Transistoren bieten. Die Verwendung der vorliegenden Offenbarung macht die Strukturierung der Austrittsarbeitsmetallschicht(en) überflüssig, wodurch sie sehr gut für Nanotransistoren geeignet ist und fortgesetzte Verkleinerung ermöglicht. Die Fähigkeit zur Feinabstimmung der Schwellenspannungen bedeutet, dass die Transistoren mit kleineren Schwellenspannungen und schnellerer Betriebsgeschwindigkeit bereitgestellt werden können. Die vorliegenden Ausführungsformen können problemlos in bestehende CMOS-Herstellungsprozesse integriert werden.
  • In einem beispielhaften Aspekt betrifft die vorliegende Offenbarung ein Verfahren, das Folgendes umfasst: Bereitstellen von Halbleiter-Kanalschichten über einem Substrat; Herstellen einer ersten Dipolschicht, die die Halbleiter-Kanalschichten umschließt; Herstellen einer dielektrischen Grenzflächenschicht, die die erste Dipolschicht umschließt; Herstellen einer dielektrischen High-k-Schicht, die die dielektrische Grenzflächenschicht umschließt; Herstellen einer zweiten Dipolschicht, die die dielektrische High-k-Schicht umschließt; Durchführen eines thermischen Prozesses zum Eindiffundieren von mindestens einigen Dipolelementen aus der zweiten Dipolschicht in die dielektrische High-k-Schicht; Entfernen der zweiten Dipolschicht; und Herstellen einer Austrittsarbeitsmetallschicht, die die dielektrische High-k-Schicht umschließt.
  • Bei einer Ausführungsform des Verfahrens weist die erste Dipolschicht ein p-Dipolmaterial auf und die zweite Dipolschicht weist ein n-Dipolmaterial auf. Bei einer weiteren Ausführungsform weist die erste Dipolschicht Germaniumoxid, Aluminiumoxid, Galliumoxid oder Zinkoxid auf. Bei einer weiteren Ausführungsform weist die zweite Dipolschicht Lanthanoxid, Yttriumoxid oder Titanoxid auf.
  • Bei einer Ausführungsform des Verfahrens ist die Austrittsarbeitsmetallschicht frei von Aluminium. Bei einer weiteren Ausführungsform weist die Austrittsarbeitsmetallschicht Titannitrid, Tantalnitrid, Wolfram-Kohlenstoff-Nitrid oder Titan-Silizium-Nitrid auf.
  • In einem anderen beispielhaften Aspekt betrifft die vorliegende Offenbarung ein Verfahren. Das Verfahren umfasst Folgendes: Bereitstellen von ersten Kanalschichten und zweiten Kanalschichten über einem Substrat; Herstellen einer ersten Dipolschicht, die die zweiten Kanalschichten aber nicht die ersten Kanalschichten umschließt; Herstellen einer dielektrischen Grenzflächenschicht, die die erste Dipolschicht und die ersten Kanalschichten umschließt; Herstellen einer dielektrischen High-k-Schicht, die die dielektrische Grenzflächenschicht umschließt; Herstellen einer zweiten Dipolschicht, die die dielektrische High-k-Schicht über den zweiten Kanalschichten aber nicht die dielektrische High-k-Schicht über den ersten Kanalschichten umschließt; Durchführen eines thermischen Prozesses zum Eindiffundieren von mindestens einigen Dipolelementen aus der zweiten Dipolschicht in die dielektrische High-k-Schicht über den zweiten Kanalschichten; Entfernen der zweiten Dipolschicht; und Herstellen einer Austrittsarbeitsmetallschicht, die die dielektrische High-k-Schicht über sowohl den ersten als auch den zweiten Kanalschichten umschließt.
  • Bei einer Ausführungsform umfasst das Verfahren weiterhin das Herstellen einer Gateelektrodenschicht über der Austrittsarbeitsmetallschicht über sowohl den ersten als auch den zweiten Kanalschichten. Bei einer weiteren Ausführungsform füllt die Austrittsarbeitsmetallschicht Spalte zwischen benachbarten ersten Kanalschichten und füllt Spalte zwischen benachbarten zweiten Kanalschichten, und sie ist frei von Aluminium.
  • Bei einer Ausführungsform des Verfahrens weist die erste Dipolschicht Germaniumoxid, Aluminiumoxid, Galliumoxid oder Zinkoxid auf. Bei einer anderen Ausführungsform weist die zweite Dipolschicht Lanthanoxid, Yttriumoxid oder Titanoxid auf.
  • Bei einer Ausführungsform des Verfahrens umfasst das Herstellen der ersten Dipolschicht und das Herstellen der dielektrischen Grenzflächenschicht das Herstellen einer strukturierten Hartmaske, die die ersten Kanalschichten bedeckt und die zweiten Kanalschichten freiliegen lässt; selektives Abscheiden einer Mantelschicht über den zweiten Kanalschichten aber nicht über der strukturierten Hartmaske; selektives Entfernen der strukturierten Hartmaske aber nicht der Mantelschicht; und Durchführen eines Reinigungsprozesses mit einer sauerstoffhaltigen Reinigungslösung an den ersten Kanalschichten, der Mantelschicht und den zweiten Kanalschichten, der dazu führt, dass die erste Dipolschicht die zweiten Kanalschichten umschließt und dass die dielektrische Grenzflächenschicht die ersten Kanalschichten und die erste Dipolschicht umschließt. Bei einer weiteren Ausführungsform weisen die ersten und die zweiten Kanalschichten kristallines Silizium auf, die Mantelschicht weist Germanium auf, die erste Dipolschicht weist Germaniumdioxid auf und die dielektrische Grenzflächenschicht weist Siliziumdioxid auf. Bei einer weiteren Ausführungsform weist die sauerstoffhaltige Reinigungslösung Standard Clean 1 (SC1)-Lösung oder Standard Clean 2 (SC2)-Lösung auf.
  • Bei einer Ausführungsform des Verfahrens umfasst das Herstellen der zweiten Dipolschicht das Abscheiden der zweiten Dipolschicht, die die dielektrische High-k-Schicht über sowohl den ersten als auch den zweiten Kanalschichten umschließt; Herstellen einer strukturierten Hartmaske, die die zweite Dipolschicht über den zweiten Kanalschichten bedeckt und die zweite Dipolschicht über den ersten Kanalschichten freiliegen lässt; selektives Entfernen der zweiten Dipolschicht über den ersten Kanalschichten, um die dielektrische High-k-Schicht über den ersten Kanalschichten freizulegen; und selektives Entfernen der strukturierten Hartmaske, um die zweite Dipolschicht über den zweiten Kanalschichten freizulegen.
  • In einem noch anderen beispielhaften Aspekt betrifft die vorliegende Offenbarung eine Halbleiterstruktur die Folgendes aufweist: ein Substrat; Halbleiter-Kanalschichten über dem Substrat; ein p-Dipolmaterial um die Halbleiter-Kanalschichten herum; eine dielektrische Grenzflächenschicht über dem p-Dipolmaterial und den Halbleiter-Kanalschichten; ein n-Dipolmaterial über der dielektrischen Grenzflächenschicht; eine dielektrische High-k-Schicht über dem n-Dipolmaterial und der dielektrischen Grenzflächenschicht; und eine Austrittsarbeitsmetallschicht, die über der dielektrischen High-k-Schicht angeordnet ist und die jede der Halbleiter-Kanalschichten umschließt.
  • Bei einer Ausführungsform der Halbleiterstruktur weisen die Halbleiter-Kanalschichten kristallines Silizium auf, und das p-Dipolmaterial weist Germanium, Aluminium, Gallium oder Zink auf. Bei einer weiteren Ausführungsform weist die dielektrische Grenzflächenschicht Siliziumdioxid auf, und das n-Dipolmaterial weist Lanthan, Yttrium oder Titan auf.
  • Bei einer anderen Ausführungsform der Halbleiterstruktur ist die Austrittsarbeitsmetallschicht im Wesentlichen frei von Aluminium. Bei einer anderen Ausführungsform weist die Halbleiterstruktur weiterhin eine Gateelektrodenschicht über der Austrittsarbeitsmetallschicht auf.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/080289 [0001]

Claims (20)

  1. Verfahren mit folgenden Schritten: Bereitstellen von Halbleiter-Kanalschichten über einem Substrat; Herstellen einer ersten Dipolschicht, die die Halbleiter-Kanalschichten umschließt; Herstellen einer dielektrischen Grenzflächenschicht, die die erste Dipolschicht umschließt; Herstellen einer dielektrischen High-k-Schicht, die die dielektrische Grenzflächenschicht umschließt; Herstellen einer zweiten Dipolschicht, die die dielektrische High-k-Schicht umschließt; Durchführen eines thermischen Prozesses, um mindestens einige Dipolelemente aus der zweiten Dipolschicht in die dielektrische High-k-Schicht einzudiffundieren; Entfernen der zweiten Dipolschicht; und Herstellen einer Austrittsarbeitsmetallschicht, die die dielektrische High-k-Schicht umschließt.
  2. Verfahren nach Anspruch 1, wobei die erste Dipolschicht ein p-Dipolmaterial aufweist und die zweite Dipolschicht ein n-Dipolmaterial aufweist.
  3. Verfahren nach Anspruch 1 oder 2, wobei die erste Dipolschicht Germaniumoxid, Aluminiumoxid, Galliumoxid oder Zinkoxid aufweist.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei die zweite Dipolschicht Lanthanoxid, Yttriumoxid oder Titanoxid aufweist.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Austrittsarbeitsmetallschicht frei von Aluminium ist.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Austrittsarbeitsmetallschicht Titannitrid, Tantalnitrid, Wolfram-Kohlenstoff-Nitrid oder Titan-Silizium-Nitrid aufweist.
  7. Verfahren mit folgenden Schritten: Bereitstellen von ersten Kanalschichten und zweiten Kanalschichten über einem Substrat; Herstellen einer ersten Dipolschicht, die die zweiten Kanalschichten aber nicht die ersten Kanalschichten umschließt; Herstellen einer dielektrischen Grenzflächenschicht, die die erste Dipolschicht und die ersten Kanalschichten umschließt; Herstellen einer dielektrischen High-k-Schicht, die die dielektrische Grenzflächenschicht umschließt; Herstellen einer zweiten Dipolschicht, die die dielektrische High-k-Schicht über den zweiten Kanalschichten aber nicht die dielektrische High-k-Schicht über den ersten Kanalschichten umschließt; Durchführen eines thermischen Prozesses zum Eindiffundieren von mindestens einigen Dipolelementen aus der zweiten Dipolschicht in die dielektrische High-k-Schicht über den zweiten Kanalschichten; Entfernen der zweiten Dipolschicht; und Herstellen einer Austrittsarbeitsmetallschicht, die die dielektrische High-k-Schicht über sowohl den ersten als auch den zweiten Kanalschichten umschließt.
  8. Verfahren nach Anspruch 7, das weiterhin Folgendes umfasst: Herstellen einer Gateelektrodenschicht über der Austrittsarbeitsmetallschicht über sowohl den ersten als auch den zweiten Kanalschichten.
  9. Verfahren nach Anspruch 7 oder 8, wobei die Austrittsarbeitsmetallschicht Spalte zwischen benachbarten ersten Kanalschichten füllt, Spalte zwischen benachbarten zweiten Kanalschichten füllt und frei von Aluminium ist.
  10. Verfahren nach einem der Ansprüche 7 bis 9, wobei die erste Dipolschicht Germaniumoxid, Aluminiumoxid, Galliumoxid oder Zinkoxid aufweist.
  11. Verfahren nach einem der Ansprüche 7 bis 10, wobei die zweite Dipolschicht Lanthanoxid, Yttriumoxid oder Titanoxid aufweist.
  12. Verfahren nach einem der Ansprüche 7 bis 11, wobei das Herstellen der ersten Dipolschicht und das Herstellen der dielektrischen Grenzflächenschicht Folgendes umfasst: Herstellen einer strukturierten Hartmaske, die die ersten Kanalschichten bedeckt und die zweiten Kanalschichten freiliegen lässt; Selektives Abscheiden einer Mantelschicht über den zweiten Kanalschichten aber nicht über der strukturierten Hartmaske; Selektives Entfernen der strukturierten Hartmaske aber nicht der Mantelschicht; und Durchführen eines Reinigungsprozesses mit einer sauerstoffhaltigen Reinigungslösung an den ersten Kanalschichten, der Mantelschicht und den zweiten Kanalschichten, der bewirkt, dass die erste Dipolschicht die zweiten Kanalschichten umschließt und die dielektrische Grenzflächenschicht die ersten Kanalschichten und die erste Dipolschicht umschließt.
  13. Verfahren nach Anspruch 12, wobei die ersten und die zweiten Kanalschichten kristallines Silizium aufweisen, die Mantelschicht Germanium aufweist, die erste Dipolschicht Germaniumdioxid aufweist und die dielektrische Grenzflächenschicht Siliziumdioxid aufweist.
  14. Verfahren nach Anspruch 12 oder 13, wobei die sauerstoffhaltige Lösung Standard Clean 1 (SC1)-Lösung oder Standard clean 2 (SC2)-Lösung aufweist.
  15. Verfahren nach einem der Ansprüche 7 bis 14, wobei das Herstellen der zweiten Dipolschicht Folgendes umfasst: Abscheiden der zweiten Dipolschicht, die die dielektrische High-k-Schicht über sowohl den ersten als auch den zweiten Kanalschichten umschließt; Herstellen einer strukturierten Hartmaske, die die zweite Dipolschicht über den zweiten Kanalschichten bedeckt und die zweite Dipolschicht über den ersten Kanalschichten freiliegen lässt; Selektives Entfernen der zweiten Dipolschicht über den ersten Kanalschichten, um die dielektrische High-k-Schicht über den ersten Kanalschichten freizulegen; und Selektives Entfernen der strukturierten Hartmaske, um die zweite Dipolschicht über den zweiten Kanalschichten freizulegen.
  16. Halbleiterstruktur mit: einem Substrat; Halbleiter-Kanalschichten über dem Substrat; einem p-Dipolmaterial um die Halbleiter-Kanalschichten herum; einer dielektrischen Grenzflächenschicht über dem p-Dipolmaterial und den Halbleiter-Kanalschichten ; einem n-Dipolmaterial über der dielektrischen Grenzflächenschicht; einer dielektrischen High-k-Schicht über dem n-Dipolmaterial und der dielektrischen Grenzflächenschicht; und einer Austrittsarbeitsmetallschicht, die über der dielektrischen High-k-Schicht angeordnet ist und jede der Halbleiter-Kanalschichten umschließt.
  17. Halbleiterstruktur nach Anspruch 16, wobei: die Halbleiter-Kanalschichten kristallines Silizium aufweisen; und das p-Dipolmaterial Germanium, Aluminium, Gallium oder Zink aufweist.
  18. Halbleiterstruktur nach Anspruch 16 oder 17, wobei: die dielektrische Grenzflächenschicht Siliziumdioxid aufweist; und das n-Dipolmaterial Lanthan, Yttrium oder Titan aufweist.
  19. Halbleiterstruktur nach einem der Ansprüche 16 bis 18, wobei die Austrittsarbeitsmetallschicht im Wesentlichen frei von Aluminium ist.
  20. Halbleiterstruktur nach einem der Ansprüche 16 bei 19, die weiterhin eine Gateelektrodenschicht über der Austrittsarbeitsmetallschicht aufweist.
DE102021102419.6A 2020-09-18 2021-02-03 Verfahren zur herstellung von halbleitervorrichtungen und deren strukturen Pending DE102021102419A1 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063080289P 2020-09-18 2020-09-18
US63/080,289 2020-09-18
US17/161,905 2021-01-29
US17/161,905 US11600533B2 (en) 2020-09-18 2021-01-29 Semiconductor device fabrication methods and structures thereof

Publications (1)

Publication Number Publication Date
DE102021102419A1 true DE102021102419A1 (de) 2022-03-24

Family

ID=79010094

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102021102419.6A Pending DE102021102419A1 (de) 2020-09-18 2021-02-03 Verfahren zur herstellung von halbleitervorrichtungen und deren strukturen

Country Status (5)

Country Link
US (2) US11600533B2 (de)
KR (1) KR102541732B1 (de)
CN (1) CN113889437A (de)
DE (1) DE102021102419A1 (de)
TW (1) TWI792482B (de)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11211381B2 (en) * 2019-01-29 2021-12-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US11600533B2 (en) * 2020-09-18 2023-03-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device fabrication methods and structures thereof
US12009400B2 (en) * 2021-02-14 2024-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. Device providing multiple threshold voltages and methods of making the same
US11997849B2 (en) * 2021-05-25 2024-05-28 Applied Materials, Inc. V-NAND stacks with dipole regions
US20230420531A1 (en) * 2022-06-27 2023-12-28 Intel Corporation Fabrication of gate-all-around integrated circuit structures having common metal gates and having gate dielectrics with an opposite polarity dipole layer

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9245805B2 (en) 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
US8962400B2 (en) 2011-07-07 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ doping of arsenic for source and drain epitaxy
US8841701B2 (en) 2011-08-30 2014-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device having a channel defined in a diamond-like shape semiconductor structure
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8847293B2 (en) 2012-03-02 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structure for semiconductor device
US8836016B2 (en) 2012-03-08 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods with high mobility and high energy bandgap materials
US8853025B2 (en) 2013-02-08 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET/tri-gate channel doping for multiple threshold voltage tuning
US9093514B2 (en) 2013-03-06 2015-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Strained and uniform doping technique for FINFETs
US9299840B2 (en) * 2013-03-08 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods for forming the same
KR102056582B1 (ko) * 2013-06-05 2020-01-22 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
KR102230196B1 (ko) * 2015-04-23 2021-03-19 삼성전자주식회사 반도체 소자 및 그 제조방법
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
KR20170135115A (ko) * 2016-05-30 2017-12-08 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102664033B1 (ko) * 2017-02-06 2024-05-07 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10770353B2 (en) 2017-11-16 2020-09-08 Samsung Electronics Co., Ltd. Method of forming multi-threshold voltage devices using dipole-high dielectric constant combinations and devices so formed
US10566435B2 (en) 2018-04-06 2020-02-18 International Business Machines Corporation Gate stack quality for gate-all-around field-effect transistors
US10319846B1 (en) 2018-05-09 2019-06-11 International Business Machines Corporation Multiple work function nanosheet field-effect transistors with differential interfacial layer thickness
US11329136B2 (en) 2018-06-01 2022-05-10 International Business Machines Corporation Enabling anneal for reliability improvement and multi-Vt with interfacial layer regrowth suppression
KR102629425B1 (ko) * 2018-07-13 2024-01-26 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
US10692866B2 (en) 2018-07-16 2020-06-23 International Business Machines Corporation Co-integrated channel and gate formation scheme for nanosheet transistors having separately tuned threshold voltages
US10615257B2 (en) 2018-09-07 2020-04-07 International Business Machines Corporation Patterning method for nanosheet transistors
KR20210050027A (ko) * 2019-10-25 2021-05-07 삼성전자주식회사 반도체 소자 및 그의 제조 방법
US11610822B2 (en) * 2020-01-31 2023-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Structures for tuning threshold voltage
US11670723B2 (en) * 2020-05-12 2023-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Silicon channel tempering
US11791218B2 (en) * 2020-05-20 2023-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Dipole patterning for CMOS devices
US11600533B2 (en) * 2020-09-18 2023-03-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device fabrication methods and structures thereof

Also Published As

Publication number Publication date
US20230129769A1 (en) 2023-04-27
CN113889437A (zh) 2022-01-04
US20220093472A1 (en) 2022-03-24
KR102541732B1 (ko) 2023-06-12
KR20220037927A (ko) 2022-03-25
US11600533B2 (en) 2023-03-07
TW202213633A (zh) 2022-04-01
US11996334B2 (en) 2024-05-28
TWI792482B (zh) 2023-02-11

Similar Documents

Publication Publication Date Title
DE102015106608B4 (de) FinFET-Wärmeschutzverfahren und verwandte Strukturen
DE102014115586B4 (de) Integrierte Schaltkreisstruktur mit Substratisolation und undotiertem Kanal
DE102021102419A1 (de) Verfahren zur herstellung von halbleitervorrichtungen und deren strukturen
DE102019116606B4 (de) Multi-gate-vorrichtung und zugehörige verfahren
DE102017126416A1 (de) FET mit negativer Kapazität mit verbessertem Zuverlässigkeitsverhalten
DE102020111602B4 (de) Mehr-gate-vorrichtungen und gate-strukturierungsprozess dafür
DE102017117942A1 (de) Multi-Gate-Vorrichtung und Herstellungsverfahren dafür
DE102017126043A1 (de) Halbleiter-bauelement und verfahren zu dessen herstellung
DE102017100394A1 (de) FinFET-Struktur und entsprechende Verfahren
DE102019132233A1 (de) Verfahren zur herstellung von halbleiter-bauelementen und halbleiter-bauelemente
DE102019125773B4 (de) Verfahren zur herstellung von halbleitervorrichtungen und halbleitervorrichtungen
DE102017123948B4 (de) Umschlossene epitaxiale struktur und verfahren
DE102021001414A1 (de) Verfahren zum herstellen von halbleitervorrichtungen und halbleitervorrichtungen
DE102018102685A1 (de) Kontaktbildungsverfahren und zugehörige Struktur
DE102018118635A1 (de) Verfahren zur Herstellung von Halbleitervorrichtungen und eine Halbleitervorrichtung
DE102020115422A1 (de) Verfahren zur Herstellung von Halbleitervorrichtungen und Halbleitervorrichtungen
DE102020125336A1 (de) Pmosfet source drain
DE102020130986A1 (de) Reparaturen von dielektrischen strukturelementen nach der herstellung
DE102017117865A1 (de) Verbindungsstruktur und zugehörige Verfahren
DE102018103989B4 (de) Finnendiodenstruktur und deren Verfahren
DE102021116191A1 (de) Bilden von source- und drain-merkmalen in halbleiterbauelementen
DE102021102912A1 (de) Halbleiterstrukturen und verfahren dafür
DE102018106266A1 (de) Gate-struktur und verfahren zu ihrer herstellung
DE102020109927B4 (de) Halbleiter-bauelement und verfahren zu dessen herstellung
DE102021112556A1 (de) Dreischichtiger high-k gate-dielektrikumstapell für austrittsarbeitskontrolle

Legal Events

Date Code Title Description
R012 Request for examination validly filed