CN113889437A - 半导体器件制造方法及其结构 - Google Patents

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dipole
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channel
forming
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徐崇威
江国诚
黄懋霖
朱龙琨
余佳霓
程冠伦
王志豪
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
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    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate

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Abstract

一种方法包括：在衬底上方提供半导体沟道层；形成环绕半导体沟道层的第一偶极层；形成环绕第一偶极层的界面介电层；形成环绕界面介电层的高k介电层；形成环绕高k介电层的第二偶极层；执行热工艺以将至少一些偶极元件从第二偶极层驱入高k介电层中；去除第二偶极层；以及形成环绕高k介电层的功函数金属层。本申请的实施例提供了半导体器件制造方法及其结构。

Description

半导体器件制造方法及其结构
技术领域
本申请的实施例涉及半导体器件制造方法及其结构。
背景技术
电子工业经历了对更小和更快的电子器件的不断增长的需求，更小和更快的电子器件能够同时支持日益复杂和精致的更多的功能。为了满足这些需求，集成电路(IC)工业中的持续的趋势是，制造低成本、高性能、低功耗的IC。到目前为止，已经通过减小IC尺寸(如，最小IC部件尺寸)在很大程度上实现了这些目标，从而提高了生产效率并且降低了相关成本。然而，这种规模缩小也增加了IC制造工艺的复杂程度。因此，要实现IC器件及其性能的持续进步，就需要IC制造工艺和技术方面的类似进步。
进步的领域之一是如何为CMOS器件提供多个阈值电压(Vt)，以提高一些晶体管的性能，同时降低一些其他晶体管的功耗。特别地，对于诸如FinFET的多栅极器件、包括纳米线器件和纳米片器件的全环栅(GAA)器件以及其他类型的多栅极器件，提供多个Vt一直是一项挑战。原因之一是这些器件非常小，并且使用不同功函数金属调节其Vt的空间不大。因此，尽管现有的CMOS器件(特别是多栅极器件)及其制造方法对于它们的预期目的通常是足够的，但是它们不是在所有方面都完全令人满意。
发明内容
本申请的实施例提供了一种方法，包括：在衬底上方提供半导体沟道层；形成环绕所述半导体沟道层的第一偶极层；形成环绕所述第一偶极层的界面介电层；形成环绕所述界面介电层的高k介电层；形成环绕所述高k介电层的第二偶极层；执行热工艺以将至少一些偶极元件从所述第二偶极层驱入所述高k介电层中；去除所述第二偶极层；以及形成环绕所述高k介电层的功函数金属层。
本申请的实施例提供了一种方法，包括：在衬底上方提供第一沟道层和第二沟道层；形成环绕所述第二沟道层而不环绕所述第一沟道层的第一偶极层；形成环绕所述第一偶极层和所述第一沟道层的界面介电层；形成环绕所述界面介电层的高k介电层；形成环绕所述第二沟道层上方的高k介电层而不环绕所述第一沟道层上方的高k介电层的第二偶极层；执行热工艺以将至少一些偶极元件从所述第二偶极层驱入所述第二沟道层上方的高k介电层中；去除所述第二偶极层；以及在所述第一沟道层和所述第二沟道层上方形成环绕所述高k介电层的功函数金属层。
本申请的实施例还提供一种半导体结构，包括：衬底；半导体沟道层，位于所述衬底上方；p-偶极材料，位于所述半导体沟道层周围；界面介电层，位于所述p-偶极材料和所述半导体沟道层上方；n-偶极材料，位于所述界面介电层上方；高k介电层，位于所述n-偶极材料和所述界面介电层上方；以及功函数金属层，位于所述高k介电层上方并环绕每个半导体沟道层。
附图说明
当结合附图进行阅读时，从以下详细描述可更好地理解本发明。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A和图1B示出根据本公开的各个方面的制造CMOS器件的方法的流程图。
图2A是根据本公开的各个方面的CMOS器件的部分示意性俯视图。图2B、图2C和图2D是根据本公开的实施例的图2A中的CMOS器件的部分示意性截面图。
图3、图4、图5、图6、图7、图8、图9、图10、图11、图12、图13、图14和图15是根据本公开的各个方面的在各个制造阶段(诸如与图1A和图1B中的方法相关联的阶段)的图2A中的CMOS器件的部分示意性截面图。
图16和图17示出根据本公开的一些方面的图2A中的CMOS器件的部分示意性截面图。
图18示出根据本公开的一些实施例的可调节的各种阈值电压的示意图。
图19示出根据本公开的各个方面的用于制造CMOS器件的方法的流程图。
图20、图21、图22、图23、图24、图25和图26是根据本公开的各个方面的在各个制造阶段(诸如与图19和图1B中的方法相关联的阶段)的图2A中的CMOS器件的部分示意性截面图。
图27示出根据本公开的各个方面的用于制造CMOS器件的方法的流程图。
图28、图29、图30、图31、图32、图33、图34、图35和图36是根据本公开的各个方面的在各个制造阶段(诸如与图27和图1B中的方法相关联的阶段)的图2A中的CMOS器件的部分示意性截面图。
具体实施方式
以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的具体实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。而且，本发明在各个实例中可以重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在...下方”、“在...下面”、“下部”、“在...上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作过程中的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。更进一步，当用“约”、“近似”等描述数字或数字范围时，除非另有说明，否则鉴于本文公开的具体技术，根据本领域技术人员的知识，该词语涵盖在所述数字的特定变化(诸如+/-10％或其他变化)内的数字。例如，词语“约5nm”可以涵盖从4.5nm至5.5nm、从4.0nm至5.0nm等的尺寸范围。
本公开总体上涉及集成电路(IC)器件，并且更具体地涉及具有n型MOSFET(金属氧化物半导体场效应晶体管)和p型MOSFET两者的IC器件。换句话说，IC器件是CMOS(互补金属氧化物半导体)器件。在一些方面中，本公开涉及通过将不同类型的偶极材料结合到相应器件的栅极介电层中来调节CMOS器件的阈值电压(Vt)，以提供用于n型MOSFET(或NMOSFET)器件的多个Vt和用于p型MOSFET(或PMOSFET)器件的多个Vt。例如，本公开的一些实施例可以将n型偶极材料结合到NMOSFET的栅极介电层中以进一步降低其阈值电压，并且可以将p型偶极材料结合到PMOSFET的栅极介电层中以进一步降低其阈值电压。对于另一示例，本公开的一些实施例可以将n型偶极材料结合到PMOSFET的栅极介电层中以增加其阈值电压，并且可以将p型偶极材料结合到NMOSFET的栅极介电层中以增加其阈值电压。对于又一示例，本公开的一些实施例将p型偶极材料和n型偶极材料两者都结合到晶体管(可以是NMOSFET或PMOSFET)的栅极介电层中以调节晶体管的阈值电压。有利地，使用本公开，可以通过结合偶极材料(甚至具有相同的功函数金属)来灵活地为NMOSFET和PMOSFET两者提供多个阈值电压。这消除了对功函数金属进行图案化的需要，从而使该工艺非常适合于纳米尺寸的晶体管，诸如FinFET和GAA晶体管。
图1A和图1B示出根据本公开的各个方面的制造CMOS器件的方法100的流程图。在一些实施例中，方法100制造包括p型GAA晶体管和n型GAA晶体管的多栅极器件。本公开考虑了附加处理。对于方法100的额外的实施例，可以在方法100之前、期间和之后提供额外的步骤，并且可以移动、替换或消除所描述的步骤中的一些。下面结合图2A至图17描述方法100，其部分地示出根据一些实施例的CMOS器件200。图2A是根据本公开的各个方面的在与图1A-图1B中的方法100相关联的制造阶段的CMOS器件200的部分示意性俯视图。图2B-图17是根据本公开的各个方面的在与图1A-图1B中的方法100相关联的各个制造阶段的器件200的部分示意性截面图。
在本实施例中，器件200是多栅极器件，并且可以被包括在微处理器、存储器和/或其他IC器件中。在一些实施例中，器件200是IC芯片的一部分、片上系统(SoC)或其一部分，其包括各种无源和有源微电子器件，诸如电阻器、电容器、电感器、二极管、p型场效应晶体管(PFET)、n型场效应晶体管(NFET)、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结型晶体管(BJT)、横向扩散MOS(LDMOS)晶体管、高压晶体管、高频晶体管、其他合适的组件或其组合。在一些实施例中，多栅极器件200包括在非易失性存储器中，诸如非易失性随机存取存储器(NVRAM)、闪存、电可擦除可编程只读存储器(EEPROM)、电可编程只读存储器(EPROM)、其他合适的存储器类型或其组合。为了清楚的目的已经简化了图2A-图17以更好地理解本发明的发明构思。在器件200的其他实施例中，可以在器件200中添加附加部件，并且可以替换、修改或消除下文描述的一些部件。下面结合方法100的实施例描述器件200的制造。
在操作102处，方法100(图1A)提供CMOS器件200的初始结构，其一部分在图2A-图2D中示出。特别地，图2A示出CMOS器件200包括两个晶体管200A和200B，它们可以是相同的导电类型或相反的导电类型。例如，晶体管200A和200B都可以是n型晶体管，都可以是p型晶体管，或者可以是一个n型晶体管和一个p型晶体管。晶体管200A包括有源区域204A和大体上垂直于有源区204A的栅极区域206A。有源区域204A包括一对源极/漏极区域和位于该对源极/漏极区域之间的沟道区域。栅极区域206A与沟道区域接合。类似地，晶体管200B包括有源区域204B和栅极区域206B。图2B示出根据实施例的器件200的截面图，其可以是分别沿着图2A的A1-A1或B1-B1线的器件200A或200B的截面图。图2C示出根据实施例的器件200的截面图，其可以是分别沿着图2A的A2-A2或B2-B2线的器件200A或200B的截面图。在实施例中，两个晶体管200A和200B在器件200上彼此相邻，如图2D所示。替代地，在另一实施例中(未示出)，两个晶体管200A和200B不彼此相邻。图2B、图2C和图2D中所示的实施例是纳米片FET，其中它们的沟道层215为片形。为了清楚起见，器件200A和200B被示为具有相同的配置，以更好地理解本公开的发明构思。在各种实施例中，器件200A和200B可以具有不同的配置。例如，它们可以具有不同数量的沟道和/或它们的沟道层215可以具有不同的形状或尺寸。对于另一示例，器件200A和200B中的任何一个可以是FinFET、纳米线FET、纳米片FET或平面FET。在下面的讨论中，将晶体管200A描述为未结合偶极材料，而将晶体管200B描述为结合p-偶极材料和n-偶极材料两者以进行阈值电压调节。在各种实施例中，晶体管200A或晶体管200B或晶体管200A和200B两者都可以不结合偶极材料、仅结合p-偶极材料、仅结合n-偶极材料或结合p-偶极材料和n-偶极材料两者以调节其阈值电压。
参考图2B、图2C和图2D，器件200包括衬底(例如，晶圆)202。在所描绘的实施例中，衬底202包括硅。替代地或附加地，衬底202包括：另一元素半导体，诸如锗；化合物半导体，诸如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，诸如硅锗(SiGe)、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。替代地，衬底202是绝缘体上半导体衬底，诸如绝缘体上硅(SOI)衬底、绝缘体上硅锗(SGOI)衬底或绝缘体上锗(GOI)衬底。
如图2B所示，晶体管200A和200B中的每个还包括一对源极/漏极部件260。对于n型晶体管，源极/漏极部件260是n型的(即，掺杂有n型掺杂剂)。对于p型晶体管，源极/漏极部件260是p型的(即，掺杂有p型掺杂剂)。源极/漏极部件260可以通过外延生长半导体材料(例如，Si、SiGe)以填充器件200中的沟槽来形成，例如，使用CVD沉积技术(例如，气相外延)、分子束外延、其他合适的外延生长工艺或其组合。源极/漏极部件260掺杂有适当的n型掺杂剂和/或p型掺杂剂。例如，对于n型晶体管，源极/漏极部件260可以包括硅并且掺杂有碳、磷、砷、其他n型掺杂剂或其组合；对于p型晶体管，源极/漏极部件260可以包括硅锗或锗，并且掺杂有硼、其他p型掺杂剂或其组合。
如图2B、图2C和图2D所示，每个晶体管200A和200B还包括悬挂在衬底202上方并连接一对源极/漏极部件260的半导体层215的堆叠件。半导体层215的堆叠件用作相应晶体管的晶体管沟道。因此，半导体层215也被称为沟道层215。沟道层215在相应栅极沟槽275中暴露，这是由于从其中的相应栅极区域206A和206B(图2A)去除了伪栅极。在实施例中，沟道层215可以包括单晶硅。替代地，沟道层215可以包括锗、硅锗或另一种合适的半导体材料。最初，沟道层215形成为半导体层堆叠件的一部分，其包括沟道层215和不同材料或不同组成的其他半导体层。使用一种或多种光刻工艺将半导体层堆叠件图案化为在衬底202上突出的鳍形状，光刻工艺包括双图案化或多重图案化工艺。在形成栅极沟槽275之后，选择性地蚀刻半导体层堆叠件以去除其他半导体层，从而将沟道层215悬挂在衬底202上方并且介于相应源极/漏极部件260之间。沟道层215彼此分离并且以间隙277与衬底202分离。
在一些实施例中，每个沟道层215具有纳米尺寸。例如，在一些实施例中，每个沟道层215可以具有约10nm至约300nm的长度(沿“x”方向)，约10nm至约80nm的宽度(沿“y”方向)，以及约4nm至约8nm的高度(沿“z”方向)。在一些实施例中，沟道层215之间的竖直间隔(沿“z”方向)S1可以为约6nm至约12nm。因此，沟道层215可以称为“纳米片”，通常是指以允许金属栅极物理接触沟道层的至少两侧的方式悬挂的沟道层，并且在GAA晶体管中，将允许金属栅极物理接触沟道层的至少四个侧面(即，围绕沟道层)。在这样的实施例中，悬挂的沟道层215的竖直堆叠件可以被称为纳米结构。在一些实施例中，沟道层215可以为圆柱形(例如，纳米线)、矩形(例如，纳米棒)、片状(例如，纳米片)等，或者具有其他合适的形状。在实施例中，沿“y”方向的两个相邻晶体管200A和200B的沟道层215之间的间隔d1(图2D)在约20nm至约40nm的范围内。如果间隔d1太小(诸如小于20nm)，则可能没有足够的空间用于对晶体管执行的各种制造步骤，诸如金属栅极填充和/或偶极材料沉积和结合。如果间隔d1太大(诸如大于40nm)，则器件200可能不能满足激进缩小的目标。
器件200还包括隔离部件230，以隔离各个区域，诸如各个有源区域204A和204B。隔离部件230包括氧化硅、氮化硅、氮氧化硅、其他合适的隔离材料(例如，包括硅、氧、氮、碳或其他合适的隔离成分)或其组合。隔离部件230可以包括不同的结构，诸如浅沟槽隔离(STI)结构、深沟槽隔离(DTI)结构和/或硅的局部氧化(LOCOS)结构。隔离部件230可以包括多层绝缘材料。
在图2D所示的实施例中，器件200还包括位于隔离部件230上方并介于两个相邻的晶体管200A和200B之间的电介质鳍(或伪鳍)218。电介质鳍218可以包括隔离相邻晶体管的一层或多层介电材料。电介质鳍218可以包括氧化硅、氮化硅、氮氧化硅、四乙氧基硅烷(TEOS)形成的氧化物、PSG、BPSG、低k介电材料、其他合适的介电材料或其组合。示例性的低k介电材料包括FSG、碳掺杂的氧化硅、Xerogel、Aerogel、无定形氟化碳、聚对二甲苯、BCB、聚酰亚胺或其组合。低k介电材料通常是指具有低介电常数的介电材料，例如，低于氧化硅的介电常数(k≈3.9)。电介质鳍218还可以包括高k介电材料，诸如HfO2、HfSiO、HfSiO4、HfSiON、HfLaO、HfTaO、HfTiO、HfZrO、HfAlOx、ZrO、ZrO2、ZrSiO2、AlO、AlSiO、Al2O3、TiO、TiO2、LaO、LaSiO、Ta2O3、Ta2O5、Y2O3、SrTiO3、BaZrO、BaTiO3(BTO)、(Ba,Sr)TiO3(BST)、Si3N4、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的高k介电材料或其组合。高k介电材料通常是指具有高介电常数的介电材料，例如，大于氧化硅的介电常数(k≈3.9)。电介质鳍218通过本文所述的任何工艺形成，诸如ALD、CVD、PVD、基于氧化的沉积工艺、其他合适的工艺或其组合。在实施例中，电介质鳍218可以具有在约5nm至约12nm的范围内的宽度d3(沿y方向)。电介质鳍218和最近的沟道层215之间沿着“y”方向的间隔是d2。假设d1＝2d2+d3。在替代实施例中，完全省略了电介质鳍218。
如图2B所示，器件200还包括与源极/漏极部件260相邻的栅极间隔件247。栅极间隔件247可以包括硅、氧、碳、氮、其他合适的材料或其组合(例如，氧化硅、氮化硅、氮氧化硅(SiON)、碳化硅、碳氮化硅(SiCN)、碳氧化硅(SiOC)、碳氮氧化硅(SiOCN))。在一些实施例中，栅极间隔件247包括多层结构，诸如包括氮化硅的第一介电层和包括氧化硅的第二介电层。器件200还包括竖直介于相邻沟道层215之间且与源极/漏极部件260相邻的内部间隔件255。内部间隔件255可以包括介电材料，其包括硅、氧、碳、氮、其他合适的材料或其组合(例如，氧化硅、氮化硅、氮氧化硅、碳化硅或碳氮氧化硅)。在一些实施例中，内部间隔件255包括低k介电材料。栅极间隔件247和内部间隔件255通过沉积(例如，CVD、PVD、ALD等)和蚀刻工艺(例如，干蚀刻)形成。栅极沟槽275设置在相对的栅极间隔间247和相对的内部间隔件255之间。
如图2B所示，器件200还包括设置在隔离部件230、外延源极/漏极部件260和栅极间隔件247上方的接触蚀刻停止层(CESL)268。CESL 268包括硅和氮，诸如氮化硅或氮氧化硅。可以通过诸如CVD的沉积工艺或其他合适的方法来形成CESL 268。器件200还包括位于CESL 268上方的层间介电(ILD)层270。ILD层270包括介电材料，包括例如氧化硅、氮化硅、氮氧化硅、TEOS形成的氧化物、PSG、BPSG、低k介电材料、其他合适的介电材料或其组合。ILD层270可以通过诸如CVD、可流动CVD(FCVD)的沉积工艺或其他合适的方法形成。
在操作104处，方法100(图1A)形成图案化的硬掩模284，其覆盖晶体管200A并使晶体管200B暴露以用于后续工艺，如图3所示。在图3所描绘的实施例中，图案化的硬掩模284部分地填充栅极沟槽275并且环绕(围绕)晶体管200A中的沟道层215。图案化的硬掩模284的厚度被配置为填充晶体管200A中的相邻沟道层215之间的间隙277。在一些实施例中，图案化的硬掩模284的厚度为约1.5nm至约5nm。图案化硬掩模284包括与电介质鳍218、隔离部件230和沟道层215的材料不同的材料，以在蚀刻工艺期间实现图案化的硬掩模284与那些部件之间的蚀刻选择性，使得图案化的硬掩模284可以被选择性地蚀刻，而最小化地蚀刻(至不蚀刻)那些部件。此外，在本实施例中，图案化的硬掩模284包括抵抗覆层(诸如覆层216)的沉积的材料，使得覆层可以选择性地沉积在晶体管200B中的沟道层215上，而不沉积在图案化的硬掩模284上(将参考图4更详细地讨论)。例如，当覆层216是锗时，图案化的硬掩模284没有BARC(为聚合物的底部抗反射涂层)。在一些实施例中，图案化的硬掩模284包括金属和氧(并且因此可以被称为金属氧化物层)，诸如铝和氧(例如，AlOx或氧化铝(Al2O3))。在一些实施例中，图案化的硬掩模284包括氮化钛(TiN)。本公开设想了包括可以提供如本文所述的期望特性的其他半导体材料和/或其他介电材料的图案化硬掩模284。
在实施例中，通过沉积、光刻和蚀刻工艺来形成图案化的硬掩模284。例如，可以使用ALD、CVD、PVD或其他合适的工艺在衬底202上方沉积牺牲层以覆盖晶体管200A和200B两者。牺牲层填充间隙277。然后，形成BARC材料以填充衬底202上方的间隙并提供基本平坦的顶面。将光刻胶(或抗蚀剂)旋涂在BARC材料上方，并使用光刻工艺将其图案化为抗蚀剂图案。然后，穿过抗蚀剂图案蚀刻BARC和牺牲层。随后，去除抗蚀剂图案和BARC。牺牲层的其余部分成为图案化的硬掩模284。
在操作106处，方法100(图1A)在晶体管200B的沟道层215的表面上方形成覆层216，如图4所示。在本实施例中，覆层216提供p-偶极材料或p-偶极材料的前体。例如，p-偶极材料可以包括氧化锗、氧化铝、氧化镓或氧化锌。如将要讨论的，p-偶极材料将在沟道层215周围和在沟道层215与随后形成的界面介电层(诸如二氧化硅)之间隔开(或分布)。当晶体管200B是p型晶体管时，p-偶极材料用于降低晶体管200B的阈值电压，并且当晶体管200B是n型晶体管时，p-偶极材料用于增加晶体管200B的阈值电压。
在本实施例中，覆层216选择性地沉积在沟道层215(具有半导体材料)的表面上，但是不沉积在图案化的硬掩模284、电介质鳍218和隔离部件230(具有介电材料)的表面上。在实施例中，覆层216包括锗(Ge)层。可以使用CVD、ALE(原子层外延)或其他合适的方法来沉积锗层。例如，锗可以使用CVD以GeH4、Ge2H6或其他前体沉积。例如，锗可以使用GeH2Cl2和其他前体通过原子层外延从硅外延生长。在实施例中，覆层216的厚度可以在约
Figure BDA0003057796490000111
至约
Figure BDA0003057796490000112
的范围内，诸如从约
Figure BDA0003057796490000113
至
Figure BDA0003057796490000114
如果覆层216太薄(诸如小于
Figure BDA0003057796490000115
，则其可能会遭受器件200上的不均匀性问题，这会影响阈值电压调节的均匀性。如果覆层216太厚(诸如大于
Figure BDA0003057796490000116
)，则其可能影响随后的制造，诸如为功函数金属和金属栅极填充留出足够的空间。更进一步，可以基于期望的阈值电压调节量来设计覆层216的材料和厚度。在一些实施例中，越厚的覆层216使得晶体管200B的阈值电压的变化越大。在各种实施例中，使用诸如GeO2、Al2O3、Ga2O3或ZnO的材料以及上面公开的厚度，可以将晶体管200B的阈值电压调高(对于n型晶体管)或调低(对于p型晶体管)，范围在约20mV至约450mV内。
在操作107处，方法100(图1A)执行热驱入工艺，以便将来自覆层216的一些元件驱动到沟道层215的外部。热驱入工艺可以包括快速热退火(RTA)、毫秒退火(MSA)、微秒退火(μSA)或其他合适的退火工艺。在本实施例中，将退火温度控制在约500至约1200的范围内。选择温度使得其不会不利地影响器件200的现有结构和部件，但是仍然足够高以将元件从覆层216驱动到沟道层215的外部。在覆层216包括锗层的实施例中，热驱入工艺可以将整个或部分覆层216转换成硅锗合金Si1-xGex，其中x的范围从0.01到1。在覆层216包括氧化物(诸如GeO2、Al2O3、Ga2O3或ZnO)的实施例中，热驱入工艺将一些氧化物驱动到晶体管200B中的沟道层215中。在一些实施例中，在方法100中省略操作107。
在操作108处，方法100(图1A)从晶体管200A去除图案化的硬掩模284，如图5所示。可以通过蚀刻工艺来去除图案化的硬掩模284，该蚀刻工艺被调节为选择性地去除图案化的硬掩模284，而对电介质鳍218、隔离部件230、沟道层215和覆层216的蚀刻很少或没有蚀刻。蚀刻工艺可以包括湿蚀刻工艺、干蚀刻工艺或其他合适的蚀刻工艺。
在操作110处，方法100(图1A)形成界面介电层280，其环绕晶体管200A中的沟道层215并环绕晶体管200B中的覆层216(或其衍生物)，如图6所示。在覆层216包括锗(或硅锗)层的实施例中，操作110将含氧清洁溶液的清洁工艺应用于沟道层215和覆层216。例如，清洁溶液可以是Standard Clean 1(SC1或SC-1)或Standard Clean 2(SC2或SC-2)。SC1是指具有适当混合比例的去离子水(DIW)、氨(NH3)和过氧化氢H2O2的溶液。SC2是指具有适当混合比例的去离子水(DIW)、盐酸(HCl)和过氧化氢H2O2的溶液。清洁工艺同时在晶体管200A中的沟道层215上方产生氧化硅(诸如SiO2)和在晶体管200B中的沟道层215上方产生氧化硅(诸如SiO2)和氧化锗(诸如GeO2)。由于覆层216将组成从锗(或硅锗)变为氧化锗，因此在图6和后面的图中将其重新标记为216'，其被称为p-偶极层216'。在实施例中，界面介电层280的厚度在约
Figure BDA0003057796490000121
至约
Figure BDA0003057796490000122
的范围内，并且p-偶极层216'的厚度在约
Figure BDA0003057796490000123
至约
Figure BDA0003057796490000124
的范围内。在实施例中，界面介电层280包括介电材料，诸如SiO2、HfSiO、SiON、其他含硅介电材料、其他合适的介电材料或其组合。在实施例中，p-偶极层216'包括氧化锗、氧化铝、氧化镓、氧化锌或其他合适的p-偶极材料。在实施例中，界面层280通过本文所述的任何工艺形成，诸如热氧化、化学氧化、ALD、CVD、其他合适的工艺或其组合。在覆层216包括氧化物(诸如GeO2、Al2O3、Ga2O3或ZnO)的实施例中，操作106包括热驱入工艺以将一些氧化物驱动到晶体管200B的沟道层215中。对于另外这样的实施例，清洁工艺通过使沟道层215的半导体材料与氧气(和一些其他反应物)反应来去除沟道层215外部的多余氧化物，并且同时产生界面介电层280。
在操作112处，方法100(图1A)在界面层280上方以及在栅极沟槽275中暴露的其他表面上方形成高k介电层282，如图7所示。高k介电层218包括高k介电材料，诸如HfO2、HfSiO、HfSiO4、HfSiON、HfLaO、HfTaO、HfTiO、HfZrO、HfAlOx、ZrO、ZrO2、ZrSiO2、AlO、AlSiO、Al2O3、TiO、TiO2、LaO、LaSiO、Ta2O3、Ta2O5、Y2O3、SrTiO3、BaZrO、BaTiO3(BTO)、(Ba,Sr)TiO3(BST)、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的高k介电材料或其组合。高k介电层282通过本文所述的任何工艺形成，诸如ALD、CVD、PVD、基于氧化的沉积工艺、其他合适的工艺或其组合。在一些实施例中，高k介电层282具有约1nm至约3nm的厚度。
在操作114处，方法100(图1A)在高k介电层282上方形成另一偶极层220，例如图8所示。偶极层220包括用于在晶体管200B的栅极介电层中形成偶极的介电材料(在该示例中，如将要讨论的那样，将偶极层220从晶体管200A去除)。在本实施例中，偶极层220包括n-偶极材料，诸如氧化镧(La2O3)、氧化钇(Y2O3)、氧化钛(TiO2)或其他合适的n-偶极材料。偶极元件可以例如通过退火工艺被驱动到高k介电层282中。一旦被驱动到高k介电层282中，特别是在界面介电层280附近的高k介电层282的内部，n-偶极材料可以在晶体管200B为n型晶体管时降低其阈值电压，并且在晶体管200B为p型晶体管时增加其阈值电压。在各种实施例中，偶极层220可以通过ALD、CVD、PVD、热氧化或其他合适的方法来沉积，并且可以在约100至约450的温度范围内，在约1torr至约100torr的范围内的压力下沉积。此外，在各个实施例中，偶极层220被沉积到基本上均匀的厚度，该厚度在约
Figure BDA0003057796490000131
至约
Figure BDA0003057796490000132
的范围内，诸如从约
Figure BDA0003057796490000133
至约
Figure BDA0003057796490000134
在一些情况下，如果厚度太小(诸如小于
Figure BDA0003057796490000135
)，则n-偶极层220对于Vt调节可能太弱。如果厚度太大(诸如大于
Figure BDA0003057796490000136
)，则n-偶极层220可能对于Vt调节来说太强，并且可能在沟道层215中产生副作用，诸如迁移率降低。更进一步，可以基于期望的阈值电压调节量来设计偶极层220的材料和厚度。在一些实施例中，越厚的偶极层220使得晶体管200B的阈值电压的变化越大。在各种实施例中，使用诸如La2O3、Y2O3或TiO2的材料以及上面公开的厚度，可以将晶体管200B的阈值电压调高(对于p型晶体管)或调低(对于n型晶体管)，范围在约20mV至约450mV内。
在操作116处，方法100(图1B)形成另一图案化的硬掩模290，其覆盖晶体管200B并暴露晶体管200A。参考图9，图案化的硬掩模290包括与偶极层220的材料不同的材料，以在蚀刻偶极层220期间实现蚀刻选择性。此外，图案化的硬掩模290包括与高k介电层282的材料不同的材料，以在蚀刻图案化的硬掩模290期间实现蚀刻选择性。在一些实施例中，图案化的硬掩模290可以包括TiN、氧化铝或其他合适的材料。除了图案化的硬掩模290覆盖晶体管200B并且图案化的硬掩模284覆盖晶体管200A，图案化的硬掩模290的形成可以与图案化的硬掩模284的形成基本相同。例如，可以通过沉积、光刻和刻蚀工艺来形成图案化的硬掩模290，类似于针对图案化的硬掩模284所讨论的那些。
在操作118中，方法100(图1B)蚀刻偶极层220并将其从晶体管200A去除，而图案化的硬掩模290覆盖晶体管200B上方的偶极层220，如图10所示。蚀刻工艺完全去除晶体管200A中的沟道层215周围以及沟道层215与衬底202之间的偶极层220，从而在其中暴露高k介电层282。蚀刻工艺可以是干蚀刻工艺、湿蚀刻工艺或反应离子蚀刻工艺，相对于高k介电层282，其关于偶极层220具有高蚀刻选择性。在一些实施例中，蚀刻工艺是湿蚀刻工艺，相对于高k介电层282，其使用关于偶极层220具有高蚀刻选择性的蚀刻溶液。例如，蚀刻选择性可以为约10至约100，或者可以大于100。控制蚀刻工艺的参数(诸如蚀刻温度、蚀刻溶液浓度、蚀刻时间、其他合适的湿蚀刻参数或其组合)以确保完全去除晶体管200A中的偶极层220。例如，调节蚀刻时间(即，偶极层220暴露于湿蚀刻溶液中的时间)以完全去除偶极层220，而对高k介电层282的蚀刻最小(至不蚀刻)。在一些实施例中，相对于图案化的硬掩模290，蚀刻溶液还相对于偶极层220具有蚀刻选择性。在一些实施例中，蚀刻工艺部分蚀刻图案化的硬掩模290。
在操作120处，例如，相对于高k介电层282和偶极层220，方法100(图1B)使用相对于图案化的硬掩模290具有高蚀刻选择性的蚀刻工艺来去除图案化的硬掩模290。换句话说，蚀刻工艺完全去除图案化的硬掩模290，而对高k介电层282和偶极层220的蚀刻很少甚至没有蚀刻。蚀刻工艺可以是干蚀刻工艺、湿蚀刻工艺或反应性离子蚀刻工艺。在操作120完成之后，偶极层220暴露在晶体管200B中，而高k介电层282暴露在晶体管200A中，如图11所示。一些偶极层220可以保留在电介质鳍218上，这对随后的制造没有影响。
在操作122处，方法100(图1B)执行诸如图12所示的热驱入工艺222。在实施例中，热驱入工艺222是在约600至约1,000范围内的温度下用O2、N2或O2和N2环境的混合物进行的尖峰退火工艺或均热退火工艺。在另一实施例中，热驱入工艺222是在约300至约600的温度下用O2、N2或O2和N2环境的混合物进行约30分钟至约3个小时的炉退火工艺。在又一实施例中，热驱入工艺222是在约800至约1200的温度下用O2、N2、NH3、H2或其混合物进行约1毫秒至约10秒的激光退火工艺或微波退火工艺。选择以上温度范围，使得工艺222不会不利地影响器件200的现有结构和部件，并且仍然足以使偶极元件从偶极层220迁移(或扩散)到其下面的高k介电层282中。在操作106省略热驱入工艺的实施例中，热驱入工艺222还使偶极材料从偶极层216'扩散到其下面的沟道层215中。在本实施例中，高k介电层282的厚度被设计为使得偶极材料可以有效地透过高k介电层282。如图15中的框区域300所示，一些偶极元件220'扩散到高k介电层282的靠近界面介电层280的内部中，这将进一步讨论。
在操作124处，方法100(图1B)通过应用一个或多个蚀刻工艺从器件200去除偶极层220的任何剩余部分。所得的结构在图13中示出。如上所述，一些偶极元件220'保留在高k介电层282内。蚀刻工艺可以是干蚀刻工艺、湿蚀刻工艺、反应离子蚀刻工艺或另一蚀刻工艺，并且相对于高k介电层282，其关于偶极层220具有高蚀刻选择性。在操作124完成之后，高k介电层282暴露在晶体管200A和200B的栅极沟槽275中。
在操作126处，方法100(图1B)在晶体管200A和200B上方形成功函数金属层288，如图14所示。函数金属层288环绕每个沟道层215上方的高k介电层282。在各种实施例中，功函数金属层288可以完全或部分填充间隙277。功函数金属层288(与沟道材料和偶极材料组合)被设计为为晶体管200A和200B提供适当的功函数。在本实施例中，晶体管200A和200B的阈值电压的差异可以通过上面讨论的偶极结合(诸如将偶极元件216'和220'结合到晶体管200B的栅极介电层中)来完全调节，使得公共功函数金属层288可以用于晶体管200A和200B两者。这消除了对于晶体管200A和200B使用不同的功函数金属层的需要。因此，本公开的实施例使得能够使用比其他方法更薄的功函数金属层用于器件200，并且适用于小型化的多栅极器件，诸如GAA器件。要注意的是，功函数金属层288可以包括多个子层，但是对于晶体管200A和200B这两者仍然是公共层，其中晶体管200A和200B可以是相同导电类型的(两者都是NFET或者两者都是PFET)或相反的导电类型(一个是NFET，另一个是PFET)。
在实施例中，功函数金属层288不含铝。铝易于扩散或迁移，这可能会导致性能随时间下降。没有铝使功函数金属层288在器件200的整个使用寿命中相对更稳定。在一些实施例中，功函数金属层288包括Ti、Ag、Mn、Zr、TiC、TaC、TaCN、TaSiN、TiSiN、TiN、TaN、Ru、Mo、WN、WCN、ZrSi2、MoSi2、TaSi2、NiSi2、其他合适的功函数金属或其组合。在一些实施例中，功函数金属层288具有约2nm至约5nm的厚度。
在操作128处，方法100(图1B)为每个晶体管200A和200B形成栅电极层(或块金属层)350，如图15所示。例如，CVD工艺或PVD工艺沉积块金属层350，使得其填充栅极沟槽275的任何剩余部分(见图2B、图2C和图2D)。块金属层350包括合适的导电材料，诸如Al、W和/或Cu。块金属层350可以附加地或共同地包括其他金属、金属氧化物、金属氮化物、其他合适的材料或其组合。在一些实施方式中，在形成块金属层350之前，可选地(例如，通过ALD)在功函数金属层288上方形成阻挡层(未示出)，使得块金属层350设置在阻挡层上。在沉积块金属层350之后，然后可以执行平坦化工艺以从器件200去除多余的栅极材料。例如，执行CMP工艺直到ILD层270(图2B)的顶面暴露或直到电介质鳍218暴露。
在操作130处，方法100(图1B)可以执行其他操作，诸如形成电连接到S/D部件260的S/D接触件、形成电连接到块金属层350的栅极通孔以及形成将晶体管200A和200B连接到器件200的各个部分的多层互连件以形成完整的IC。
图15示出作为晶体管200B的一部分的框300的放大视图。参考图15，所描绘的实施例中的晶体管200B包括p-偶极元件216'和n-偶极元件220'。p-偶极元件216'沿着界面介电层280和沟道层215之间的界面分布。一些p-偶极元件216'分布在沟道层215的外部中以及沟道层215的内部周围。一些p-偶极元件216'分布在界面介电层280的内部中。换句话说，界面介电层280设置在沟道层215和偶极元件216'上。p-偶极元件216'分布的层215和280的厚度为d4。在实施例中，厚度d4在约
Figure BDA0003057796490000161
至
Figure BDA0003057796490000162
的范围内。如果厚度d4太小(诸如小于
Figure BDA0003057796490000163
)，则p-偶极元件216'的Vt调节效果可以忽略不计(或太弱)。如果厚度d4太大(诸如大于
Figure BDA0003057796490000164
)，则p-偶极元件216'的Vt调节效果可能太强，并且可能引起副作用，诸如沟道层215中的迁移率降低。
仍参考图15，n-偶极元件220'沿着界面介电层280和高k介电层282之间的界面分布。大部分n-偶极元件220'分布在高k介电层282的内部。即使未示出，一些n-偶极元件220'也可以分布在界面介电层280的外部中。换句话说，高k介电层282设置在界面介电层280和偶极元件220'上。n-偶极元件220'分布的层280和282的厚度为d6。在实施例中，厚度d6在约
Figure BDA0003057796490000171
至
Figure BDA0003057796490000172
的范围内。如果厚度d6太小(诸如小于
Figure BDA0003057796490000173
)，则n-偶极元件220'的Vt调节效果可以忽略不计(或太弱)。如果厚度d6太大(诸如大于
Figure BDA0003057796490000174
)，则n-偶极元件220'的Vt调节效果可能太强，并且可能引起副作用，诸如沟道层215中的迁移率降低。
仍然参考图15，n-偶极元件220'和p-偶极元件216'间隔开距离d5。在实施例中，距离d5在约
Figure BDA0003057796490000175
至
Figure BDA0003057796490000176
的范围内。在各种实施例中，距离d5可以小于、等于或大于界面介电层280的厚度。如果距离d5太小(诸如小于
Figure BDA0003057796490000177
)，则存在n-偶极元件和p-偶极元件会混合在一起并且会降低相应偶极元件的Vt调节能力的风险。如果距离d5太大(诸如大于
Figure BDA0003057796490000178
)，则n-偶极元件220'可能离沟道层215太远，这将降低n-偶极元件的Vt调节能力。因此，使距离d5处于所公开的范围内使得p-偶极元件和n-偶极元件两者共存并且各自实现其预期的Vt调节功能。
在图15所示的实施例中，晶体管200B结合了p-偶极元件和n-偶极元件两者。在替代实施例中，晶体管200B可以结合p-偶极元件，但是不结合n-偶极元件，如图16所示。为了简单起见，图16仅示出晶体管200B的框300(参见图15中的框300的位置)，并且省略了晶体管200B的其他部件。如图16所示，在沟道层215和/或界面介电层280中包括p-偶极元件216'，在高k介电层282中不包括n-偶极元件220'。为了实现该实施例，上面讨论的方法100的操作中的一些可以被省略。例如，在方法100的实施例中可以省略操作114、116、118、120、122和124以制造如图16所示的晶体管。
在另一替代实施例中，晶体管200B可以结合n-偶极元件，但是不结合p-偶极元件，如图17所示。为了简单起见，图17仅示出晶体管200B的框300(参见图15中的框300的位置)，并且省略了晶体管200B的其他部件。如图17所示，在沟道层215或界面介电层280中不包括p-偶极元件216'，在高k介电层282中包括n-偶极元件220'。为了实现该实施例，上面讨论的方法100的操作中的一些可以被省略。例如，在方法100的实施例中可以省略操作104、106和108以制造如图17所示的晶体管。应当注意，当省略操作106时，操作110将不形成p-偶极层或p-偶极元件。
在又一替代实施例中，操作114、116、118和120的顺序可以改变。例如，在形成n-偶极层220之前，方法100可以执行操作116以形成覆盖晶体管200A并暴露晶体管200B的图案化的硬掩模290'。然后，该方法可以执行操作114以在晶体管200B上选择性地沉积偶极层220。此后，该方法可以执行操作120以选择性地去除图案化的硬掩模290'。
在又一替代实施例中，可以重复方法100的一些操作以达到期望的Vt调节。例如，方法100的实施例可以重复操作114(n-偶极沉积)至122(热驱入)以递增地增加或减小晶体管200B的阈值电压。例如，在(操作114至操作122的)第一迭代中，操作114可以执行La2O3的原子层沉积达4个周期，一旦第一迭代完成，这可以将晶体管200B的Vt调节45mV。然后，在(操作114至操作122的)第二迭代中，操作114可以执行La2O3的原子层沉积达8个周期，一旦第二迭代完成，这可以将晶体管200B的Vt再调节90mV。通过使用两次迭代，可以将晶体管200B的Vt总共调节135mV。
图18示出图表400，其示出根据方法100的实施例的Vt调节能力。在该实施例中，为器件(诸如器件200)中的晶体管提供6个不同的阈值电压用于NFET
Figure BDA0003057796490000181
和6个不同的阈值电压用于PFET
Figure BDA0003057796490000182
在该示例中，p-偶极结合将PFET的阈值电压调整-180mV，而一个或多个n-偶极结合将PFET的阈值电压调整+45mV、+90mV或+180mV。在该示例中，PVt2是基线阈值电压，其中既不结合p-偶极也不结合n-偶极。阈值电压PVt6通过仅结合p-偶极来实现，阈值电压
Figure BDA0003057796490000183
通过仅结合n-偶极来实现，阈值电压
Figure BDA0003057796490000184
通过结合p-偶极和n-偶极来实现。以PVt5为例，晶体管具有p-偶极和n-偶极结合，并且其阈值电压被调整总计-135mV。如上所述，阈值电压NVt6是通过使用三次迭代(分别为45mV、90mV和180mV)结合n-偶极元件来实现的。阈值电压NVt5、Nvt4和NVt2是通过如上所述使用两次迭代结合n-偶极元件来实现的。阈值电压NVt3、Nvt1和PVt1是通过如上所述使用一次迭代结合n-偶极元件来实现的。阈值电压PVt3是通过如上所述使用两次迭代结合n-偶极元件和结合p-偶极元件来实现的。阈值电压PVt4和PVt5是通过如上所述使用一次迭代结合n-偶极元件和结合p-偶极元件来实现的。
图19和图1B示出方法100的替代实施例的流程图，其在下文中结合图20至图26进行描述。
在操作102处，方法100(图19)提供CMOS器件200的初始结构，其一部分在图2A-图2D中示出。上面已经讨论了该操作。
在操作140处，方法100(图19)在用于晶体管200A和200B两者的沟道层215上方以及在电介质鳍218和隔离部件230上方形成偶极层216'，如图20所示。偶极层216'包括p-偶极材料，诸如氧化锗、氧化铝、氧化镓、氧化锌或其他p-偶极材料，并且可以使用ALD、PVD、CVD或其他合适的沉积工艺来沉积。
在操作142处，方法100(图19)形成图案化的硬掩模292，其覆盖晶体管200B并暴露晶体管200A，如图21所示。可以通过沉积、光刻和蚀刻工艺来形成图案化的硬掩模292，诸如以上针对图案化的硬掩模284所讨论的那些。例如，图案化的硬掩模292可以包括牺牲层、BARC层和光刻胶。
在操作144处，方法100(图19)使用图案化的硬掩模292作为蚀刻掩模来蚀刻偶极层216'，从而从晶体管200A去除偶极层216'，如图22所示。蚀刻工艺可以是干蚀刻、湿蚀刻、反应离子蚀刻或其他合适的工艺。调节蚀刻工艺以选择性地去除偶极层216'，并且对沟道层215、电介质鳍218和隔离部件230的蚀刻很少，甚至没有蚀刻。
在操作146处，方法100(图19)去除图案化的硬掩模292，如图23所示。可以通过蚀刻工艺来去除图案化的硬掩模292，该蚀刻工艺被调节为选择性地去除图案化的硬掩模292，而对电介质鳍218、隔离部件230、沟道层215和偶极层216'的蚀刻很少或没有蚀刻。蚀刻工艺可以包括湿蚀刻工艺、干蚀刻工艺或其他合适的蚀刻工艺。
在操作148处，方法100(图19)执行热驱入工艺，以便将来自偶极层216'的一些元件驱动到沟道层215的外部。操作148的方面与操作107类似。在一些实施例中，在方法100中省略操作148。
在操作150处，方法100(图19)形成界面介电层280，其环绕晶体管200A中的沟道层215并环绕晶体管200B中的偶极层216'，如图24所示。可以使用ALD、CVD或其他合适的工艺来沉积界面介电层280。在实施例中，界面介电层280包括介电材料，诸如SiO2、HfSiO、SiON、其他含硅介电材料、其他合适的介电材料或其组合。
在操作112处，方法100(图19)在界面层280上方形成高k介电层282，如图25所示。上面已经参考图1A和图7描述了该操作。随后，方法100执行如图1A和图1B所示以及如上所述的操作114至130。例如，方法100在高k介电层282上方形成偶极层220(操作114，图8)、形成覆盖晶体管200B的图案化的硬掩模(操作116，图9)、从晶体管200A去除偶极层220(操作118，图10)、去除图案化的硬掩模(操作120，图11)、执行热驱入工艺(操作122，图12)、从晶体管200B去除偶极层220的其余部分(操作124，图13)、在晶体管200A和200B中形成功函数金属层(操作126，图14)、形成栅电极层350(操作128，图26)以及执行进一步的制造(操作130)。图26示出根据图19和图1B所示的方法100的实施例的在操作128已经完成之后的器件200。这也实现了使用n-偶极和p-偶极材料两者来调节晶体管200B的阈值电压。
图27和图1B示出方法100的另一替代实施例的流程图，其在下文中结合图28至图36进行描述。
在操作102处，方法100(图27)提供CMOS器件200的初始结构，其一部分在图2A-图2D中示出。上面已经讨论了该操作。
在操作160处，方法100(图27)形成界面介电层280，其环绕晶体管200A和200B中的沟道层215，如图28所示。在实施例中，界面介电层280包括介电材料，诸如SiO2、HfSiO、SiON、其他含硅介电材料、其他合适的介电材料或其组合。在实施例中，界面层280通过本文所述的任何工艺形成，诸如热氧化、化学氧化、ALD、CVD、其他合适的工艺或其组合。
在操作162处，方法100(图27)在界面层280上方形成偶极层220，如图29所示。操作162的方面与操作114类似。例如，偶极层220包括n-偶极材料，诸如氧化镧(La2O3)、氧化钇(Y2O3)、氧化钛(TiO2)或其他合适的n-偶极材料，并且可以通过ALC、CVD、PVD、热氧化或其他合适的方法来沉积。
在操作164处，方法100(图27)对偶极层220进行图案化，使得将其从晶体管200A去除而保持在晶体管200B上方。这可以涉及多种工艺，诸如光刻和蚀刻工艺。例如，操作164形成图案化的硬掩模292，其覆盖晶体管200B并暴露晶体管200A，如图30所示。这方面类似于操作142。然后，操作164使用图案化的硬掩模292作为蚀刻掩模来蚀刻偶极层220，从而从晶体管200A去除偶极层220，如图31所示。蚀刻工艺可以是干蚀刻、湿蚀刻、反应离子蚀刻或其他合适的工艺。调节蚀刻工艺以选择性地去除偶极层220，并且对沟道层215、电介质鳍218和隔离部件230的蚀刻很少，甚至没有蚀刻。然后，操作164去除图案化的硬掩模292，如图32所示。可以通过蚀刻工艺来去除图案化的硬掩模292，该蚀刻工艺被调节为选择性地去除图案化的硬掩模292，而对电介质鳍218、隔离部件230、沟道层215和偶极层220的蚀刻很少或没有蚀刻。蚀刻工艺可以包括湿蚀刻工艺、干蚀刻工艺或其他合适的蚀刻工艺。
在操作166处，方法100(图27)执行热驱入工艺，以便将来自偶极层220的一些元件驱动到界面层280中。操作166的方面与操作107类似。在一些实施例中，在方法100中省略操作166。
在操作168处，方法100(图27)去除偶极层220中未被驱入界面层280中的其余部分，如图33所示。操作168可以应用一种或多种蚀刻工艺。蚀刻工艺可以是干蚀刻工艺、湿蚀刻工艺、反应离子蚀刻工艺或另一蚀刻工艺，并且相对于界面层280，其关于偶极层220具有高蚀刻选择性。如图33所示，晶体管200B的界面层280现在包括来自偶极层220的偶极材料220'。
在操作112处，方法100(图27)在界面层280上方形成高k介电层282，如图34所示。上面已经参考图1A和图7描述了该操作。
在操作170处，方法100(图27)在高k介电层282上方形成偶极层216，如图35所示。偶极层216'包括p-偶极材料，诸如氧化锗、氧化铝、氧化镓、氧化锌或其他p-偶极材料，并且可以使用ALD、PVD、CVD或其他合适的沉积工艺来沉积。随后，方法100执行如图1B所示以及如上所述的操作116至130。例如，方法100形成覆盖晶体管200B的图案化的硬掩模(操作116，图9)、从晶体管200A去除偶极层216(操作118，图10)、去除图案化的硬掩模(操作120，图11)、执行热驱入工艺(操作122，图12)、从晶体管200B去除偶极层216的其余部分(操作124，图13)、在晶体管200A和200B中形成功函数金属层(操作126，图14)、形成栅电极层350(操作128，图36)以及执行进一步的制造(操作130)。图36示出根据图27和图1B所示的方法100的实施例的在操作128已经完成之后的器件200。如图36所示，界面层280(特别是界面层280的靠近高k介电层282的部分)包括n-偶极材料220'，而高k介电层282(特别是高k介电层282的靠近功函数金属层288的部分)包括p-偶极材料216'。这也实现了使用n-偶极和p-偶极材料两者来调节晶体管200B的阈值电压。
虽然不旨在限制，但是本发明的一个或多个实施例对半导体器件及其形成提供许多益处。例如，本公开的实施例提供了一种用于将p-偶极元件和/或n-偶极元件结合到晶体管的栅极介电层中的方法，从而在晶体管的阈值电压中提供了极大的多样性和灵活性。使用本公开消除了对功函数金属层进行图案化的需要，使其非常适用于纳米尺寸的晶体管并实现了持续的缩小。具有微调阈值电压的能力意味着可以为晶体管提供降低的阈值电压和更快的操作速度。本实施例可以容易地集成到现有的CMOS制造工艺中。
在一个示例方面中，本公开针对一种方法，该方法包括：在衬底上方提供半导体沟道层；形成环绕半导体沟道层的第一偶极层；形成环绕第一偶极层的界面介电层；形成环绕界面介电层的高k介电层；形成环绕高k介电层的第二偶极层；执行热工艺以将至少一些偶极元件从第二偶极层驱入高k介电层中；去除第二偶极层；以及形成环绕高k介电层的功函数金属层。
在该方法的一些实施例中，第一偶极层包括p-偶极材料，第二偶极层包括n-偶极材料。在另一实施例中，第一偶极层包括氧化锗、氧化铝、氧化镓或氧化锌。在又一实施例中，第二偶极层包括氧化镧、氧化钇或氧化钛。
在该方法的一些实施例中，功函数金属层不含铝。在另一实施例中，功函数金属层包括氮化钛、氮化钽、碳氮化钨或氮化钛硅。
在另一个示例方面中，本公开针对一种方法。该方法包括：在衬底上方提供第一沟道层和第二沟道层；形成环绕第二沟道层而不环绕第一沟道层的第一偶极层；形成环绕第一偶极层和第一沟道层的界面介电层；形成环绕界面介电层的高k介电层；形成环绕第二沟道层上方的高k介电层而不环绕第一沟道层上方的高k介电层的第二偶极层；执行热工艺以将至少一些偶极元件从第二偶极层驱入第二沟道层上方的高k介电层中；去除第二偶极层；以及在第一和第二沟道层上方形成环绕高k介电层的功函数金属层。
在实施例中，该方法还包括在第一和第二沟道层两者上方的功函数金属层上方形成栅电极层。在另一实施例中，功函数金属层填充相邻的第一沟道层之间的间隙，填充相邻的第二沟道层之间的间隙，并且不含铝。
在该方法的实施例中，第一偶极层包括氧化锗、氧化铝、氧化镓或氧化锌。在另一实施例中，第二偶极层包括氧化镧、氧化钇或氧化钛。
在该方法的实施例中，第一偶极层的形成和界面介电层的形成包括：形成图案化的硬掩模，该图案化的硬掩模覆盖第一沟道层而暴露第二沟道层；在第二沟道层上方而不在图案化的硬掩模上方选择性地沉积覆层；选择性地去除图案化的硬掩模而不去除覆层；以及对第一沟道层、覆层和第二沟道层执行利用含氧清洁溶液的清洁工艺，获得环绕第二沟道层的第一偶极层以及环绕第一沟道层和第一偶极层的界面介电层。在另一实施例中，第一和第二沟道层包括晶体硅，覆层包括锗，第一偶极层包括二氧化锗，并且界面介电层包括二氧化硅。在又一实施例中，含氧清洁溶液包括标准清洁溶液1(SC1)或标准清洁溶液2(SC2)。
在该方法的实施例中，第二偶极层的形成包括：在第一和第二沟道层两者上方沉积环绕高k介电层的第二偶极层；形成覆盖第二沟道层上方的第二偶极层并暴露第一沟道层上方的第二偶极层的图案化的硬掩模；选择性地去除第一沟道层上方的第二偶极层，以暴露第一沟道层上方的高k介电层；以及选择性地去除图案化的硬掩模以暴露第二沟道层上方的第二偶极层。
在又一示例性方面中，本公开针对一种半导体结构，包括：衬底；半导体沟道层，位于衬底上方；p-偶极材料，位于半导体沟道层周围；界面介电层，位于p-偶极材料和半导体沟道层上方；n-偶极材料，位于界面介电层上方；高k介电层，位于n-偶极材料和界面介电层上方；以及功函数金属层，位于高k介电层上方并环绕每个半导体沟道层。
在半导体结构的实施例中，半导体沟道层包括晶体硅，并且p-偶极材料包括锗、铝、镓或锌。在另一实施例中，界面介电层包括二氧化硅，并且n-偶极材料包括镧、钇或钛。
在半导体结构的另一实施例中，功函数金属层基本不含铝。在另一实施例中，半导体结构还包括位于功函数金属层上方的栅电极层。
本申请的实施例提供了一种方法，包括：在衬底上方提供半导体沟道层；形成环绕所述半导体沟道层的第一偶极层；形成环绕所述第一偶极层的界面介电层；形成环绕所述界面介电层的高k介电层；形成环绕所述高k介电层的第二偶极层；执行热工艺以将至少一些偶极元件从所述第二偶极层驱入所述高k介电层中；去除所述第二偶极层；以及形成环绕所述高k介电层的功函数金属层。在一些实施例中，第一偶极层包括p-偶极材料，并且所述第二偶极层包括n-偶极材料。在一些实施例中，第一偶极层包括氧化锗、氧化铝、氧化镓或氧化锌。在一些实施例中，第二偶极层包括氧化镧、氧化钇或氧化钛。在一些实施例中，功函数金属层不含铝。在一些实施例中，功函数金属层包括氮化钛、氮化钽、碳氮化钨或氮化钛硅。
本申请的实施例提供了一种方法，包括：在衬底上方提供第一沟道层和第二沟道层；形成环绕所述第二沟道层而不环绕所述第一沟道层的第一偶极层；形成环绕所述第一偶极层和所述第一沟道层的界面介电层；形成环绕所述界面介电层的高k介电层；形成环绕所述第二沟道层上方的高k介电层而不环绕所述第一沟道层上方的高k介电层的第二偶极层；执行热工艺以将至少一些偶极元件从所述第二偶极层驱入所述第二沟道层上方的高k介电层中；去除所述第二偶极层；以及在所述第一沟道层和所述第二沟道层上方形成环绕所述高k介电层的功函数金属层。在一些实施例中，还包括：在所述第一沟道层和所述第二沟道层两者上方的功函数金属层上方形成栅电极层。在一些实施例中，功函数金属层填充相邻的第一沟道层之间的间隙，填充相邻的第二沟道层之间的间隙，并且不含铝。在一些实施例中，第一偶极层包括氧化锗、氧化铝、氧化镓或氧化锌。在一些实施例中，第二偶极层包括氧化镧、氧化钇或氧化钛。在一些实施例中，第一偶极层的形成和所述界面介电层的形成包括：形成覆盖所述第一沟道层而暴露所述第二沟道层的图案化的硬掩模；在所述第二沟道层上方而不在所述图案化的硬掩模上方选择性地沉积覆层；选择性地去除所述图案化的硬掩模而不去除所述覆层；以及对所述第一沟道层、所述覆层和所述第二沟道层执行利用含氧清洁溶液的清洁工艺，获得环绕所述第二沟道层的第一偶极层以及环绕所述第一沟道层和所述第一偶极层的界面介电层。在一些实施例中，第一沟道层和所述第二沟道层包括晶体硅，所述覆层包括锗，所述第一偶极层包括二氧化锗，并且所述界面介电层包括二氧化硅。在一些实施例中，含氧清洁溶液包括标准清洁溶液1(SC1)或标准清洁溶液2(SC2)。在一些实施例中，第二偶极层的形成包括：在所述第一沟道层和所述第二沟道层两者上方沉积环绕所述高k介电层的第二偶极层；形成覆盖所述第二沟道层上方的第二偶极层并暴露所述第一沟道层上方的第二偶极层的图案化的硬掩模；选择性地去除所述第一沟道层上方的第二偶极层，以暴露所述第一沟道层上方的高k介电层；以及选择性地去除所述图案化的硬掩模以暴露所述第二沟道层上方的第二偶极层。
本申请的实施例还提供一种半导体结构，包括：衬底；半导体沟道层，位于所述衬底上方；p-偶极材料，位于所述半导体沟道层周围；界面介电层，位于所述p-偶极材料和所述半导体沟道层上方；n-偶极材料，位于所述界面介电层上方；高k介电层，位于所述n-偶极材料和所述界面介电层上方；以及功函数金属层，位于所述高k介电层上方并环绕每个半导体沟道层。在一些实施例中，半导体沟道层包括晶体硅；并且所述p-偶极材料包括锗、铝、镓或锌。在一些实施例中，界面介电层包括二氧化硅；并且所述n-偶极材料包括镧、钇或钛。在一些实施例中，功函数金属层基本不含铝。在一些实施例中，还包括位于所述功函数金属层上方的栅电极层。
以上论述了若干实施例的部件，使得本领域的技术人员可以更好地理解本发明的各个实施例。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他的处理和结构以用于达到与本发明所介绍实施例相同的目的和/或实现相同优点。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种半导体器件制造方法，包括：
在衬底上方提供半导体沟道层；
形成环绕所述半导体沟道层的第一偶极层；
形成环绕所述第一偶极层的界面介电层；
形成环绕所述界面介电层的高k介电层；
形成环绕所述高k介电层的第二偶极层；
执行热工艺以将至少一些偶极元件从所述第二偶极层驱入所述高k介电层中；
去除所述第二偶极层；以及
形成环绕所述高k介电层的功函数金属层。
2.根据权利要求1所述的半导体器件制造方法，其中，所述第一偶极层包括p-偶极材料，并且所述第二偶极层包括n-偶极材料。
3.根据权利要求2所述的半导体器件制造方法，其中，所述第一偶极层包括氧化锗、氧化铝、氧化镓或氧化锌。
4.根据权利要求2所述的半导体器件制造方法，其中，所述第二偶极层包括氧化镧、氧化钇或氧化钛。
5.根据权利要求1所述的半导体器件制造方法，其中，所述功函数金属层不含铝。
6.根据权利要求5所述的方法，其中，所述功函数金属层包括氮化钛、氮化钽、碳氮化钨或氮化钛硅。
7.一种半导体器件制造方法，包括：
在衬底上方提供第一沟道层和第二沟道层；
形成环绕所述第二沟道层而不环绕所述第一沟道层的第一偶极层；
形成环绕所述第一偶极层和所述第一沟道层的界面介电层；
形成环绕所述界面介电层的高k介电层；
形成环绕所述第二沟道层上方的高k介电层而不环绕所述第一沟道层上方的高k介电层的第二偶极层；
执行热工艺以将至少一些偶极元件从所述第二偶极层驱入所述第二沟道层上方的高k介电层中；
去除所述第二偶极层；以及
在所述第一沟道层和所述第二沟道层上方形成环绕所述高k介电层的功函数金属层。
8.根据权利要求7所述的半导体器件制造方法，还包括：
在所述第一沟道层和所述第二沟道层两者上方的功函数金属层上方形成栅电极层。
9.根据权利要求8所述的半导体器件制造方法，其中，所述功函数金属层填充相邻的第一沟道层之间的间隙，填充相邻的第二沟道层之间的间隙，并且不含铝。
10.一种半导体结构，包括：
衬底；
半导体沟道层，位于所述衬底上方；
p-偶极材料，位于所述半导体沟道层周围；
界面介电层，位于所述p-偶极材料和所述半导体沟道层上方；
n-偶极材料，位于所述界面介电层上方；
高k介电层，位于所述n-偶极材料和所述界面介电层上方；以及
功函数金属层，位于所述高k介电层上方并环绕每个半导体沟道层。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11211381B2 (en) * 2019-01-29 2021-12-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US11600533B2 (en) * 2020-09-18 2023-03-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device fabrication methods and structures thereof
US12009400B2 (en) * 2021-02-14 2024-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. Device providing multiple threshold voltages and methods of making the same
US11997849B2 (en) * 2021-05-25 2024-05-28 Applied Materials, Inc. V-NAND stacks with dipole regions
US20230420531A1 (en) * 2022-06-27 2023-12-28 Intel Corporation Fabrication of gate-all-around integrated circuit structures having common metal gates and having gate dielectrics with an opposite polarity dipole layer
US20240222195A1 (en) * 2022-12-30 2024-07-04 Applied Materials, Inc. Dipole formation processes
US20240266414A1 (en) * 2023-02-07 2024-08-08 Applied Materials, Inc. Multi-vt integration scheme for semiconductor devices

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9245805B2 (en) 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
US8962400B2 (en) 2011-07-07 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ doping of arsenic for source and drain epitaxy
US8841701B2 (en) 2011-08-30 2014-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device having a channel defined in a diamond-like shape semiconductor structure
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8847293B2 (en) 2012-03-02 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structure for semiconductor device
US8836016B2 (en) 2012-03-08 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods with high mobility and high energy bandgap materials
US8853025B2 (en) 2013-02-08 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET/tri-gate channel doping for multiple threshold voltage tuning
US9093514B2 (en) 2013-03-06 2015-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Strained and uniform doping technique for FINFETs
US9299840B2 (en) * 2013-03-08 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods for forming the same
KR102056582B1 (ko) * 2013-06-05 2020-01-22 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
KR102230196B1 (ko) * 2015-04-23 2021-03-19 삼성전자주식회사 반도체 소자 및 그 제조방법
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
KR20170135115A (ko) * 2016-05-30 2017-12-08 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102664033B1 (ko) * 2017-02-06 2024-05-07 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10770353B2 (en) 2017-11-16 2020-09-08 Samsung Electronics Co., Ltd. Method of forming multi-threshold voltage devices using dipole-high dielectric constant combinations and devices so formed
US10566435B2 (en) 2018-04-06 2020-02-18 International Business Machines Corporation Gate stack quality for gate-all-around field-effect transistors
US10319846B1 (en) 2018-05-09 2019-06-11 International Business Machines Corporation Multiple work function nanosheet field-effect transistors with differential interfacial layer thickness
US11329136B2 (en) 2018-06-01 2022-05-10 International Business Machines Corporation Enabling anneal for reliability improvement and multi-Vt with interfacial layer regrowth suppression
KR102629425B1 (ko) * 2018-07-13 2024-01-26 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
US10692866B2 (en) 2018-07-16 2020-06-23 International Business Machines Corporation Co-integrated channel and gate formation scheme for nanosheet transistors having separately tuned threshold voltages
US10615257B2 (en) 2018-09-07 2020-04-07 International Business Machines Corporation Patterning method for nanosheet transistors
KR20210050027A (ko) * 2019-10-25 2021-05-07 삼성전자주식회사 반도체 소자 및 그의 제조 방법
US11610822B2 (en) * 2020-01-31 2023-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Structures for tuning threshold voltage
US11670723B2 (en) * 2020-05-12 2023-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Silicon channel tempering
US11791218B2 (en) * 2020-05-20 2023-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Dipole patterning for CMOS devices
US11600533B2 (en) * 2020-09-18 2023-03-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device fabrication methods and structures thereof

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