TWI792482B - 半導體積體電路結構及其製造方法 - Google Patents

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江國誠
黃懋霖
朱龍琨
余佳霓
程冠倫
王志豪
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    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate

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Abstract

一種半導體積體電路結構的製造方法，包括提供多個半導體通道層於基板上方；形成第一偶極（dipole）層包繞半導體通道層；形成界面介電層包繞第一偶極層；形成高介電常數介電層包繞界面介電層；形成第二偶極層包繞高介電常數介電層；執行熱處理以從第二偶極層驅動至少一些的偶極元素至高介電常數介電層之中；移除第二偶極層；以及形成功函數金屬層包繞高介電常數介電層。

Description

半導體積體電路結構及其製造方法
本發明實施例是關於積體電路(integrated circuit；IC)裝置，特別是關於具有互補式金氧半(complementary metal-oxide-semiconductor；CMOS)裝置的積體電路裝置。
電子產業對更小及更快的電子裝置經歷了不斷增長的需求，其同時能支持大量越來越複雜及精密的功能性。因此，在半導體產業中一直存在製造低成本、高效能、及低功耗積體電路(integrated circuit；IC)的趨勢。迄今為止，這些目標很大部分已藉由微縮化半導體積體電路尺寸(例如，最小積體電路部件尺寸)來實現且因此改善了生產效率及降低了相關成本。然而，此微縮化也同樣增加了半導體生產製程複雜度。因此，若要在半導體積體電路及裝置中實現持續的進展，也需要在半導體生產製程及技術中有近似的進展。
半導體積體電路及裝置進展的一個領域為如何為互補式金氧半(complementary metal-oxide-semiconductor；CMOS)裝置提供多臨界(threshold)電壓(Vt)以提高一些電晶體的性能表現，同時降低一些其他電晶體的功率消耗。特別是，對多閘極裝置來說，提供多臨界電壓一直受到挑戰，多閘極裝置 為諸如鰭式場效電晶體(Fin Field-Effect Transistor；FinFET)、包含奈米線裝置以及奈米片裝置的全繞式閘極(gate-all-around；GAA)裝置、以及其他類型的多閘極裝置。其中一個原因為這些裝置都非常的小，且沒有太多的空間能使用不同的功函數金屬來調整其臨界電壓。因此，儘管現有的互補式金氧半裝置(特別是多閘極裝置)與其製造的方法通常都能滿足其預期的目的，但並非在所有面向上都完全令人滿意。
本發明實施例提供一種半導體積體電路結構的製造方法，包括提供多個半導體通道層於基板上方；形成第一偶極(dipole)層包繞半導體通道層；形成界面介電層包繞第一偶極層；形成高介電常數介電層包繞界面介電層；形成第二偶極層包繞高介電常數介電層；執行熱處理以從第二偶極層驅動至少一些的偶極元素至高介電常數介電層之中；移除第二偶極層；以及形成功函數金屬層包繞高介電常數介電層。
本發明實施例提供一種半導體積體電路結構的製造方法，包括提供多個第一通道層以及多個第二通道層於基板上方；形成第一偶極層包繞第二通道層而不包繞第一通道層；形成界面介電層包繞第一偶極層以及第一通道層；形成高介電常數介電層包繞界面介電層；形成第二偶極層包繞位於第二通道層上方的高介電常數介電層而不包繞位於第一通道層上方的高介電常數介電層；執行熱處理以從第二偶極層驅動至少一些的偶極元素至位於第二通道層上方的高介電常數介電層之中；移除第二偶極層；以及形成功函數金屬層包繞位於該些第一通道層與該些第二通道層兩者上方的該高介電常數介電層。
本發明實施例提供一種半導體積體電路結構，包括基板；多個半導體通道層，於基板上方；p型偶極材料，圍繞半導體通道層；界面介電層，於p型偶極材料上方與半導體通道層上方；n型偶極材料，於界面介電層上方；高介電常數介電層，於n型偶極材料上方與界面介電層上方；以及功函數金屬層，於高介電常數介電層上方且包繞每個半導體通道層。
200:裝置
200A:電晶體
200B:電晶體
202:基板
204A:主動區
204B:主動區
206A:閘極區
206B:閘極區
215:半導體層
216:包覆層
216’:偶極層
218:介電鰭片
220:偶極層
220’:偶極元素
222:熱驅入製程
230:隔離部件
247:閘極間隔物
255:內間隔物
260:源極/汲極部件
268:接觸蝕刻停止層
270:層間介電層
275:閘極溝槽
277:間隙
280:界面介電層
282:高介電常數介電層
284:圖案化硬遮罩
288:功函數金屬層
290:圖案化硬遮罩
292:圖案化硬遮罩
300:方框
350:閘極電極層
400:圖表
A1-A1:剖線
A2-A2:剖線
B1-B1:剖線
B2-B2:剖線
d1:間距
d2:間距
d3:寬度
d4:厚度
d5:距離
d6:厚度
NVt1~NVt6:臨界電壓
PVt1~PVt6:臨界電壓
S1:間距
由以下的詳細敘述配合所附圖式，可最好地理解本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用於說明。事實上，可任意地放大或縮小各種元件的尺寸，以清楚地表現出本發明實施例之特徵。
第1A圖以及第1B圖是根據本揭露的各種面向，繪示出製造互補式金氧半裝置的方法流程圖。
第2A圖是根據本揭露的各種面向，繪示出部分的互補式金氧半裝置的圖解俯視示意圖。第2B、2C圖以及第2D圖是根據本揭露的實施例，繪示出第2A圖中部分的互補式金氧半裝置的圖解剖面示意圖。
第3、4、5、6、7、8、9、10、11、12、13、14圖以及第15圖是根據本揭露的各種面向，繪示出第2A圖中部分的互補式金氧半裝置於各種製造階段(諸如與第1A圖及第1B圖相關的那些方法)的圖解剖面示意圖。
第16圖以及第17圖是根據本揭露的一些面向，繪示出第2A圖中部分的互補式金氧半裝置的圖解剖面示意圖。
第18圖是根據本揭露的一些實施例，繪示出可調整的各種臨界電壓的布局 示意圖。
第19圖是根據本揭露的各種面向，繪示出製造互補式金氧半裝置的方法流程圖。
第20、21、22、23、24、25圖以及第26圖是根據本揭露的各種面向，繪示出第2A圖中部分的互補式金氧半裝置於各種製造階段(諸如與第19圖及第1B圖相關的那些方法)的圖解剖面示意圖。
第27圖是根據本揭露的各種面向，繪示出製造互補式金氧半裝置的方法流程圖。
第28、29、30、31、32、33、34、35圖以及第36圖是根據本揭露的各種面向，繪示出第2A圖中部分的互補式金氧半裝置於各種製造階段(諸如與第27圖及第1B圖相關的那些方法)的圖解剖面示意圖。
以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在各種範例中重複參考數值以及/或字母。如此重複是為了簡明和清楚之目的，而非用以表示所討論的不同實施例及/或配置之間的關係。
再者，其中可能用到與空間相對用詞，例如「在......之下」、「下 方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個(些)部件或特徵與另一個(些)部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，其中所使用的空間相對形容詞也將依轉向後的方位來解釋。更再者，當使用「大約」、「近似」等描述一個數字或數字範圍時，此用語意圖涵蓋合理範圍內的數字，此範圍是根據本領域具有通常知識者所理解的製造過程中固有出現的變異而加以考量。例如，基於製造具有該數字相關特徵的部件的已知製造公差，數字的數量或範圍涵蓋了包括所述數字在內的合理範圍，例如所述數字的+/-10%以內。例如，本領域具有通常知識者已知與沈積材料層相關的製造公差為+/- 10%，具有「約5奈米」厚度的材料層可以涵蓋4.5奈米至5.5奈米的尺寸範圍，或者涵蓋4.0奈米至5.0奈米的尺寸範圍等。
本發明實施例是關於積體電路裝置，特別是關於同時具有n型金氧半場效電晶體(metal-oxide-semiconductor field effect transistors；MOSFETs)與p型金氧半場效電晶體的積體電路裝置。換句話說，積體電路裝置為互補式金氧半裝置。在某些方面，本發明實施例是關於調整互補式金氧半裝置的臨界電壓(Vt)，藉由在各自裝置的閘極介電層之中結合(incorporating)不同類型的偶極材料，以提供多臨界電壓於n型金氧半場效電晶體(NMOSFET)裝置，以及提供多臨界電壓於p型金氧半場效電晶體(PMOSFET)裝置。例如，本揭露的一些實施例可結合n型偶極材料至n型金氧半場效電晶體的閘極介電層之中以進一步減少其臨界電壓，以及結合p型偶極材料至p型金氧半場效電晶體的閘極介電層之中以進一步減少其臨界電壓。又例如，本揭露的一些實施例可結合n型 偶極材料至p型金氧半場效電晶體的閘極介電層之中以增加其臨界電壓，以及結合p型偶極材料至n型金氧半場效電晶體的閘極介電層之中以增加其臨界電壓。再例如，本揭露的一些實施例可同時結合p型偶極材料與n型偶極材料至電晶體(可為n型金氧半場效電晶體或p型金氧半場效電晶體)的閘極介電層之中以調整電晶體的臨界電壓。有利的是，使用本揭露的內容，藉由加入偶極材料，即使是相同的功函數金屬，n型金氧半場效電晶體以及p型金氧半場效電晶體都可以彈性地提供多臨界電壓。此避免了圖案化功函數金屬的必要，且此製程非常適合於奈米等級的電晶體，諸如鰭式場效電晶體以及全繞式閘極電晶體。
第1A圖以及第1B圖是根據本揭露的各種面向，繪示出製造互補式金氧半裝置的方法100流程圖。在一些實施例中，方法100製造了包含p型全繞式閘極電晶體以及n型全繞式閘極電晶體的多閘極裝置。本揭露也考慮了額外的製程。可提供額外的步驟於方法100之前、期間、及之後，且一些描述的步驟可以為了方法100的額外實施例被替換、消除、或移動。根據一些實施例，下方將結合繪示出部分的互補式金氧半裝置200的第2A圖至第17圖對方法100進行描述。第2A圖是根據本揭露的各種面向，繪示出部分的互補式金氧半裝置200於與第1A圖及第1B圖相關的方法100的各個製造階段的圖解俯視示意圖。第2B圖至第17圖是根據本揭露的各種面向，繪示出部分的互補式金氧半裝置200於與第1A圖及第1B圖相關的方法100的各個製造階段的圖解剖面示意圖。
在本發明實施例中，裝置200為多閘極(multi-gate/multigate)裝置，且可被包含在微處理器、記憶體、及/或其他積體電路裝置中。在一些實施例中，裝置200為積體電路晶片、系統單晶片(system on chip；SoC)、或上述部分的一部份，裝置200包含了各種被動以及主動微電子裝置諸如電阻器、電容 器、電感器、二極體、p型場效電晶體(PFETs)、n型場效電晶體(NFETs)、金氧半場效電晶體、互補式金氧半電晶體、雙極性電晶體(bipolar junction transistors；BJTs)、橫向擴散金氧半電(laterally diffused MOS；LDMOS)晶體、高壓電晶體、高頻電晶體、其它合適的元件、或上述之組合。在一些實施例中，多閘極裝置200包含在非揮發性(non-volatile)記憶體中，諸如非揮發性隨機存取記憶體(non-volatile random access memory；NVRAM)、快閃記憶體(flash memory)、電子抹除式可複寫唯讀記憶體(electrically erasable programmable read only memory；EEPROM)、電子可複寫唯讀記憶體(electrically programmable read only memory；EPROM)、其他合適的記憶體類型、或上述之組合。為了清楚起見，第2A-17圖已被簡化以更好地理解本揭露的發明概念。額外的部件可被加至裝置200中，且一些下方描述的部件可以為了裝置200的其他實施例被替換、消除、或調整。下方將結合方法100的實施例對裝置200的製造進行描述。
在操作步驟102，方法100(第1A圖)提供了互補式金氧半裝置200的初始結構，上述之一部分繪示於第2A-2D圖中。特別是，第2A圖繪示出包含兩個電晶體200A以及200B的互補式金氧半裝置200，其可以是相同的導電類型或相反的導電類型。例如，電晶體200A與200B可以皆為n型電晶體、皆為p型電晶體、或者為一個n型電晶體與一個p型電晶體。電晶體200A包含主動區204A以及通常垂直於主動區204A的閘極區206A。主動區204A包含一對的源極/汲極區以及在此對的源極/汲極區之間的通道區。閘極區206A與通道區嚙合(engages)。同樣地，電晶體200B包含主動區204B以及閘極區206B。第2B圖是根據實施例繪示出裝置200的剖面示意圖，其可以為電晶體200A或電晶體200B各自沿著第2A圖的A1-A1剖線或B1-B1剖線的剖面示意圖。第2C圖是根據實施例繪示出裝置 200的剖面示意圖，其可以為電晶體200A或電晶體200B各自沿著第2A圖的A2-A2剖線或B2-B2剖線的剖面示意圖。在實施例中，兩個電晶體200A與200B於裝置200上彼此相鄰，如第2D圖所繪示。作為替代，在另一實施例中(未繪出)兩個電晶體200A與200B並未彼此相鄰。第2B、2C圖以及第2D圖中繪示的實施例為奈米片場效電晶體，奈米片場效電晶體的通道層215為薄片形狀。為了清楚起見，電晶體200A以及電晶體200B已被繪示為具有相同的配置(configuration)以更好地理解本揭露的發明概念。在各種實施例中，電晶體200A以及電晶體200B可具有不同的配置。例如，其可具有不同的通道數及/或通道層215可為不同的形狀或尺寸。再例如，電晶體200A以及電晶體200B任一個都可為鰭式場效電晶體、奈米線場效電晶體、奈米片場效電晶體、或平面場效電晶體。在下方的討論中，電晶體200A被描述為未結合偶極材料，而電晶體200B被描述為結合了p型偶極材料與n型偶極材料兩者以調整臨界電壓。在各種實施例中，無論是電晶體200A或電晶體200B或電晶體200A與200B兩者都可不結合偶極材料、僅結合(多個)p型偶極材料、僅結合(多個)n型偶極材料、或結合(多個)p型偶極材料與(多個)n型偶極材料兩者以調整上述之臨界電壓。
參見第2B、2C圖以及第2D圖，裝置200包含基板(例如，晶圓)202。在描述的實施例中，基板202包含矽。作為替代或者額外地，基板202包含另一元素半導體，諸如鍺；化合物半導體，諸如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦；合金半導體，諸如矽鍺(SiGe)、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP；或上述之組合。作為替代，基板202為絕緣體上覆半導體(semiconductor-on-insulator)基板，諸如絕緣體上覆矽(silicon-on-insulator；SOI)基板、絕緣體上覆矽鍺(silicon germanium-on-insulator；SGOI)基板、或絕緣體上覆鍺(germanium-on-insulator；GOI)基板。
如第2B圖所繪示，每個電晶體200A與200B更包含一對的源極/汲極部件260。對n型電晶體來說，源極/汲極部件260為n型(亦即，摻雜n型摻質)。對p型電晶體來說，源極/汲極部件260為p型(亦即，摻雜p型摻質)。源極/汲極部件260可以由磊晶地成長(多個)半導體材料(例如，Si、SiGe)來形成，以填充裝置200中的溝槽，例如，使用化學氣相沉積(chemical vapor deposition；CVD)技術(例如，氣相磊晶)、分子束磊晶、其他合適的磊晶成長製程、或上述之組合。源極/汲極部件260摻雜了適當的多個n型摻質及/或多個p型摻質。例如，對n型電晶體來說，源極/汲極部件260可包含矽且可摻雜碳、磷、砷、其他n型摻質、或上述之組合；而對p型電晶體來說，源極/汲極部件260可包含矽鍺或鍺且可摻雜硼、其他p型摻質、或上述之組合。
如第2B、2C圖以及第2D圖所繪示，每個電晶體200A與200B更包含半導體層215的堆疊，其懸掛於基板202上方以及連接一對源極/汲極部件260。半導體層215的堆疊作為對應電晶體的電晶體通道。因此，半導體層215也同樣被稱作通道層215。通道層215暴露於對應的閘極溝槽275中，其是從對應的閘極區206A與206B(第2A圖)中移除虛置閘極而形成。在實施例中，通道層215可包含單晶矽。作為替代，通道層215可包含鍺、矽鍺、或另個(多個)合適的半導體材料。起初，通道層215是形成作為半導體層堆疊的一部份，此半導體堆疊包含通道層215以及其他不同材料或不同組成的半導體層。使用一或多道光學微影製程，包含雙重圖案化或多重圖案化，將半導體層堆疊圖案化為突出於基板202上方的鰭片形狀。在形成閘極溝槽275後，選擇性地蝕刻半導體層堆疊以移 除其他半導體層，使通道層215懸掛於基板202上方以及於對應的源極/汲極部件260之間。通道層215透過間隙277與彼此分隔以及與基板202分隔。
在一些實施例中，每個通道層215皆具有奈米等級的尺寸。例如，在一些實施例中，每個通道層215可具有約10奈米至約300奈米的長度(沿著〝x〞方向)，具有約10奈米至約80奈米的寬度(沿著〝y〞方向)，以及具有約4奈米至約8奈米的高度(沿著〝z〞方向)。在一些實施例中，位於通道層215之間垂直的間距(沿著〝z〞方向)S1可為約6奈米至約12奈米。因此，通道層215可被稱作〝奈米片〞，其通常是指通道層懸掛的方式將允許金屬閘極物理地接觸通道層的至少兩側，而在全繞式閘極電晶體中，將允許金屬閘極物理地接觸通道層的至少四側(亦即，環繞通道層)。在此些實施例中，懸掛的通道層215的垂直堆疊可被稱作奈米結構。在一些實施例中，通道層215可為圓柱形(例如，奈米線)、矩形(例如，奈米棒)、片狀(例如，奈米片)等，或具有其他合適的形狀。在實施例中，兩個鄰近的電晶體200A與200B的多個通道層215之間沿著〝y〞方向的間距d1(第2D圖)之範圍為約20奈米至約40奈米。若間距d1太小(小於20奈米)，可能沒有足夠的空間對電晶體執行各種製造步驟，諸如金屬閘極填充及/或偶極材料的沉積與結合。若間距d1太大(大於40奈米)，那麼裝置200可能無法達到激進微縮化的目標。
裝置200更包含(多個)隔離部件230以隔離各種區域，諸如各種主動區204A與204B。隔離部件230包含氧化矽、氮化矽、氮氧化矽、其他合適的隔離材料(例如，包含矽、氧、氮、碳、或其他合適的隔離元素)、或上述之組合。隔離部件230可包含不同的結構，諸如淺溝槽隔離(shallow trench isolation；STI)結構、深溝槽隔離(deep trench isolation；DTI)結構、及/或區 域性矽氧化物(local oxidation of silicon；LOCOS)結構。隔離部件230可包含絕緣材料的多個膜層。
在第2D圖所繪示的實施例中，裝置200更包含介電鰭片(或虛置鰭片)218於隔離部件230上方以及於兩個鄰近的電晶體200A與200B之間。介電鰭片218可包含一或多層隔離鄰近電晶體的介電材料膜層。介電鰭片218可包含氧化矽、氮化矽、氮氧化矽、四乙氧基矽烷(tetraethylorthosilicate；TEOS)形成的氧化物、磷矽酸鹽玻璃(phosphosilicate glass；PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass；BPSG)、低介電常數介電材料、其他合適的介電材料、或上述之組合。例示性低介電常數介電材料包含氟摻雜矽酸鹽玻璃(fluoride-doped silicate glass；FSG)、碳摻雜氧化矽、乾凝膠(Xerogel)、氣凝膠(Aerogel)、非晶氟化碳、聚對二甲苯(Parylene)、聯苯並環丁烯(bis-benzocyclobutenes；BCB)、聚醯亞胺(polyimide)、或上述之組合。低介電常數介電材料通常是指具有低介電常數的介電材料，例如，低於氧化矽的介電常數(
Figure 110129441-A0305-02-0013-3
3.9)。介電鰭片218可同樣包含高介電常數介電材料，諸如HfO2、HfSiO、HfSiO4、HfSiON、HfLaO、HfTaO、HfTiO、HfZrO、HfAlOx、ZrO、ZrO2、ZrSiO2、AlO、AlSiO、Al2O3、TiO、TiO2、LaO、LaSiO、Ta2O3、Ta2O5、Y2O3、SrTiO3、BaZrO、BaTiO3(BTO)、(Ba,Sr)TiO3(BST)、Si3N4、二氧化鉿-鋁合金(HfO2-Al2O3)、其他合適的高介電常數介電材料、或上述之組合。高介電常數介電材料通常是指具有高介電常數的介電材料，例如，高於氧化矽的介電常數(
Figure 110129441-A0305-02-0013-4
3.9)。介電鰭片218是由此處所討論的任意製程來形成，諸如原子層沉積(atomic layer deposition；ALD)、化學氣相沉積、物理氣相沉積(physical vapor deposition；PVD)、以氧化為主的沉積製程、其他合適的製程、或上述之 組合。在實施例中，介電鰭片218可具有範圍為約5奈米至約12奈米的寬度d3(沿著〝y〞方向)。介電鰭片218與最靠近的通道層215之間沿著〝y〞方向的間距為d2。可視為d1=2d2+d3。在替代實施例中，介電鰭片218被完全地省略。
如第2B圖所繪示，裝置200更包含閘極間隔物247鄰近源極/汲極部件260。閘極間隔物247可包含矽、氧、碳、氮、其他合適的材料、或上述之組合(例如，氧化矽、氮化矽、氮氧化矽(SiON)、碳化矽、碳氮化矽(SiCN)、碳氧化矽(SiOC)、碳氮氧化矽(SiOCN))。在一些實施例中，閘極間隔物247包含多膜層結構，諸如包含氮化矽的第一介電層以及包含氧化矽的第二介電層。裝置200更包含內間隔物255垂直地位於鄰近的通道層215以及鄰近的源極/汲極部件260之間。內間隔物255可包含介電材料，其包含矽、氧、碳、氮、其他合適的材料、或上述之組合(例如，氧化矽、氮化矽、氮氧化矽、碳化矽、或碳氮氧化矽)。在一些實施例中，內間隔物255包含低介電常數介電材料。閘極間隔物247以及內間隔物255是由沉積製程(例如，化學氣相沉積、物理氣相沉積、原子層沉積等)與蝕刻製程(例如，乾式蝕刻)形成。提供閘極溝槽275於兩側的閘極間隔物247之間以及兩側的內間隔物255之間。
如第2B圖所繪示，裝置200更包含接觸蝕刻停止層268(contact etch stop layer；CESL)設置於隔離部件230、磊晶源極/汲極部件260、以及閘極間隔物247上方，接觸蝕刻停止層268包含矽以及氮，諸如氮化矽或氮氧化矽。接觸蝕刻停止層268可由沉積製程形成，諸如化學氣相沉積、或其他合適的方法。裝置200更包含層間介電層270(inter-lavel dielectric；ILD)於接觸蝕刻停止層268上方。層間介電層270包含介電材料，包括例如氧化矽、氮化矽、氮氧化矽、四乙氧基矽烷形成的氧化物、磷矽酸鹽玻璃、硼磷矽酸鹽玻璃、低介電常 數介電材料、其他合適的介電材料、或上述之組合。層間介電層270可由沉積製程形成，諸如化學氣相沉積、可流動化學氣相沉積(flowable CVD；FCVD)、或其他合適的方法。
在操作步驟104，方法100(第1A圖)形成圖案化硬遮罩284覆蓋電晶體200A並使電晶體200B在後續如第3圖所繪示的製程中被暴露。在第3圖所描述的實施例中，圖案化硬遮罩284部分地填充閘極溝槽275並包繞(環繞)電晶體200A中的通道層215。圖案化硬遮罩284的厚度被配置為填充電晶體200A中鄰近的通道層215之間的間隙277。在一些實施例中，圖案化硬遮罩284的厚度為約1.5奈米至約5奈米。圖案化硬遮罩284的材料包含不同於介電鰭片218、隔離部件230、以及通道層215的材料，以達到在蝕刻製程期間圖案化硬遮罩284與這些部件之間的蝕刻選擇性，使得圖案化硬遮罩可被選擇性地蝕刻，並使這些部件的蝕刻程度為最小(或者沒有)。再者，在本發明實施例中，圖案化硬遮罩284包含能抵抗包覆層(諸如包覆層216)沉積的材料，從而使包覆層可被選擇性地沉積電晶體200B中的通道層215上且未沉積於圖案化硬遮罩284上(將在下方參見第4圖討論更多細節)。例如，當包覆層216為鍺時，圖案化硬遮罩284不含底部抗反射塗層(bottom anti-reflective coating layer；BARC)(聚合材料)。在一些實施例中，圖案化硬遮罩284包含金屬以及氧(且可因此被稱作氧化金屬層)，諸如鋁以及氧(例如，AlOx、或氧化鋁(Al2O3))。在一些實施例中，圖案化硬遮罩284包含氮化鈦(TiN)。本揭露也考慮了圖案化硬遮罩284包含其他半導體材料及/或其他可提供此處描述的預期特性之介電材料的可能性。
在實施例中，圖案化硬遮罩284是由沉積製程、光學微影製程、以及蝕刻製程所形成。例如，可使用原子層沉積、化學氣相沉積、物理氣相沉 積、或其他合適的製程來沉積犧牲層於基板202上方以覆蓋電晶體200A與200B兩者。犧牲層填充間隙277。接著，形成底部抗反射塗層材料以填充於基板202上方的間隙中並提供實質上平坦的頂表面。旋轉塗佈光阻(或阻抗)於底部抗反射塗層材料上方並使用光學微影製程圖案化為阻抗圖案。接著，透過阻抗圖案蝕刻底部抗反射塗層以及犧牲層。隨後，移除阻抗圖案以及底部抗反射塗層。犧牲層的剩餘部分便成為圖案化硬遮罩284。
在操作步驟106，方法100(第1A圖)形成包覆層216於電晶體200B的通道層215的表面上方，如第4圖所繪示。在本發明實施例中，包覆層216提供了p型偶極材料或p型偶極材料的前驅物(precursor)。例如，p型偶極材料可包含氧化鍺、氧化鋁、氧化鎵、或氧化鋅。如同將被討論的，p型偶極材料將被隔離(segregated)(或分布)於通道層215周圍以及通道層215與後續形成的界面介電層(諸如二氧化矽)之間。當電晶體200B為p型電晶體時，p型偶極材料用作減少電晶體200B的臨界電壓，而當電晶體200B為n型電晶體時，p型偶極材料用作增加電晶體200B的臨界電壓。
在本發明實施例中，包覆層216選擇性地沉積於通道層215(具有半導體材料)的表面上但不沉積於圖案化硬遮罩284、介電鰭片218、以及隔離部件230(具有介電材料)三者的表面上。在實施例中，包覆層216包含鍺(Ge)的膜層。鍺的膜層可使用化學氣相沉積、原子層磊晶(atomic layer epitaxy；ALE)、或其他合適的方法來沉積。例如，鍺可使用化學氣相沉積與GeH4、Ge2H6、或其他前驅物來沉積。例如，鍺可使用原子層磊晶與GeH2Cl2以及其他前驅物自矽磊晶地成長。在實施例中，包覆層216可具有約0.5埃至約15埃的厚度範圍，諸如約1埃至約3埃。若包覆層216太薄(諸如小於0.5埃)，其可能會遇到整個裝置 200的非均勻性問題，這影響了臨界電壓調整的均勻性。若包覆層216太厚(諸如大於15埃)，其可能會影響後續的製程，諸如使功函數金屬與金屬閘極填充不具有足夠的間距。更再者，包覆層216的材料與厚度可基於所需的臨界電壓調整量來設計。在一些實施例中，較厚的包覆層216將導致電晶體200B中的臨界電壓有較大的改變。在各種實施例中，使用諸如GeO2、Al2O3、Ga2O3、或ZnO材料以及上方所揭露的厚度，電晶體200B的臨界電壓可被往上調整(對n型電晶體而言)或往下調整(對p型電晶體而言)約20mV至約450mV。
在操作步驟107，方法100(第1A圖)執行熱驅入製程使得一些元素自包覆層216驅入至通道層215的外部部分之中。熱驅入製程可包含快速熱退火(rapid thermal annealing；RTA)、毫秒級退火(millisecond annealing；MSA)、微秒級退火(microsecond annealing；μSA)、或其他合適的退火製程。在本發明實施例中，退火溫度被控制在約500℃至約1200℃的範圍內。退火溫度被選擇為能使其不會不利地影響裝置200的現有結構與部件，但又要足夠高以自包覆層216驅動元素至通道層215的外部部分之中。在包覆層216包含鍺的膜層的實施例中，熱驅入製程可將整個或部分的包覆層216轉換為矽鍺合金Si1-xGex，其中x的範圍為約0.01至約1。在包覆層216包含氧化物(諸如GeO2、Al2O3、Ga2O3、或ZnO)的實施例中，熱驅入製程將一些氧化物驅動至電晶體200B的通道層215之中。在一些實施例中，方法100中的操作步驟107可被省略。
在操作步驟108，方法100(第1A圖)自電晶體200A移除圖案化硬遮罩284，如第5圖所繪示。圖案化硬遮罩284可藉由蝕刻製程來移除，其被調整為僅選擇性地移除圖案化硬遮罩284且對介電鰭片218、隔離部件230、通道層215、以及包覆層216幾乎沒有任何蝕刻。蝕刻製程可包含濕式蝕刻製程、乾式 蝕刻製程、或其他合適的蝕刻製程。
在操作步驟110，方法100(第1A圖)形成界面介電層280包繞電晶體200A中的通道層215以及包繞電晶體200B中的包覆層216(或上述之衍生)，如第6圖所繪示。在包覆層216包含鍺(或矽鍺)膜層的實施例中，操作步驟110會對通道層215以及包覆層216應用具有含氧清洗溶液的清洗製程。例如，清洗溶液可為標準清洗1(Standard Clean 1；SC1、SC-1)溶液或標準清洗2(Standard Clean 2；SC2、SC-2)溶液。標準清洗1溶液是指具有適當混合比例的去離子水(deionized water；DIW)、氨(NH3)、以及過氧化氫(H2O2)的溶液。標準清洗2溶液是指具有適當混合比例的去離子水、氫氯酸(HCl)、以及過氧化氫的溶液。清洗製程會同時在電晶體200A中的通道層215上方產生氧化矽(諸如SiO2)，而在電晶體200B中的通道層215上方產生氧化矽(諸如SiO2)以及氧化鍺(諸如GeO2)。由於包覆層216的組成從鍺(或矽鍺)改變為氧化鍺，所以在第6A圖以及之後的圖式中，其被重新標記為216’，且也被稱作p型偶極層216’。在實施例中，界面介電層280的厚度範圍為約5埃至約15埃，而p型偶極層216’的厚度範圍為約0.5埃至約3埃。在多個實施例中，界面介電層280包含了介電材料，諸如SiO2、HfSiO、SiON、其他含矽的介電材料、其他合適的介電材料、或上述之組合。在多個實施例中，p型偶極層216’包含氧化鍺、氧化鋁、氧化鎵、氧化鋅、或其他合適的p型偶極材料。在多個實施例中，界面介電層280是由此處描述的任意製程形成，諸如熱氧化、化學氧化、原子層沉積、化學氣相沉積、其他合適的製程、或上述之組合。在包覆層216包含氧化物(諸如GeO2、Al2O3、Ga2O3、或ZnO)的多個實施例中，操作步驟106包含熱驅入製程以驅動一些氧化物至電晶體200B的通道層215之中。再者，在這些實施例中，清洗製程移除了通 道層215外側的多餘氧化物，且同時藉由使通道層215的半導體材料與氧(以及一些其他反應物)反應產生界面介電層280。
在操作步驟112，方法100(第1A圖)形成高介電常數介電層282於界面介電層280上方以及於閘極溝槽275中其他暴露的表面上方，如第7圖所繪示。高介電常數介電層282包含高介電常數介電材料，諸如HfO2、HfSiO、HfSiO4、HfSiON、HfLaO、HfTaO、HfTiO、HfZrO、HfAlOx、ZrO、ZrO2、ZrSiO2、AlO、AlSiO、Al2O3、TiO、TiO2、LaO、LaSiO、Ta2O3、Ta2O5、Y2O3、SrTiO3、BaZrO、BaTiO3(BTO)、(Ba,Sr)TiO3(BST)、Si3N4、二氧化鉿-鋁合金(HfO2-Al2O3)、其他合適的高介電常數介電材料、或上述之組合。高介電常數介電層282是由此處所討論的任意製程來形成，諸如原子層沉積、化學氣相沉積、物理氣相沉積、以氧化為主的沉積製程、其他合適的製程、或上述之組合。在一些實施例中，高介電常數介電層282具有約1奈米至約3奈米的厚度。
在操作步驟114，方法100(第1A圖)形成另一偶極層220於高介電常數介電層282上方，如第8圖所繪示。偶極層220包含用於在電晶體200B的閘極介電層中形成偶極的介電材料(在此示例中，下方會討論偶極層220將自電晶體200A移除)。在本發明實施例中，偶極層220包含n型偶極材料諸如氧化鑭(La2O3)、氧化釔(Y2O3)、氧化鈦(TiO2)、或其他合適的n型偶極材料。偶極元素可藉由如退火製程被驅動至高介電常數介電層282中。一旦偶極元素被驅動至高介電常數介電層282之中，特別是高介電常數介電層282靠近界面介電層280的內部部分，n型偶極材料可減少當電晶體200B為n型電晶體時的臨界電壓或者可增加當電晶體200B為p型電晶體時的臨界電壓。在各種實施例中，偶極材料220可藉由原子層沉積、化學氣相沉積、物理氣相沉積、熱氧化、或其他合適 的方法來沉積，且可在溫度範圍約100℃至約450℃以及壓力範圍約1torr至約100torr沉積。再者，在各種實施例中，偶極層220被沉積成實質上均勻的厚度，厚度範圍為約0.5埃至約10埃，諸如約3埃至約5埃。若厚度太小(諸如小於0.5埃)，在一些情況下n型偶極層220對臨界電壓的調整可能太弱。若厚度太大(諸如大於10埃)，n型偶極層對臨界電壓的調整可能太大且可能在通道層215中產生諸如電子遷移率下降的副作用。更再者，偶極層220的材料與厚度可基於所需的臨界電壓調整量來設計。在一些實施例中，較厚的偶極層220將導致電晶體200B中的臨界電壓有較大的改變。在各種實施例中，使用諸如La2O3、Y2O3、或TiO2材料以及上方所揭露的厚度，電晶體200B的臨界電壓可被往上調整(對p型電晶體而言)或往下調整(對n型電晶體而言)約20mV至約450mV。
在操作步驟116，方法100(第1B圖)形成另一圖案化硬遮罩290，其覆蓋電晶體200B並暴露電晶體200A。參見第9圖，圖案化硬遮罩290包含不同於偶極層220的材料，以達到在偶極層220的蝕刻製程期間的蝕刻選擇性。再者，圖案化硬遮罩290包含不同於高介電常數介電層282的材料，以達到在圖案化硬遮罩290的蝕刻製程期間的蝕刻選擇性。在一些實施例中，圖案化硬遮罩290可包含TiN、氧化鋁、或其他合適的材料。圖案化硬遮罩290的形成可實質上相同於圖案化硬遮罩284，除了圖案化硬遮罩290是覆蓋電晶體200B而圖案化硬遮罩284是覆蓋電晶體200A。例如，圖案化硬遮罩290可藉由近似上方圖案化硬遮罩284討論過的那些沉積製程、光學微影製程、以及蝕刻製程來形成。
在操作步驟118，方法100(第1B圖)蝕刻偶極層220並自電晶體200A移除，而圖案化硬遮罩290仍覆蓋電晶體200B上方的偶極層220，如第10圖所繪示。蝕刻製程完全地移除電晶體200A中通道層215周圍以及於通道層215與 基板202之間的偶極層220，從而暴露此處的高介電常數介電層282。蝕刻製程可為乾式蝕刻製程、濕式蝕刻製程、或反應離子蝕刻製程，相對於高介電常數介電層282來說，其對偶極層220具有較高的蝕刻選擇性。在一些實施例中，相對於高介電常數介電層282來說，蝕刻製程為使用對偶極層220具有較高蝕刻選擇性之蝕刻溶液的濕式蝕刻製程。例如，蝕刻選擇性可為約10至約100或者可大於100。蝕刻製程的參數(諸如蝕刻溫度、蝕刻溶液濃度、蝕刻時間、其他合適的濕式蝕刻參數、或上述之組合)被控制在能確保電晶體200A中偶極層220的完全移除。例如，蝕刻時間(亦即，偶極層220要暴露於濕式蝕刻溶液多久)被調整以完全地移除偶極層220且對高介電常數介電層282的蝕刻程度為最小(或者沒有)。在一些實施例中，相對於圖案化硬遮罩290來說，蝕刻溶液對偶極層220更具有較高的蝕刻選擇性。在一些實施例中，蝕刻製程部分地蝕刻圖案化硬遮罩290。
在操作步驟120，方法100(第1B圖)移除圖案化硬遮罩290，例如，相對於高介電常數介電層282以及偶極層220來說，使用對圖案化硬遮罩290具有較高蝕刻選擇性的蝕刻製程。換句話說，蝕刻製程完全地移除圖案化硬遮罩290且對高介電常數介電層282以及偶極層220的蝕刻程度為最小(或者沒有)。蝕刻製程可為乾式蝕刻製程、濕式蝕刻製程、或反應離子蝕刻製程。在操作步驟120結束後，偶極層220被暴露於電晶體200B中，而高介電常數介電層282被暴露於電晶體200A中，如第11圖所繪示。一些偶極層220可能遺留於介電鰭片218上，其對後續的製造沒有影響。
在操作步驟122，方法100(第1B圖)執行熱驅入製程222，如第12圖所繪示。在實施例中，熱驅入製程222為溫度範圍在約600℃至約1000℃使 用O2、N2、或O2與N2環境之混合的尖波退火(spike anneal)製程或熱浸(soak)退火製程。在另一實施例中，熱驅入製程222為溫度範圍在約300℃至約600℃使用O2、N2、或O2與N2環境之混合並持續約30分鐘至約3小時的爐管(furnace)退火製程。又在另一實施例中，熱驅入製程222為溫度範圍在約800℃至約1200℃使用O2、N2、NH3、H2或上述之混合並持續約1毫秒至約10秒的雷射退火製程或微波退火製程。上述的溫度範圍被選擇以使熱驅入製程222不會不利地影響裝置200的現有結構與部件，但又要足夠高以使偶極元素自偶極層220遷移(或擴散)至下方的高介電常數介電層282之中。在操作步驟106省略熱驅入製程的實施例中，熱驅入製程222同樣使偶極元素自偶極層216’擴散至下方的通道層215。在本發明實施例中，高介電常數介電層282的厚度被設計為使偶極材料可有效地滲透過高介電常數介電層282。如第15圖中的方框區300所繪示，一些偶極元素220’擴散至高介電常數介電層282靠近界面介電層280的內部部分，下方將進一步的討論。
在操作步驟124，方法100(第1B圖)藉由應用一或多道蝕刻製程自裝置200移除偶極層220的任何剩餘部分。所得的結構如第13圖所繪示。如同前面提及過的，一些偶極元素220’遺留於高介電常數介電層282之內。蝕刻製程可為乾式蝕刻製程、濕式蝕刻製程、反應離子蝕刻製程、或另外的蝕刻製程，且相對於高介電常數介電層282來說對偶極層220具有較高的蝕刻選擇性。在操作步驟124結束後，高介電常數介電層282暴露於電晶體200A與200B兩者的閘極溝槽275中。
在操作步驟126，方法100(第1B圖)形成功函數金屬層288於電晶體200A與200B上方，如第14圖所繪示。功函數金屬層288包繞每個通道層215 上方的高介電常數介電層282。在各種實施例中，功函數金屬層288可完全地或部分地填充間隙277。功函數金屬層288(組合(多個)通道材料與(多個)偶極材料)被設計為提供電晶體200A與200B適當的功函數。在本發明實施例中，電晶體200A與200B的臨界電壓中的不同可藉由上方討論過的偶極結合(諸如將偶極層216’與偶極元素220’結合至電晶體200B的閘極介電層)被完全地調整，使得共同的功函數金屬層288可使用於電晶體200A與200B兩者。如此便不需要為電晶體200A與200B使用不同的功函數金屬層。因此，與其他方法相比，本發明實施例能夠為裝置200使用較薄的(多個)功函數金屬層，且適用於微型化(miniaturized)的多閘極裝置，諸如全繞式閘極裝置。值得注意的是，功函數金屬層288可包含多重的子膜層，但其仍然是電晶體200A與200B兩者的共同膜層，其中電晶體200A與200B可以是相同的導電類型(兩者皆為n型場效電晶體或p型場效電晶體)或相反的導電類型(一個為n型場效電晶體而另一個為p型場效電晶體)。
在實施例中，功函數金屬層288不含鋁。鋁傾向於擴散或遷移，其可能隨著時間的推移導致性能下降。不具有鋁使得功函數金屬層288在裝置200的整個可用壽命(usable life)中相對地更穩定。在一些實施例中，功函數金屬層288包含Ti、Ag、Mn、Zr、TiC、TaC、TaCN、TaSiN、TiSiN、TiN、TaN、Ru、Mo、WN、WCN、ZrSi2、MoSi2、TaSi2、NiSi2、其他合適的功函數金屬、或上述之組合。在一些實施例中，功函數金屬層288具有約2奈米至約5奈米的厚度。
在操作步驟128，方法100(第1B圖)為每個電晶體200A與200B形成閘極電極層(或塊體(bulk)金屬層)350，如第15圖所繪示。例如，使用 化學氣相沉積製程或物理氣相沉積製程沉積塊體金屬層350，使得其能填充閘極溝槽275的任何剩餘部分(參見第2B、2C圖以及第2D圖)。塊體金屬層350包含合適的導電材料，諸如Al、W、及/或Cu。塊體金屬層350可額外地或共同地包含其他金屬、金屬氧化物、金屬氮化物、其他合適的材料、或上述之組合。在一些實施例中，在形成塊體金屬層350之前可選地(optionally)形成阻擋(blocking layer)層(未繪示)於功函數金屬層288上方(例如，藉由原子層沉積)，使得塊體金屬層350設置於阻擋層上。在塊體金屬層350沉積後，可接著進行平坦化處理以自裝置200移除多餘的閘極材料。例如，執行化學機械拋光(chemical mechanical polishing；CMP)處理直至暴露層間介電層270(第2B圖)的頂表面或者直至暴露介電鰭片218。
在操作步驟130，方法100(第1B圖)可執行其他操作步驟諸如形成電性連接至源極/汲極部件260的源極/汲極接觸件、形成電性連接至塊體金屬層350的閘極導孔、以及形成將電晶體200A與200B連接至裝置200各種構件的多膜層互連以形成完整的積體電路。
第15圖繪示出方框300(電晶體200B的一部份)的放大示意圖。參見第15圖，在描述的實施例中電晶體200B包含p型偶極層216’以及n型偶極元素220’兩者。p型偶極層216’沿著界面介電層280與通道層215之間的界面分布。一些p型偶極層216’分布於通道層215的外部部分中以及通道層215的內部部分周圍。一些p型偶極層216’分布於界面介電層280的內部部分中。換句話說，界面介電層280設置於通道層215上以及偶極層216’上。p型偶極層216’分布於通道層215以及界面介電層280的厚度為d4。在實施例中，厚度d4的範圍為約1埃至約15埃。若厚度d4太小(如小於1埃)，p型偶極層216’的臨界電壓調整效應將可忽略不計 (或太弱)。若厚度d4太大(如大於15埃)，p型偶極層216’的臨界電壓調整效應可能會太強且可能在通道層215中導致諸如電子遷移率下降的副作用。
繼續參見第15圖，n型偶極元素220’沿著界面介電層280與高介電常數介電層282之間的界面分布。大多數的n型偶極元素220’分布於高介電常數介電層282的內部部分中。儘管未繪出，一些n型偶極元素220’可分布於界面介電層的外部部分中。換句話說，高介電常數介電層282設置於界面介電層280上以及偶極元素220’上。n型偶極元素220’分布於界面介電層280以及高介電常數介電層282的厚度為d6。在實施例中，厚度d6的範圍為約1埃至約15埃。若厚度d6太小(如小於1埃)，n型偶極元素220’的臨界電壓調整效應將可忽略不計(或太弱)。若厚度d6太大(如大於15埃)，n型偶極元素220’的臨界電壓調整效應可能會太強且可能在通道層215中導致諸如電子遷移率下降的副作用。
繼續參見第15圖，n型偶極元素220’與p型偶極層216’之間的距離為d5。在實施例中，距離d5的範圍為約5埃至約30埃。在各種實施例中，距離d5可以小於、等於、或大於界面介電層280的厚度。若距離d5太小(如小於5埃)，會有n型偶極元素與p型偶極元素混合在一起的風險，且將降低各個偶極元素的臨界電壓調整能力。若距離d5太大(如大於30埃)，n型偶極元素220’可能會距離通道層215太遠，其將降低n型偶極元素的臨界電壓調整能力。因此，在揭露的範圍中，具有距離d5可允許p型偶極元素與n型偶極元素兩者共存，並各自執行其預期的臨界電壓調整功能。
在第15圖描述的實施例中，電晶體200B結合了p型偶極元素與n型偶極元素兩者。在替代實施例中，電晶體200B可僅結合p型偶極元素而不結合n型偶極元素，如第16圖所繪示。為了方便討論，第16圖僅繪示了電晶體200B的 方框300(參見第15圖中方框300的位置)並省略了電晶體200B的其他部件。如第16圖所繪示，p型偶極層216’包含在通道層215及/或界面介電層280中，而n型偶極元素220’並未包含於高介電常數介電層282中。為了實現此實施例，上方討論的方法100的一些操作步驟可被省略。例如，在第16圖繪示的製造電晶體的方法100的實施例中，操作步驟114、116、118、120、以及124可被省略。
在另一替代實施例中，電晶體200B可結合n型偶極元素但不結合p型偶極元素，如第17圖所繪示。為了方便討論，第17圖僅繪示了電晶體200B的方框300(參見第15圖中方框300的位置)並省略了電晶體200B的其他部件。如第17圖所繪示，p型偶極層216’並未包含在通道層215及/或界面介電層280中，而n型偶極元素220’則包含於高介電常數介電層282中。為了實現此實施例，上方討論的方法100的一些操作步驟可被省略。例如，在第17圖繪示的製造電晶體的方法100的實施例中，操作步驟104、106、以及108可被省略。值得注意的是，當操作步驟106被省略時，操作步驟110將不形成p型偶極層或p型偶極元素。
又在另一替代實施例中，操作步驟114、116、118、以及120的順序可被替換。例如，在形成n型偶極層220之前，方法100可執行操作步驟116以形成圖案化硬遮罩290’覆蓋電晶體200A以及使電晶體200B暴露。接著，方法100可執行操作步驟114以選擇性地沉積偶極層220於電晶體200B上。此後，方法100可執行操作步驟120以選擇性地移除圖案化硬遮罩290’。
又在另一替代實施例中，方法100的一些操作步驟可被重複執行以達到所需的臨界電壓調整。例如，方法100的實施例可重複操作步驟114(n型偶極沉積)至操作步驟122(熱驅入)以逐步地(incrementally)增加或減少電晶體200B的臨界電壓。例如，在第一次的疊代(iteration)中(操作步驟114至 操作步驟122)，操作步驟114可執行4個循環(cycles)的La2O3的原子層沉積，其可在第一次疊代結束後調整電晶體200B的臨界電壓45mV。接著，在第二次疊代中(操作步驟114至操作步驟122)，操作步驟114可執行8個循環(cycles)的La2O3的原子層沉積，其可在第二次疊代結束後另外調整電晶體200B的臨界電壓90mV。藉由使用兩次疊代，電晶體200B的臨界電壓總共可調整135mV。
第18圖是根據方法100的實施例，繪示出臨界電壓調整能力的圖表400。在此實施例中，提供裝置(如裝置200)中的電晶體6種不同的n型場效電晶體的臨界電壓(NVt1~NVt6)以及6種不同的p型場效電晶體的臨界電壓(PVt1~PVt6)。在此示例中，結合p型偶極將調整p型場效電晶體的臨界電壓-180mV，而結合一或多個n型偶極將調整p型場效電晶體的臨界電壓+45mV、+90mV、或+180mV。在此示例中，PVt2為p型偶極與n型偶極皆未結合的基準臨界電壓。臨界電壓PVt6是透過僅結合p型偶極來達成，臨界電壓NVt1~NVt6是透過僅結合n型偶極來達成，臨界電壓NVt3~NVt5、PVt3~PVt5是透過結合p型偶極與n型偶極兩者來達成。拿PVt5作為示例，電晶體結合了p型偶極與n型偶極兩者且其臨界電壓總共調整了-135mV。臨界電壓NVt6是透過結合n型偶極元素使用三次上方討論過的疊代(分別為45mV、90mV、以及180mV)來達成。臨界電壓NVt5、NVt4、NVt2是透過結合n型偶極元素使用二次上方討論過的疊代來達成。臨界電壓NVt3、NVt1、PVt1是透過結合n型偶極元素使用一次上方討論過的疊代來達成。臨界電壓PVt3是透過結合n型偶極元素使用二次上方討論過的疊代以及結合p型偶極元素來達成。臨界電壓PVt4以及臨界電壓PVt5是透過結合n型偶極元素使用一次上方討論過的疊代以及結合p型偶極元素來達成。
第19圖以及第1B圖繪示出方法100的替代實施例的流程圖，下方 將結合第20圖至第26圖進行描述。
在操作步驟102，方法100(第19圖)提供互補式金氧半裝置200的初始結構，其部分被繪示於第2A圖至第2D圖中。此操作步驟已於上方討論。
在操作步驟140，方法100(第19圖)形成偶極層216’於電晶體200A與200B兩者的通道層215上方，也於介電鰭片218以及隔離部件230上方，如第20圖所繪示。偶極層216’包含p型偶極材料諸如氧化鍺、氧化鋁、氧化鎵、氧化鋅、或其他p型偶極材料，且可使用原子層沉積、物理氣相沉積、化學氣相沉積、或其他合適的沉積製程來沉積。
在操作步驟142，方法100(第19圖)形成圖案化硬遮罩292，其覆蓋電晶體200B並暴露電晶體200A，如第21圖所繪示。圖案化硬遮罩292可由沉積製程、光學微影製程、以及蝕刻製程來形成，諸如上方那些對圖案化硬遮罩284的討論。例如，圖案化硬遮罩292可包含犧牲層、底部抗反射塗層、以及光阻。
在操作步驟144，方法100(第19圖)使用圖案化硬遮罩292作為蝕刻遮罩來蝕刻偶極層216’，從而自電晶體200A移除偶極層216’，如第22圖所繪示。蝕刻製程可為乾式蝕刻製程、濕式蝕刻製程、反應離子蝕刻製程、或其他合適的製程。蝕刻製程被調整以選擇性地移除偶極層216’且對通道層215、介電鰭片218、以及隔離部件230的蝕刻程度為最小(或者沒有)。
在操作步驟146，方法100(第19圖)移除圖案化硬遮罩292，如第23圖所繪示。圖案化硬遮罩292可藉由蝕刻製程來移除，其被調整以選擇性地移除圖案化硬遮罩292且對介電鰭片218、隔離部件230、通道層215、以及偶極層216’的蝕刻程度為最小(或者沒有)。蝕刻製程可包含濕式蝕刻製程、乾式蝕 刻製程、或其他合適的蝕刻製程。
在操作步驟148，方法100(第19圖)執行熱驅入製程，以使一些元素自偶極層216’被驅動至通道層215的外部部分之中。操作步驟148的多個面向近似於操作步驟107的多個面向。在一些實施例中，在方法100中操作步驟148可被省略。
在操作步驟150，方法100(第19圖)形成界面介電層280包繞電晶體200A中的通道層215以及包繞電晶體200B中的偶極層216’，如第24圖所繪示。界面介電層280可使用原子層沉積、化學氣相沉積、或其他合適的製程來沉積。在多個實施例中，界面介電層280包含介電材料，諸如SiO2、HfSiO、SiON、其他含矽的介電材料、其他合適的介電材料、或上述之組合。
在操作步驟112，方法100(第19圖)形成高介電常數介電材料282於界面介電層280上方，如第25圖所繪示。此操作步驟已於上方參見第1A圖以及第7圖進行描述。隨後，如上方的討論，方法100執行操作步驟114至操作步驟130，如第1A圖與第1B圖所繪示。例如，方法100形成偶極層220於高介電常數介電層282上方(操作步驟114，第8圖)、形成圖案化硬遮罩覆蓋電晶體200B(操作步驟116，第9圖)、自電晶體200A移除偶極層220(操作步驟118，第10圖)、移除圖案化硬遮罩(操作步驟120，第11圖)、執行熱驅入製程(操作步驟122，第12圖)、自電晶體200B移除偶極層220的剩餘部分(操作步驟124，第13圖)、形成功函數金屬層於電晶體200A與200B中(操作步驟126，第14圖)、形成閘極電極層350(操作步驟128，第26圖)、以及執行進一步的製造(操作步驟130)。第26圖是根據繪示於第19圖與第1B圖中的方法100的實施例，繪示出完成操作步驟128後的裝置200。此同樣使用n型偶極材料與p型偶極材料兩者來達成調整電 晶體200B的臨界電壓。
第27圖以及第1B圖繪示出方法100的另一替代實施例的流程圖，下方將結合第28圖至第326圖進行描述。
在操作步驟102，方法100(第27圖)提供互補式金氧半裝置200的初始結構，其部分被繪示於第2A圖至第2D圖中。此操作步驟已於上方討論。
在操作步驟160，方法100(第27圖)形成界面介電層280包繞電晶體200A與200B中的通道層215，如第28圖所繪示。在多個實施例中，界面介電層280包含介電材料，諸如SiO2、HfSiO、SiON、其他含矽的介電材料、其他合適的介電材料、或上述之組合。在多個實施例中，界面介電層280是由此處討論過的任意製程來形成，諸如熱氧化、化學氧化、原子層沉積、化學氣相沉積、其他合適的製程、或上述之組合。
在操作步驟162，方法100(第27圖)形成偶極層220於界面介電層280上方，如第29圖所繪示。操作步驟162的多個面向近似於操作步驟114的多個面向。例如，偶極層220包含n型偶極材料諸如氧化鑭(La2O3)、氧化釔(Y2O3)、氧化鈦(TiO2)、或其他合適的n型偶極材料，且可由原子層沉積、化學氣相沉積、物理氣相沉積、熱氧化、或其他合適的方法來沉積。
在操作步驟164，方法100(第27圖)圖案化偶極層220，使得其自電晶體200A移除並留在電晶體200B上方。此可涉及多種製程，諸如微影製程以及蝕刻製程。例如，操作步驟164可形成圖案化硬遮罩292，其覆蓋電晶體200B並暴露電晶體200A，如第30圖所繪示。此面向近似於操作步驟142。接著，操作步驟164使用圖案化硬遮罩292作為蝕刻遮罩蝕刻偶極層220，從而自電晶體200A移除偶極層220，如第31圖所繪示。蝕刻製程可為乾式蝕刻製程、濕式蝕刻製程、 反應離子蝕刻製程、或其他合適的製程。蝕刻製程被調整以選擇性地移除偶極層220且對通道層215、介電鰭片218、以及隔離部件230的蝕刻程度為最小(或者沒有)。接著，操作步驟164移除圖案化硬遮罩292，如第32圖所繪示。圖案化硬遮罩292可藉由蝕刻製程來移除，其被調整以選擇性地移除圖案化硬遮罩292且對介電鰭片218、隔離部件230、通道層215、以及偶極層220的蝕刻程度為最小(或者沒有)。蝕刻製程可包含濕式蝕刻製程、乾式蝕刻製程、或其他合適的蝕刻製程。
在操作步驟166，方法100(第27圖)執行熱驅入製程，以使一些元素自偶極層220被驅動至界面介電層280之中。操作步驟166的多個面向近似於操作步驟107的多個面向。在一些實施例中，在方法100中操作步驟166可被省略。
在操作步驟168，方法100(第27圖)移除偶極層220並未被驅動至界面介電層280之中的剩餘部分，如第33圖所繪示。操作步驟168可應用一或多道蝕刻製程。蝕刻製程可為乾式蝕刻製程、濕式蝕刻製程、反應離子蝕刻製程、或另外的蝕刻製程，且相對於界面介電層280來說，蝕刻製程對偶極層220具有較高的蝕刻選擇性。如第33圖所繪示，電晶體200B的界面介電層280現在包含自偶極層220驅入的偶極元素220’。
在操作步驟112，方法100(第27圖)形成高介電常數介電材料282於界面介電層280上方，如第34圖所繪示。此操作步驟已於上方參見第1A圖以及第7圖進行描述。
在操作步驟170，方法100(第27圖)形成偶極層216’於高介電常數介電層282上方，如第35圖所繪示。偶極層216’包含p型偶極材料諸如氧化鍺、氧化鋁、氧化鎵、氧化鋅、或其他p型偶極材料，且可使用原子層沉積、物理氣 相沉積、化學氣相沉積、或其他合適的沉積製程來沉積。隨後，如上方的討論，方法100執行操作步驟116至操作步驟130，如第1B圖所繪示。例如，方法100形成圖案化硬遮罩覆蓋電晶體200B(操作步驟116，第9圖)、自電晶體200A移除偶極層216’(操作步驟118，第10圖)、移除圖案化硬遮罩(操作步驟120，第11圖)、執行熱驅入製程(操作步驟122，第12圖)、自電晶體200B移除偶極層216’的剩餘部分(操作步驟124，第13圖)、形成功函數金屬層於電晶體200A與200B中(操作步驟126，第14圖)、形成閘極電極層350(操作步驟128，第26圖)、以及執行進一步的製造(操作步驟130)。第36圖是根據繪示於第27圖與第1B圖中的方法100的實施例，繪示出完成操作步驟128後的裝置200。如第36圖所繪示，界面介電層280(特別是界面介電層280靠近高介電常數介電層282的部分)包含n型偶極材料220’，而高介電常數介電層282(特別是高介電常數介電層282靠近功函數金屬層288的部分)包含p型偶極材料216’。此同樣使用n型偶極材料與p型偶極材料兩者來達成調整電晶體200B的臨界電壓。
儘管不意圖作出限制，本揭露的一或多個實施例對半導體裝置及其形成提供了許多好處。例如，本發明實施例提供了結合p型偶極元素及/或n型偶極元素至電晶體的閘極電極層之中的製程，從而提供電晶體的臨界電壓很大的多樣性和靈活性。使用本揭露可排除(obviate)圖案化(多個)功函數金屬層的需求，使其非常適合於奈米等級的電晶體並能夠持續的微縮化。具有微調臨界電壓的能力意味著可為電晶體提供更低的臨界電壓以及更高的操作速度。本發明實施例可容易地整合至現存的互補式金氧半製造製程。
在一示例面向中，本揭露涉及一種方法，其包含提供多個半導體通道層於基板上方；形成第一偶極層包繞半導體通道層；形成界面介電層包繞 第一偶極層；形成高介電常數介電層包繞界面介電層；形成第二偶極層包繞高介電常數介電層；執行熱處理以從第二偶極層驅動至少一些的偶極元素至高介電常數介電層之中；移除第二偶極層；以及形成功函數金屬層包繞高介電常數介電層。
在方法的一些實施例中，第一偶極層包括p型偶極材料而第二偶極層包括n型偶極材料。在進一步的實施例中，第一偶極層包括氧化鍺、氧化鋁、氧化鎵、或氧化鋅。在另一進一步的實施例中，第二偶極層包括氧化鑭、氧化釔、或氧化鈦。
在方法的一些實施例中，功函數金屬層不含鋁。在進一步的實施例中，功函數金屬層包括氮化鈦、氮化鉭、氮碳化鎢(tungsten carbonitride)、或氮矽化鈦(titanium silicon nitride)。
在另一示例面向中，本揭露涉及一種方法。此方法包括提供多個第一通道層以及多個第二通道層於基板上方；形成第一偶極層包繞第二通道層而不包繞第一通道層；形成界面介電層包繞第一偶極層以及第一通道層；形成高介電常數介電層包繞界面介電層；形成第二偶極層包繞位於第二通道層上方的高介電常數介電層而不包繞位於第一通道層上方的高介電常數介電層；執行熱處理以從第二偶極層驅動至少一些的偶極元素至位於第二通道層上方的高介電常數介電層之中；移除第二偶極層；以及形成功函數金屬層包繞位於第一通道層與第二通道層兩者上方的高介電常數介電層。
在實施例中，方法更包含形成閘極電極層於位於第一通道層與第二通道層兩者上方的功函數金屬層上方。在進一步的實施例中，功函數金屬層填充鄰近的第一通道層之間的多個空隙，功函數金屬層填充鄰近的第二通道層 之間的多個空隙，且功函數金屬層不含鋁。
在方法的實施例中，第一偶極層包括氧化鍺、氧化鋁、氧化鎵、或氧化鋅。在另一實施例中，第二偶極層包括氧化鑭、氧化釔、或氧化鈦。
在方法的實施例中，第一偶極層的形成以及界面介電層的形成包括形成圖案化硬遮罩覆蓋第一通道層並暴露第二通道層；選擇性地沉積包覆(cladding)層於第二通道層上方但不沉積於圖案化硬遮罩上方；選擇性地移除圖案化硬遮罩但不移除包覆層；以及對第一通道層、包覆層、以及第二通道層使用含氧清洗溶液執行清洗製程，使第一偶極層包繞第二通道層且使界面介電層包繞第一通道層與第一偶極層。在進一步的實施例中，第一通道層與第二通道層包括多晶矽，包覆層包括鍺，第一偶極層包括二氧化鍺，以及界面介電層包括二氧化矽。在另一進一步的實施例中，含氧清洗溶液包括標準清洗1溶液或標準清洗2溶液。
在方法的實施例中，第二偶極層的形成包括沉積第二偶極層包繞位於第一通道層與第二通道層兩者上方的高介電常數介電層；形成圖案化硬遮罩覆蓋位於第二通道層上方的第二偶極層並暴露位於第一通道層上方的第二偶極層；選擇性地移除位於第一通道層上方的第二偶極層以暴露位於第一通道層上方的高介電常數介電層；以及選擇性地移除圖案化硬遮罩以暴露位於第二通道層上方的第二偶極層。
又在另一示例面向中，本揭露涉及一種半導體結構，其包括基板；多個半導體通道層，於基板上方；p型偶極材料，圍繞半導體通道層；界面介電層，於p型偶極材料上方與半導體通道層上方；n型偶極材料，於界面介電層上方；高介電常數介電層，於n型偶極材料上方與界面介電層上方；以及功函 數金屬層，於高介電常數介電層上方且包繞每個半導體通道層。
在半導體結構的實施例中，半導體通道層包括多晶矽；以及p型偶極材料包括鍺、鋁、鎵、或鋅。在進一步的實施例中，界面介電層包括二氧化矽；以及n型偶極材料包括鑭、釔、或鈦。
在半導體結構的另一實施例中，功函數金屬層實質上不含鋁。在另一實施例中，半導體結構更包括閘極電極層，於功函數金屬層上方。
以上概述數個實施例之特徵，以使本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。本發明所屬技術領域中具有通常知識者應理解，可輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且可在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
200:裝置
200A:電晶體
200B:電晶體
202:基板
215:半導體層
216’:偶極層
218:介電鰭片
220’:偶極元素
230:隔離部件
280:界面介電層
282:高介電常數介電層
288:功函數金屬層
300:方框
350:閘極電極層
d4:厚度
d5:距離
d6:厚度

Claims (15)

  1. 一種半導體積體電路結構的製造方法，包括：提供多個半導體通道層於一基板上方；形成一第一偶極(dipole)層包繞該些半導體通道層；形成一界面介電層包繞該第一偶極層；形成一高介電常數介電層包繞該界面介電層；形成一第二偶極層包繞該高介電常數介電層；執行一熱處理以從該第二偶極層驅動至少一些的偶極元素至該高介電常數介電層之中；移除該第二偶極層；以及形成一功函數金屬層包繞該高介電常數介電層。
  2. 如請求項1之半導體積體電路結構的製造方法，其中該第一偶極層包括一p型偶極材料而該第二偶極層包括一n型偶極材料。
  3. 如請求項2之半導體積體電路結構的製造方法，其中該第一偶極層包括氧化鍺、氧化鋁、氧化鎵、或氧化鋅。
  4. 如請求項2之半導體積體電路結構的製造方法，其中該第二偶極層包括氧化鑭、氧化釔、或氧化鈦。
  5. 如請求項1至請求項4中任一項之半導體積體電路結構的製造方法，其中該功函數金屬層不含鋁，其中該功函數金屬層包括氮化鈦、氮化鉭、氮碳化鎢(tungsten carbonitride)、或氮矽化鈦(titanium silicon nitride)。
  6. 一種半導體積體電路結構的製造方法，包括：提供多個第一通道層以及多個第二通道層於一基板上方； 形成一第一偶極層包繞該些第二通道層而不包繞該些第一通道層；形成一界面介電層包繞該第一偶極層以及該些第一通道層；形成一高介電常數介電層包繞該界面介電層；形成一第二偶極層包繞位於該些第二通道層上方的該高介電常數介電層而不包繞位於該些第一通道層上方的該高介電常數介電層；執行一熱處理以從該第二偶極層驅動至少一些的偶極元素至位於該些第二通道層上方的該高介電常數介電層之中；移除該第二偶極層；以及形成一功函數金屬層包繞位於該些第一通道層與該些第二通道層兩者上方的該高介電常數介電層。
  7. 如請求項6之半導體積體電路結構的製造方法，更包括：形成一閘極電極層於位於該些第一通道層與該些第二通道層兩者上方的該功函數金屬層上方，其中該功函數金屬層填充鄰近的該些第一通道層之間的多個空隙，該功函數金屬層填充鄰近的該些第二通道層之間的多個空隙，且該功函數金屬層不含鋁。
  8. 如請求項6之半導體積體電路結構的製造方法，其中該第一偶極層的形成以及該界面介電層的形成包括：形成一圖案化硬遮罩覆蓋該些第一通道層並暴露該些第二通道層；選擇性地沉積一包覆(cladding)層於該些第二通道層上方但不沉積於該圖案化硬遮罩上方；選擇性地移除該圖案化硬遮罩但不移除該包覆層；以及對該些第一通道層、該包覆層、以及該些第二通道層使用一含氧清洗溶液執 行一清洗製程，使該第一偶極層包繞該些第二通道層且使該界面介電層包繞該些第一通道層與該第一偶極層。
  9. 如請求項8之半導體積體電路結構的製造方法，其中該些第一通道層與該些第二通道層包括多晶矽，該包覆層包括鍺，該第一偶極層包括二氧化鍺，以及該界面介電層包括二氧化矽。
  10. 如請求項8之半導體積體電路結構的製造方法，其中該含氧清洗溶液包括標準清洗1(standard clean 1；SC1)溶液或標準清洗2(standard clean 2；SC2)溶液。
  11. 如請求項6之半導體積體電路結構的製造方法，其中該第二偶極層的形成包括：沉積該第二偶極層包繞位於該些第一通道層與該些第二通道層兩者上方的該高介電常數介電層；形成一圖案化硬遮罩覆蓋位於該些第二通道層上方的該第二偶極層並暴露位於該些第一通道層上方的該第二偶極層；選擇性地移除位於該些第一通道層上方的該第二偶極層以暴露位於該些第一通道層上方的該高介電常數介電層；以及選擇性地移除該圖案化硬遮罩以暴露位於該些第二通道層上方的該第二偶極層。
  12. 一種半導體積體電路結構，包括：一基板；多個半導體通道層，於該基板上方；一p型偶極材料，圍繞該些半導體通道層； 一界面介電層，於該p型偶極材料上方與該些半導體通道層上方；一n型偶極材料，於該界面介電層上方；一高介電常數介電層，於該n型偶極材料上方與該界面介電層上方；以及一功函數金屬層，於該高介電常數介電層上方且包繞每個半導體通道層。
  13. 如請求項12之半導體積體電路結構，其中：該些半導體通道層包括多晶矽；該p型偶極材料包括鍺、鋁、鎵、或鋅；該界面介電層包括二氧化矽；以及該n型偶極材料包括鑭、釔、或鈦。
  14. 如請求項12之半導體積體電路結構，其中該功函數金屬層實質上不含鋁。
  15. 如請求項12之半導體積體電路結構，更包括一閘極電極層，於該功函數金屬層上方。
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