TW201933446A - 半導體裝置及為其多個組件提供閘極結構的方法 - Google Patents

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Abstract

本揭露提供一種半導體裝置和一種為半導體裝置的多個組件提供閘極結構的方法。所述方法在所述組件的第一部分上提供第一偶極組合。所述第一偶極組合包括第一偶極層及位於所述第一偶極層上的第一高介電常數層。在所述組件的第二部分上提供第二偶極組合，所述第二偶極組合包括第二偶極層及位於所述第二偶極層上的第二高介電常數層。所述第一偶極組合不同於所述第二偶極組合。在所述第一偶極組合及所述第二偶極組合上提供至少一個功函數金屬層。在所述提供所述功函數金屬層的步驟之後，執行低溫退火。在所述功函數金屬層上形成接觸金屬層。本揭露的方法可在加極度按比例縮放的節點改善多臨界電壓電晶體的性能。

Description

半導體裝置及為其多個組件提供閘極結構的方法
本發明是有關於一種利用偶極-高介電常數組合形成多臨界電壓裝置的方法及由此形成的裝置。
[相關申請的交叉參考]
本申請主張在2017年11月16日提出申請且名稱為“利用一對偶極與高介電常數介電質為CMOS形成多閾值裝置的方法（METHOD FOR FORMING MULTI-Vt DEVICES FOR CMOS USING A PAIR OF DIPOLE AND HIGH K DIELECTRICS）”的申請號為第62/587,327號的臨時專利申請的權利，所述臨時專利申請被轉讓給本申請的受讓人且併入本申請供參考。
對於各種應用而言，可能期望提供其中各組件電晶體具有不同的臨界電壓的半導體裝置。這種半導體裝置被稱為多臨界電壓（multi-threshold voltage，multi-Vt）裝置。舉例來說，特定的集成電路可對靜態隨機存取記憶體（static random access memory，SRAM）與邏輯進行組合。SRAM電晶體通常需要比邏輯電晶體高的臨界電壓。低臨界電壓（low threshold voltage，LVt）電晶體可因此用於半導體裝置的邏輯部分，而常規臨界電壓（regular threshold voltage，RVt）電晶體可用於半導體裝置的SRAM部分。因此，包含具有不同的臨界電壓的電晶體的多臨界電壓半導體裝置是人們所期望的。
用於提供多臨界電壓裝置的傳統方法嚴重依賴於堆疊，所述堆疊包括放置在中間隙（mid-gap）功函數金屬（例如TaN和/或TiN）頂部上以用於對裝置的臨界電壓進行微調的活性功函數金屬（例如Al和/或Ti）。舉例來說，可在高介電常數層上提供由TiN/TaN/TiN/TiAlC/TiN組成的堆疊來用作電晶體閘極。電晶體的臨界電壓的改變取決於堆疊的層的厚度。TiN/TaN/TiN/TiAlC/TiN堆疊通常具有大的厚度以提供期望的臨界電壓範圍。舉例來說，儘管對於接近二十奈米的間距而言行之有效，然而對於低至十幾奈米的替換金屬閘極（replacement metal gate，RMG）間距而言，放置在高介電常數層（幾奈米厚）頂部上的TiN/TaN/TiN/TiAlC/TiN堆疊可能會開始合併。
半導體裝置中的當前按比例縮放趨勢已使RMG間距降低以實現較高的裝置密度。存在例如鰭型場效應電晶體（fin field effect transistor，finFET）、閘極環繞場效應電晶體（gate all around FET，GAA-FET）及替換金屬閘極場效應電晶體（replacement metal gate FET，RMG-FET）等架構來解決按比例縮放的節點處的某些關鍵問題，例如短通道效應（short channel effect，SCE）。然而，這種架構不會具體解決多臨界電壓裝置中的問題。儘管使用功函數金屬堆疊對於當前節點而言非常有效，然而在極度按比例縮放的節點處的較低間距處會出現問題。隨著RMG間距由於按比例縮放而減小，相對厚的功函數金屬堆疊可能會合併。換句話說，考慮到極度按比例縮放的節點處的下伏表面的拓撲（topology），厚度足以提供所期望臨界電壓改變的功函數金屬堆疊可能不能夠適合於可用的RMG間距。如上所述，這種堆疊可能在較低的間距處開始合併。隨著多臨界電壓裝置按比例縮放到較小的尺寸，臨界電壓的變化（西格瑪臨界電壓（sigma Vt））也可增大。這是由於對於尺寸較小的多晶體功函數金屬而言，電子功函數（electron work function，eWF）的隨機變化會加劇。
存在用於改變臨界電壓而不會增大功函數金屬堆疊的厚度且用於解決eWF變化的機制。然而，每一種方法具有各自的缺點。因此，期望一種改善的機制來控制多臨界電壓半導體裝置的臨界電壓。
一種為半導體裝置的多個組件提供閘極結構的方法。所述方法在所述組件的第一部分上提供第一偶極組合。所述第一偶極組合包括第一偶極層及位於所述第一偶極層上的第一高介電常數層。在所述組件的第二部分上提供第二偶極組合，所述第二偶極組合包括第二偶極層及位於所述第二偶極層上的第二高介電常數層。所述第一偶極組合不同於所述第二偶極組合。在所述第一偶極組合及所述第二偶極組合上提供至少一個功函數金屬層。在所述提供所述功函數金屬層的步驟之後，執行低溫退火。在所述功函數金屬層上形成接觸金屬層。
本文所述方法可利用偶極組合提供電晶體的臨界電壓的不同改變。第一偶極組合及第二偶極組合也為薄的，厚度通常小於兩奈米。另外，偶極組合可使高介電常數層的缺陷能帶發生位移以使得來自半導體的載流子與高介電常數層的缺陷能帶內的缺陷相互作用的程度小得多。因此，可實現遷移率及可靠性的改善。因此，可在更加極度按比例縮放的節點處提供性能得到改善的多臨界電壓電晶體。
示例性實施例涉及多臨界電壓半導體裝置的形成。提出以下說明是為了使所屬領域中的一般技術人員能夠製作並使用本發明，且以下說明是在專利申請及其要求的上下文中提供。對在本文中闡述的示例性實施例以及一般性原理及特徵的各種修改將顯而易見。示例性實施例主要是針對在具體實施方式中提供的具體方法及系統進行闡述。然而，所述方法及系統在其他實施方式中也將有效地發揮作用。
例如“示例性實施例”、“一個實施例”及“另一個實施例”等短語可指相同或不同的實施例以及多個實施例。實施例將針對具有某些組件的系統和/或裝置進行闡述。然而，所述系統和/或裝置可包括比圖中所示組件更多或更少的組件，且組件的排列及類型可發生變化，而此並不背離本發明的範圍。示例性實施例還將在具有某些步驟的具體方法的上下文中進行闡述。然而，所述方法及系統對於不與示例性實施例相矛盾的具有不同的和/或附加的步驟以及處於不同次序的步驟的其他方法而言也會有效地發揮作用。因此，本發明並非旨在僅限於圖中所示實施例，而是符合與本文中所述原理及特徵相一致的最廣範圍。
在闡述本發明的上下文中（尤其在以上申請專利範圍的上下文中）使用的用語“一（a及an）”及“所述（the）”以及相似的指示語應被視為涵蓋單數及複數兩者，除非在本文中另外指明或明顯與上下文相矛盾。除非另外注明，否則用語“包括（comprising）”、“具有（having）”、“包括（including）”及“含有（containing）”應被視為開放式用語（即，意指“包括但不限於”）。
除非另外定義，否則本文所用所有技術及科學用語的含意均與本發明所屬領域中的一般技術人員所通常理解的含意相同。應注意，除非另外規定，否則使用本文所提供的任何實例或示例性用語僅旨在更好地說明本發明而並非限制本發明的範圍。另外，除非另外定義，否則常用字典中定義的所有用語均不能被過度解釋。
一種方法為半導體裝置的多個組件提供閘極結構。提供矽酸鹽層。在一個方面，在互補金屬氧化物半導體（complementary metal oxide semiconductor，CMOS）裝置的通道上提供矽酸鹽層。在所述矽酸鹽層上提供高介電常數層。所述方法更包括在所述高介電常數層上提供功函數金屬層。在提供功函數金屬層之後執行低溫退火。在所述功函數金屬層上提供接觸金屬層。
圖1是繪示為半導體裝置中的組件（即，電晶體）提供閘極結構的方法100的示例性實施例的流程圖。為簡明起見，一些步驟可省略、以另一種次序執行和/或進行組合。另外，方法100可在已執行用於形成半導體裝置的其他步驟之後開始。舉例來說，所述方法可在已界定源極區及汲極區且提供各種結構之後開始。圖2A至圖2D繪示半導體裝置200（例如，金屬氧化物半導體（metal oxide semiconductor，MOS）裝置）在利用方法100製作閘極結構期間的示例性實施例的一些部分。為簡明起見，在圖2A至圖2D中未示出所有組件且圖2A至圖2D並非按比例繪製。舉例來說，圖中未示出在閘極結構之前可能已形成的各種結構。另外，可出於解釋目的而誇大各個層的厚度。儘管圖中示出正在製作的每一個偶極組合的單個裝置，然而所屬領域中的一般技術人員將認識到，通常會形成每一類型的多個組件。在一些實施例中，半導體裝置200上的所有電晶體均可包括偶極組合。在其他實施例中，一些電晶體（圖中未示出）可不包括偶極組合。方法100是在半導體裝置200的上下文中進行闡述的。然而，方法100也可用於不同的半導體裝置。
通過步驟102，在組件的第一部分上提供第一偶極組合。所述第一偶極組合包括第一偶極層及位於所述第一偶極層上的第一高介電常數層。在一些實施例中，第一高介電常數層的形成可以至少二百攝氏度且不高於六百攝氏度的溫度來施行。高介電常數層具有比SiO2 的介電常數大的介電常數。在沉積第一偶極層之前可形成界面/天然氧化物層（例如，SiO2 ）。步驟102可通過利用掩模覆蓋半導體裝置的其餘區並沉積第一偶極組合來施行。接著可從半導體裝置的其餘部分移除掩模及第一偶極組合中的層。
在步驟102中提供的第一偶極組合用於形成以下所論述的偶極，所述偶極可有效地改變所形成的組件的臨界電壓Vt。第一高介電常數層可包括HfO2 、ZrO2 、HfSiOx、HfZrOx及ZrALOx中的一者或多者，其中Ox表示具有變化的化學計量（stoichiometry）的氧化物。在步驟102中提供的偶極層中所使用的材料可被選擇成提供Vt改變的期望的量值及方向。舉例來說，第一偶極層可包含Lu2 O3 、LuSiOx、Y2 O3 、YSiOx、La2 O3 、LaSiOx、BaO、BaSiOx、SrO、SrSiOx、Al2 O3 、AlSiOx、TiO2 、TiSiOx、HfO2 、HfSiOx、ZrO2 、ZrSiOx、Ta2 O5 、TaSiOx、ScO、ScSiOx、MgO及MgSiOx中的一者或多者，其中Ox表示具有變化的化學計量的氧化物。第一偶極層中元素的原子百分比也可發生變化。舉例來說，矽酸鹽層中的矽含量可介於零到不大於七十原子百分比的範圍內。可利用矽酸鹽中的矽含量來定製臨界電壓的改變。所選擇的材料取決於所期望的電壓改變的徵兆（sign）以及所形成的指定裝置（即，n型場效應電晶體（n-type field effect transistor，nFET）或p型場效應電晶體（p-type field effect transistor，pFET））。如果所製作的組件是nFET且期望臨界電壓向下（負向地）改變，則在一些實施例中，在步驟102中提供的第一偶極層可包括以下中的一者或多者：Lu2 O3 、LuSiOx、Y2 O3 、YSiOx、La2 O3 、LaSiOx、BaO、BaSiOx、SrO、SrSiOx 、MgO及MgSiOx。如果所製作的組件是nFET且期望臨界電壓向上（正向地）改變，則在步驟102中提供的第一偶極層可包括以下中的至少一者：Al2 O3 、AlSiOx、TiO2 、TiSiOx、HfO2 、HfSiOx、ZrO2 、ZrSiOx、Ta2 O5 、TaSiOx、ScO、ScSiOx、MgO及MgSiOx。如果所製作的組件是pFET且期望臨界電壓向上改變，則在步驟102中提供的第一偶極層可包括以下中的至少一者：Lu2 O3 、LuSiOx、Y2 O3 、YSiOx、La2 O3 、LaSiOx、BaO、BaSiOx、SrO、SrSiOx。如果所提供的組件是p-FET且期望臨界電壓向下改變，則在步驟102中提供的第一偶極層可包括以下中的一者或多者：Al2 O3 、AlSiOx、TiO2 、TiSiOx、HfO2 、HfSiOx、ZrO2 、ZrSiOx、Ta2 O5 、TaSiOx、ScO、ScSiOx、MgO及MgSiOx。在其他實施例中可在第一偶極層中使用其他材料來上下改變電壓。因此，通過選擇適宜的偶極層材料並配置偶極層的厚度，可針對第一組裝置獲得期望的臨界電壓改變。
步驟102中提供的偶極組合可具有不超過三奈米的總厚度。在一些這種實施例中，偶極組合具有不超過兩奈米的總厚度。在一些實施例中，第一高介電常數層的厚度為至少0.1奈米且小於兩奈米。在一些這種實施例中，第一高介電常數層的厚度標稱為一奈米。在一些實施例中，第一偶極層的厚度為至少0.1 nm且不大於一奈米。這一範圍的厚度（一埃到十埃）可足以使所製作的裝置的臨界電壓改變高達數百毫伏。因此，通過將明智地選擇第一偶極層中的材料及第一高介電常數層中的材料與對在步驟102中提供的第一偶極層的厚度進行定製相結合，會提供用於將所製作的裝置的臨界電壓設定成所需電平（level）的有效機制。
圖2A繪示執行步驟102之後的半導體裝置200。為簡明起見，將層繪示為僅位於其中將形成組件的區中，且圖中未示出其他結構（例如間隔件、互連線或其他特徵）。然而，一些層或全部層可延伸超出所製作的裝置。所述層還被繪示為平面的。然而，在一些實施例中，所述層可為三維的，例如，在下伏的結構是半導體鰭時。另外，如前面所提及，圖2A至圖2D中所示出的厚度及其他尺寸並非按比例繪示。
正在製作組件240、242、244及246，且組件240、242、244及246可各自為電晶體。圖中示出下伏的半導體202。在一些實施例中，半導體202是Si。在其他實施例中，其他基底包括但不限於允許形成天然SiOx的矽鍺（SiGe）、絕緣體上矽（silicon on insulator，SOI）、應變絕緣體上矽（strained silicon on insulator，sSOI）、絕緣體上矽鍺（silicon germanium on insulator，SGOI）、應變絕緣體上矽鍺（strained silicon germanium on insulator，sSGOI）及類似基底。因此由於以下所論述的這種天然SiOx位於半導體202（或通道）與偶極的界面處，因此這種天然的SiOx被稱為“界面氧化物”。為簡明起見，在圖式中未示出這種界面氧化物。已提供了第一偶極組合210A。第一偶極組合210A包括第一偶極層212A及第一高介電常數層214A。以上闡述了用於第一偶極層212A及第一高介電常數層214A的材料。
通過步驟104，在組件的第二部分上提供第二偶極組合。第二偶極組合包括第二偶極層及位於第二偶極層上的第二高介電常數層。在一些實施例中，在沉積第二偶極層之前已形成了界面/天然的氧化物層。在步驟104中提供的第二偶極組合用於形成偶極，所述偶極會改變所形成的組件的臨界電壓Vt。第二偶極層及第二高介電常數層的材料及厚度分別類似於以上針對第一偶極層及第一高介電常數層所闡述的材料及厚度。還對材料及厚度進行選擇以提供臨界電壓改變的期望的量值及方向（向上/正的或向下/負的）。步驟104因此類似於步驟102。
然而，第二偶極組合不同於第一偶極組合。在一些實施例中，只有第一偶極層不同於第二偶極層。舉例來說，第一偶極層可為LaSiOx，第二偶極層可為MgO，且第一高介電常數層與第二高介電常數層可由相同的材料形成。在其他實施例中，只有第一高介電常數層不同於第二高介電常數層。舉例來說，第一高介電常數層可為HfO2 ，第二高介電常數層可為ZrO2 ，且第一偶極層與第二偶極層可由相同的材料形成。在其他實施例中，第一偶極層與第二偶極層不同，且第一高介電常數層與第二高介電常數層也可不同。舉例來說，第一偶極層可為LaSiOx，第二偶極層可為AlSiOx，第一高介電常數層可為HfO2 且第二高介電常數層可為ZrAlOx。因此，第二偶極組合不同於第一偶極組合且可提供不同的臨界電壓改變。
圖2B繪示執行步驟104之後的半導體裝置200。因此，已為組件242提供了第二偶極組合210B。第二偶極組合210B包括第二偶極層212B及第二高介電常數層214B。以上闡述了可用於第二偶極層212B及第二高介電常數層214B的材料。然而，如上所述，第二偶極組合210B不同於第一偶極組合210A。因此，組件242具有與組件240不同的臨界電壓改變。
通過步驟106，可針對不同的區及不同的偶極組合而可選地將步驟104重複多次。另外，通過步驟108來提供功函數金屬層。儘管所有金屬均可由功函數來表徵，然而將所述層被稱為功函數金屬層是由於金屬的電子功函數（eWF）是決定所形成的裝置的臨界電壓的因素。舉例來說，功函數金屬層可包含以下中的至少一者：TiN、TaN、TiSiN、TiTaN、WN及TiTaSiN。在其他實施例中可使用其他金屬。功函數金屬還相對薄。舉例來說，功函數金屬具有至少一奈米且不大於三奈米的厚度。在一些實施例中，可在所有組件240、242、244及246上提供相同的功函數金屬（例如，TiN）。在其他實施例中，可在不同的組件上提供不同的功函數金屬。在一些實施例中，可在每一個偶極組合上分別提供功函數金屬。舉例來說，可在步驟104中提供第二偶極組合之前在第一偶極組合210A上提供功函數金屬。作為另外一種選擇，可在已在步驟102、104及106中沉積所有的偶極組合之後提供功函數金屬。
圖2C繪示執行步驟108之後的半導體裝置200。因此，組件244及246分別包括第三偶極組合210C及第四偶極組合210D。第三偶極組合210C包括第三偶極層212C及第三高介電常數層214C。相似地，第四偶極組合210D包括第四偶極層212D及第四高介電常數層214D。第三偶極組合210C不同於第一偶極組合210A且不同於第二偶極組合210B。第四偶極組合210D不同於第一偶極組合210A、第二偶極組合210B及第三偶極組合210C。因此，組件240、242、244及246中的每一組件具有不同的臨界電壓改變。另外，已分別為每一個組件240、242、244及246提供了功函數金屬層220、222、224及226。
通過步驟110，在形成功函數金屬層220、222、224及226之後執行低溫退火。低溫退火可用於使界面處的偶極層212A、212B、212C及212D與高介電常數層214A、214B、214C及214D的混合均質化。另外，退火可幫助控制最終臨界電壓。步驟110可包括以至少二百攝氏度且不大於八百攝氏度的退火溫度來執行退火。在一些實施例中，最大退火溫度不大於六百攝氏度。在一些實施例中，退火溫度為至少三百攝氏度。在一些這種實施例中，退火的溫度為至少四百攝氏度。在其他實施例中，退火溫度可為至少四百攝氏度且不大於五百攝氏度。
在一些實施例中，步驟110中的退火是利用犧牲活性金屬層（圖2A至圖2D中未示出）來執行。這種活性金屬層一般來說將在退火之後被移除。活性金屬層可包含Si、Ti、Zr、Hf及La中的一者或多者且可具有不大於四奈米的厚度。還可使用其他材料及其他厚度。這種金屬可在退火期間在組件240、242、244及246中的一者或多者上使用，以對最終臨界電壓進行附加控制。作為另外一種選擇，可從組件240、242、244及246中的一些或所有組件省略這種活性金屬層。
通過步驟112，在功函數金屬層上提供接觸金屬層。在一些實施例中，接觸金屬層可為W或Co。然而，在其他實施例中可使用其他金屬。圖2D繪示執行步驟110之後的半導體裝置200。因此，已分別為組件240、242、244及246中的每一者提供了接觸金屬層230、232、234及236。接著便可完成半導體裝置200的製作。
利用方法100，可分別對電晶體（即組件240、242、244及246）的臨界電壓進行微調以使得半導體裝置200成為多臨界電壓裝置。電晶體（即組件240、242、244及246）中使用的功函數金屬層220為電晶體（即組件240、242、244及246）中的每一者設定基準（baseline）臨界電壓。利用偶極組合210A、210B、210C及210D形成的偶極可根據在偶極層212A、212B、212C及212D中使用的材料及厚度來上下改變基準臨界電壓。如上所述，在低溫退火期間使用犧牲活性金屬層可提供對臨界電壓的精細調整。由此，可提供多臨界電壓半導體裝置200。
半導體裝置200及方法100適用於明顯較小的裝置。如以上所指示，功函數金屬層220、222、224及226在一些實施例中具有近似三奈米的最大厚度。此厚度明顯小於在傳統方式中使用的功函數金屬堆疊（例如，TiN/TaN/TiAlC/TiN）的總厚度。這個功函數金屬層220提供基準臨界電壓。可利用偶極組合210A、210B、210C及210D來提供臨界電壓的改變。偶極組合210A、210B、210C及210D的厚度可小於兩奈米。偶極組合210A、210B、210C及210D的所使用的材料的變化以及偶極組合210A、210B、210C及210D的厚度發生的小於一奈米的變化與所使用的材料相結合可使基準臨界電壓充分改變。因此，可提供多臨界電壓裝置（即半導體裝置200）而不需要層（即偶極組合210A/210B/210C/210D、功函數金屬層220/222/224/226及接觸金屬層230/232/234/236）的堆疊具有大的總厚度。利用方法100，可製作與大約七奈米到八奈米或小於七奈米到八奈米的RMG間距一致的多臨界電壓裝置（即半導體裝置200）。堆疊也可足夠薄以使其餘空間可用於接觸金屬填充。此可減小電阻率。利用方法100可輕易地實現具有小的間距和/或較大的RMG間距的其他技術。因此，方法100可提供可被按比例縮放到明顯較小的尺寸的多臨界電壓裝置（即半導體裝置200）。
方法100也可改善性能。缺陷能帶（defect band）是高介電常數材料的固有性質（intrinsic property）。舉例來說，在高介電常數層214A、214B、214C及214D中使用的材料各自具有缺陷能帶。偶極組合210A、210B、210C及210D可使高介電常數層214A、214B、214C及214D的缺陷能帶發生位移。來自下伏半導體的載流子與發生位移的缺陷能帶相互作用且可遇到減小的缺陷阱（defect trap）。因此，半導體裝置200可具有改善的遷移率及可靠性。由於對於實現期望的Vt改變而言偶極層212A/212B/212C/212D的厚度變化可為小的（例如，小於一奈米），因此這種有益效果對厚度的依賴性弱。換句話說，預期遷移率及可靠性的改善對處於本文所述厚度範圍內的偶極組合210A/210B/210C/210D的厚度相對不敏感。因此，可在更加極度按比例縮放的節點處提供性能得到改善的多臨界電壓電晶體。
方法100也可改善可製造性。用於組件240、242、244及246的堆疊在至少一些實施例中不含有鋁。因此，可避免與鋁相關的對溫度高度敏感的問題。所引起的偶極電壓可不具有晶體取向依賴性（crystalline orientation dependency）。這意味著厚的傳統堆疊的局部西格瑪臨界電壓問題（local sigma Vt issue）可得到減輕或避免。因此，方法100及多臨界電壓裝置（即半導體裝置200）具有改善的性能及可製造性，特別是對於較小的裝置尺寸而言。
圖3是繪示為多臨界電壓半導體裝置中的電晶體提供閘極結構的方法120的示例性實施例的流程圖。為簡明起見，一些步驟可被省略、以另一種次序執行和/或進行組合。另外，方法120可在已執行用於形成半導體裝置的其他步驟之後開始。舉例來說，方法120可在已界定源極區及汲極區且提供各種結構之後開始。圖4至圖14繪示在利用方法120製作閘極結構期間半導體裝置250（例如，MOS裝置）的示例性實施例的一些部分。為簡明起見，在圖4至圖14中未示出所有組件且圖4至圖14並非按比例繪製。舉例來說，圖中未示出在閘極結構之前可能已形成的各種結構。可出於解釋目的而誇大各個層的厚度。為清晰起見，僅示出位於形成電晶體的區中的結構。因此，未示出下伏的拓撲。然而，所形成的電晶體並非僅限於平面電晶體。而是，方法120可被併入到包括但不限於FinFET、GAA-FET及RMG-FET的其他架構中。儘管圖中示出正在製作每一個偶極組合的單個裝置，然而所屬領域中的一般技術人員將認識到，通常會形成每一類型的多個組件。在一些實施例中，半導體裝置250上的所有電晶體均可包括偶極組合。在其他實施例中，一些電晶體（圖中未示出）可不包括偶極組合。方法120是在半導體裝置250的上下文中進行闡述的。然而，方法120也可用於不同的半導體裝置。
通過步驟122，在至少通道區上形成薄的界面/天然氧化物層。界面氧化物可包含SiOx且可天然地形成在通道上以及基底的其他區上。在一些實施例中，半導體選自允許形成天然SiOx的Si、SiGe、SOI、sSOI、SGOI、sSGOI及類似的基底。
通過步驟124，在其中當前不形成偶極組合的區上提供掩模。步驟124可包括在所選擇區中形成有機平坦化層（organic planarization layer，OPL）。圖4繪示執行步驟124之後的半導體裝置250。所製作的電晶體292、294及296。圖中示出下伏的半導體252。為簡明起見，未示出形成在下伏的半導體252上的界面氧化物。掩模256駐留在電晶體294及296上。在圖中所示實施例中，掩模256是OPL。
通過步驟126，為電晶體的暴露出的部分沉積偶極層。偶極層可根據所形成的電晶體的導電類型（n型或p型）以及期望的臨界電壓改變的方向（正或負）而包含以下中的一者或多者Lu2 O3 、LuSiOx、Y2 O3 、YSiOx、La2 O3 、LaSiOx、BaO、BaSiOx、SrO、SrSiOx、Al2 O3 、AlSiOx、TiO2 、TiSiOx、HfO2 、HfSiOx、ZrO2 、ZrSiOx、Ta2 O5 、TaSiOx、ScO、ScSiOx、MgO及MgSiOx。在其他實施例中可在偶極層中使用其他材料來上下改變電壓。步驟126可以大約三百攝氏度的溫度利用原子層沉積（atomic layer deposition，ALD）來執行。
通過步驟128，在偶極層上為暴露出的區提供高介電常數層。在一些實施例中，高介電常數層的形成可以至少二百攝氏度且不高於六百攝氏度的溫度來施行。在一些實施例中，高介電常數層的形成可以不大於三百攝氏度的溫度來施行。舉例來說，步驟128可以大約三百攝氏度的溫度利用ALD來執行。高介電常數層在一些實施例中可包含HfO2 、ZrO2 、HfSiOx、HfZrOx及ZrALOx中的一種或多種。在步驟126及步驟128中提供的層形成第一偶極組合。在步驟126及步驟128中提供的層的總厚度可不超過兩奈米。
通過步驟130，在高介電常數層上為暴露出的區提供功函數金屬層。舉例來說，功函數金屬層可包含TiN、TaN、TiSiN、TiTaN、WN及TiTaSiN中的至少一種。在其他實施例中可使用其他金屬。功函數金屬層還相對薄。舉例來說，功函數金屬層的厚度為不大於三奈米。
圖5繪示執行步驟130之後的半導體裝置250。已提供了偶極層262A、高介電常數層270A及功函數金屬層280A。偶極層262A及高介電常數層270A形成偶極組合260A。對於暴露出的電晶體292而言，偶極層262A、高介電常數層270A及功函數金屬層280A位於半導體252上的界面/天然氧化物（圖中未示出）上。對於被OPL掩模256覆蓋的其餘電晶體294及296而言，偶極層262A、高介電常數層270A及功函數金屬層280A位於OPL掩模256上。偶極層262A、高介電常數層270A及功函數金屬層280A可利用ALD形成。因此，OPL掩模256上的偶極層262A、高介電常數層270A及功函數金屬層280A與形成在界面氧化物上的偶極層262A、高介電常數層270A及功函數金屬層280A相比可具有不良品質。
通過步驟132，從被OPL掩模256覆蓋的被遮蔽區移除偶極層262A、高介電常數層270A及功函數金屬層280A。由於OPL掩模256上的偶極層262A、高介電常數層270A及功函數金屬層280A可具有缺陷，因此它們比形成在界面氧化物上的偶極層262A、高介電常數層270A及功函數金屬層280A更容易被移除。更具體來說，蝕刻劑可更容易穿透位於被遮蔽區上的這些偶極層262A、高介電常數層270A及功函數金屬層280A。OPL掩模256可因此在步驟132中被移除且位於電晶體294及296上的偶極層262A、高介電常數層270A及功函數金屬層280A被剝離。因此，步驟132可將偶極層262A、高介電常數層270A及功函數金屬層280A的位於電晶體294及296上的一些部分移除而不會對電晶體292造成不利影響。圖6繪示執行步驟132之後的半導體裝置250。因此，電晶體292保留偶極組合260A及功函數金屬層280A。相比之下，電晶體294及296的界面氧化物/通道區被暴露出。
通過步驟134，可對其餘裝置可選地重複步驟124、126、128、130和/或132。然而，各個層的材料被選擇成使得對每一區中的電晶體提供不同的偶極組合。
圖7繪示在重複進行步驟124來製作電晶體294之後的半導體裝置250。因此，在電晶體292及296的區上形成OPL掩模258。圖8繪示重複進行步驟126、128及130之後的半導體裝置250。因此，已在電晶體292、294及296上沉積了偶極層262B、高介電常數層270B及功函數金屬層280B。偶極層262B及高介電常數層270B形成第二偶極組合260B。對於電晶體294而言，偶極層262B、高介電常數層270B及功函數金屬層280B位於半導體252上的界面/天然氧化物上。然而，對於電晶體292及296而言，這些偶極層262B、高介電常數層270B及功函數金屬層280B駐留在OPL掩模258上。因此，預期對於電晶體292及296而言，偶極層262B、高介電常數層270B及功函數金屬層280B將具有不良品質。
圖9繪示在再次執行步驟132且已移除OPL掩模258之後的半導體裝置250。由於存在OPL掩模258，因此移除步驟132能夠從電晶體292及296剝離相關層而不會過分損壞電晶體294。因此，每一個電晶體292及294分別包括偶極組合260A/260B以及功函數金屬層280A/280B。偶極組合260A與偶極組合260B不同。功函數金屬層280A與功函數金屬層280B可為不同的或者可為相同的。
圖10繪示對電晶體296重複步驟124、126、128及130之後的半導體裝置250。因此，OPL掩模259駐留在電晶體292及294的區上。已在電晶體292、294及296上沉積了偶極層262C、高介電常數層270C及功函數金屬層280C。偶極層262C及高介電常數層270C形成第三偶極組合260C。對於電晶體296而言，偶極層262C、高介電常數層270C及功函數金屬層280C位於對應通道上方的界面氧化物的部分上。然而，這些偶極層262C、高介電常數層270C及功函數金屬層280C對於電晶體292及294而言位於OPL掩模259上。因此，對於電晶體292及294而言，偶極層262C、高介電常數層270C及功函數金屬層280C預期將具有不良品質。
圖11繪示在重複步驟132以及已移除OPL掩模259之後的半導體裝置。由於存在OPL掩模259，因此預期移除步驟132會從電晶體292及294移除相關層而不會過分損壞電晶體296。因此，電晶體292、294及296各自分別包括偶極組合260A、260B及260C以及功函數金屬層280A、280B及280C。偶極組合260A、偶極組合260B及偶極組合260C是不同的。功函數金屬層280A、功函數金屬層280B及功函數金屬層280C可為不同的或者可為相同的。
通過步驟136，可選地提供犧牲活性金屬層。活性金屬層可包含Si、Ti、Zr、Hf及La中的一種或多種且可具有不大於四奈米的厚度。也可使用其他材料及其他厚度。這種金屬可在退火期間使用以對最終臨界電壓進行附加控制。換句話說，在步驟136中提供的活性金屬層提供對臨界電壓改變的精細控制。圖12繪示執行步驟136之後的多臨界電壓半導體裝置250。因此，已提供了活性金屬層285。在所示出的實施例中，活性金屬層285位於所有電晶體292、294及296上。在其他實施例中，可從電晶體292、294及296中的一些或所有電晶體省略活性金屬層285。
通過步驟138，執行低溫退火。可使用低溫退火來分別使偶極組合260A/260B/260C各自的偶極層262A/262B/262C與高介電常數層270A/270B/270C的混合均質化。步驟138可包括以至少二百攝氏度且不大於八百攝氏度的退火溫度來執行退火。在一些實施例中，最大退火溫度不大於六百攝氏度。在一些這種實施例中，退火溫度為至少三百攝氏度且不大於四百攝氏度。作為另外一種選擇，退火溫度可為至少四百攝氏度且不大於五百攝氏度。
除了上述有益效果之外，在步驟138中執行的退火還可因使用活性金屬層285而改善對電晶體292、294及296的臨界電壓的偶極調製。活性金屬是吸氧劑（oxygen getter）以使這種材料能夠在退火期間將氧原子從下伏的含氧層清除出來。氧原子可接著在包括功函數金屬層280A/280B/280C在內的各個層中重新分配。此會實現對高介電常數層/功函數金屬層界面、高介電常數層/偶極層界面及偶極層/原生氧化物SiOx界面周圍的氧相關偶極（oxygen related dipoles）的調製。界面氧化物層的厚度也可能發生改變。調製的程度隨著功函數金屬層280A/280B/280C的厚度、活性金屬層285的厚度及退火溫度而變化。結果，可在數十毫伏範圍內進一步調製臨界電壓。這種清除現象即使在近似500攝氏度到近似600攝氏度的中間溫度和/或低溫下仍可發生。換句話說，清除可在步驟138的退火中使用的溫度下發生。因此，電晶體292、294及296的臨界電壓可因偶極層262A/262B/262C的存在及活性金屬層285的使用二者而發生改變。
通過步驟140，移除活性金屬層285。圖13繪示在移除活性金屬層285之後的半導體裝置250。通過步驟142，接著在功函數金屬層上提供接觸金屬層。在一些實施例中，接觸金屬層可為W或Co。然而，在其他實施例中可使用其他金屬。圖14繪示執行步驟142之後的半導體裝置250。因此，已為所形成的裝置292、294及296中的每一者提供了接觸金屬層290。接著便可完成半導體裝置250的製作。
方法120及半導體裝置250可共享方法100及半導體裝置200的有益效果。利用方法120以及偶極組合260A、260B及260C，可分別對電晶體292、294及296的臨界電壓進行微調以提供多臨界電壓半導體裝置250。功函數金屬層280A/280B/280C為電晶體292、294及296中的每一者設定基準臨界電壓。利用偶極組合260A、260B及260C形成的偶極可根據偶極層262A/262B/262C的厚度及所使用的材料來上下改變基準臨界電壓。在低溫退火期間使用犧牲活性金屬層可提供對臨界電壓的精細調整。因此，可提供多臨界電壓半導體裝置250。
半導體裝置250及方法120適用於明顯較小的裝置。所使用堆疊的厚度可顯著降低，同時仍實現各個電晶體之間臨界電壓的明顯變化。方法120可因此用於較小的裝置而不考慮堆疊是否合併。在方法120中不需要使用例如Al等材料，此可避免與鋁相關的溫度問題。因此，方法120可提供可被按比例縮放到明顯較小的尺寸的多臨界電壓裝置（半導體裝置250）。 方法120也可改善性能。偶極組合260A、260B及260C可使高介電常數層270A、270B及270C的缺陷能帶發生位移。來自下伏半導體的載流子與發生位移的缺陷能帶相互作用且可遇到減小的缺陷阱。因此，半導體裝置200可具有改善的遷移率及可靠性。因此，可以更加極度按比例縮放的節點提供性能得到改善的多臨界電壓電晶體。
已闡述了用於提供多臨界電壓半導體裝置的方法及系統。所述方法及系統已根據所示出的示例性實施例進行了闡述，且所屬領域中的一般技術人員將容易地認識到可存在實施例的變化，且任何變化均將處於所述方法及系統的精神及範圍內。因此，在不背離隨附申請專利範圍的精神及範圍的條件下，所屬領域中的一般技術人員可作出許多修改。
100、120‧‧‧方法
102、104、106、108、110、112、122、124、126、128、130、132、134、136、138、140、142‧‧‧步驟
200、250‧‧‧半導體裝置
202、252‧‧‧半導體
210A、210B、210C、210D、260A、260B、260C‧‧‧偶極組合
212A、212B、212C、212D、262A、262B、262C‧‧‧偶極層
214A、214B、214C、214D、270A、270B、270C‧‧‧高介電常數層
220、222、224、226、280A、280B、280C‧‧‧功函數金屬層
230、232、234、236、290‧‧‧接觸金屬層
240、242、244、246‧‧‧組件
256、258、259‧‧‧掩模
285‧‧‧活性金屬層
292、294、296‧‧‧電晶體
圖1是繪示在半導體裝置中提供多臨界電壓閘極結構的方法的示例性實施例的流程圖。 圖2A至圖2D繪示閘極結構在製作期間的示例性實施例的一些部分。 圖3是繪示在半導體裝置中提供多臨界電壓電晶體的方法的示例性實施例的流程圖。 圖4至圖14繪示多臨界電壓半導體裝置在製作期間的示例性實施例的一些部分。

Claims (19)

  1. 一種為半導體裝置的多個組件提供閘極結構的方法，所述方法包括： 在所述多個組件的第一部分上提供第一偶極組合，所述第一偶極組合包括第一偶極層及位於所述第一偶極層上的第一高介電常數層； 在所述多個組件的第二部分上提供第二偶極組合，所述第二偶極組合包括第二偶極層及位於所述第二偶極層上的第二高介電常數層，所述第一偶極組合不同於所述第二偶極組合； 在所述第一偶極組合及所述第二偶極組合上提供至少一個功函數金屬層； 在所述提供所述至少一個功函數金屬層的步驟之後，執行低溫退火；以及 在所述至少一個功函數金屬層上提供接觸金屬層。
  2. 如申請專利範圍第1項所述的方法，其中所述提供所述至少一個功函數金屬層的步驟更包括： 在所述第一偶極組合上提供第一功函數金屬層；以及 在所述第二偶極組合上提供第二功函數金屬層。
  3. 如申請專利範圍第2項所述的方法，其中所述提供所述第一功函數金屬層的步驟是在提供所述第二偶極組合之前執行。
  4. 如申請專利範圍第1項所述的方法，其中所述提供所述第一偶極組合的步驟更包括： 在所述多個組件的所述第二部分上提供掩蔽層； 在所述多個組件的至少所述第一部分及所述第二部分上沉積第一層，所述第一層的位於所述多個組件的所述第一部分上的第一部分形成所述第一偶極層； 在所述多個組件的至少所述第一部分及所述第二部分上沉積第一附加層，所述第一附加層的位於所述多個組件的所述第一部分上的第一部分形成所述第一高介電常數層；以及 從所述多個組件的所述第二部分移除所述第一層的第二部分及所述第一附加層的第二部分。
  5. 如申請專利範圍第4項所述的方法，其中所述提供所述第二偶極組合的步驟更包括： 在所述第一偶極組合上提供附加掩蔽層； 在所述多個組件的至少所述第一部分及所述第二部分上沉積第二層，所述第二層的位於所述多個組件的所述第二部分上的第一部分形成所述第二偶極層； 在所述多個組件的至少所述第一部分及所述第二部分上沉積第二附加層，所述第二附加層的位於所述多個組件的所述第二部分上的第一部分形成所述第二高介電常數層； 從所述多個組件的所述第一部分移除所述第二層的第二部分及所述第二附加層的第二部分。
  6. 如申請專利範圍第1項所述的方法，其中所述第一偶極組合具有第一厚度，且所述第二偶極組合具有第二厚度，所述第一厚度及所述第二厚度各自小於2奈米。
  7. 如申請專利範圍第6項所述的方法，其中所述至少一個功函數金屬層為至少1奈米且不大於3奈米厚。
  8. 如申請專利範圍第1項所述的方法，更包括： 在所述多個組件的第三部分上提供第三偶極組合，所述第三偶極組合包括第三偶極層及位於所述第三偶極層上的第三高介電常數層，所述第一偶極組合不同於所述第三偶極組合，所述第二偶極組合不同於所述第三偶極組合。
  9. 如申請專利範圍第8項所述的方法，其中所述第一偶極層、所述第二偶極層及所述第三偶極層各自選自Lu2 O3 、LuSiOx、Y2 O3 、YSiOx、La2 O3 、LaSiOx、BaO、BaSiOx、SrO、SrSiOx、Al2 O3 、AlSiOx、TiO2 、TiSiOx、HfO2 、HfSiOx、ZrO2 、ZrSiOx、Ta2 O5 、TaSiOx、ScO、ScSiOx、MgO及MgSiOx，且其中所述第一高介電常數層、所述第二高介電常數層及所述第三高介電常數層選自HfO2 、ZrO2 、HfSiOx、HfZrOx及ZrALOx。
  10. 如申請專利範圍第1項所述的方法，更包括： 對於所述多個組件中的至少一些組件而言，在所述至少一個功函數金屬層上提供活性金屬層，所述提供所述活性金屬層的步驟在所述提供所述接觸金屬層的步驟之前且在所述執行所述低溫退火的步驟之前，所述執行所述低溫退火的步驟是在所述提供所述接觸金屬層的步驟之前執行；以及 在所述執行所述低溫退火的步驟之後且在所述提供所述接觸金屬層的步驟之前，移除所述活性金屬層。
  11. 如申請專利範圍第10項所述的方法，其中所述活性金屬層包含Si、Ti、Zr、Hr及La中的至少一種且具有不大於4奈米的厚度。
  12. 如申請專利範圍第1項所述的方法，其中所述低溫退火具有不高於600℃的退火溫度。
  13. 如申請專利範圍第12項所述的方法，其中所述退火溫度為至少300℃且不高於400℃。
  14. 如申請專利範圍第1項所述的方法，其中所述第一高介電常數層和所述第二高介電常數層具有大於二氧化矽的介電常數的介電常數。
  15. 如申請專利範圍第1項所述的方法，其中所述至少一個功函數金屬層包含TiN、TaN、TiSiN、TiTaN及TiTaSiN中的至少一種。
  16. 一種在半導體裝置上提供多個電晶體的方法，所述方法包括： 提供所述多個電晶體中的每一電晶體的源極及汲極，所述多個電晶體中的每一電晶體的通道位於所述源極與所述汲極之間； 在所述多個電晶體中的每一電晶體的所述通道上提供閘極結構，所述提供所述閘極結構的步驟包括： 在所述多個電晶體的第一部分上提供第一偶極組合，所述第一偶極組合包括第一偶極層及位於所述第一偶極層上的第一高介電常數層，所述第一偶極組合駐留在界面氧化物層上； 在所述多個電晶體的第二部分上提供第二偶極組合，所述第二偶極組合包括第二偶極層及位於所述第二偶極層上的第二高介電常數層，所述第一偶極組合不同於所述第二偶極組合； 在所述多個電晶體的第三部分上提供第三偶極組合，所述第三偶極組合包括第三偶極層及位於所述第三偶極層上的第三高介電常數層，所述第一偶極組合不同於所述第三偶極組合，所述第二偶極組合不同於所述第三偶極組合，所述第一偶極層、所述第二偶極層及所述第三偶極層選自Lu2 O3 、LuSiOx、Y2 O3 、YSiOx、La2 O3 、LaSiOx、BaO、BaSiOx、SrO、SrSiOx、Al2 O3 、AlSiOx、TiO2 、TiSiOx、HfO2 、HfSiOx、ZrO2 、ZrSiOx、Ta2 O5 、TaSiOx、ScO、ScSiOx、MgO及MgSiOx，所述第一高介電常數層、所述第二高介電常數層及所述第三高介電常數層選自HfO2 、ZrO2 、HfSiOx、HfZrOx及ZrALOx，所述第一偶極組合、所述第二偶極組合及所述第三偶極組合中的每一者不厚於2奈米且不薄於1奈米； 在所述第一偶極組合及所述第二偶極組合上提供至少一個功函數金屬層，所述至少一個功函數金屬層包含TiN、TaN、TiSiN、TiTaN及TiTaSiN中的至少一種，所述至少一個功函數金屬層不厚於3奈米； 在所述功函數金屬層的至少一部分上提供活性金屬層，所述活性金屬層包含Si、Ti、Zr、Hf及La中的至少一種； 在所述提供所述活性金屬層的步驟之後執行低溫退火，所述低溫退火具有為至少200℃且不高於600℃的退火溫度； 在所述低溫退火步驟之後移除所述活性金屬層；以及 在所述功函數金屬層上提供接觸金屬層。
  17. 一種半導體裝置，包括： 基底；以及 多個組件，位於所述基底上，所述多個組件中的每一者包括源極、汲極、通道及閘極結構，所述通道位於所述源極與所述汲極之間，所述閘極結構與所述通道相鄰，所述多個組件的第一部分的所述閘極結構包括第一偶極組合，所述多個組件的第二部分的所述閘極結構包括與所述第一偶極組合不同的第二偶極組合，所述第一偶極組合包括第一偶極層及位於所述第一偶極層上的第一高介電常數層，所述第二偶極組合包括第二偶極層及位於所述第二偶極層上的第二高介電常數層，所述閘極結構更包括功函數金屬層及接觸金屬層，在形成所述閘極結構期間及之後，所述半導體裝置僅暴露到低於1000℃的溫度，所述多個組件具有多個臨界電壓。
  18. 如申請專利範圍第17項所述的半導體裝置，其中所述多個組件的所述第一部分對於所述第一高介電常數層而言具有第一能帶位移，且所述多個組件的所述第二部分對於所述第二高介電常數層而言具有第二能帶位移。
  19. 如申請專利範圍第17項所述的半導體裝置，其中所述多個組件的第三部分的所述閘極結構包括與所述第一偶極組合及所述第二偶極組合不同的第三偶極組合，所述第三偶極組合包括第三偶極層及位於所述第三偶極層上的第三高介電常數層。
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