KR20120054935A - 고유전체층을 게이트 절연층으로 채택하는 반도체 소자 및 그 제조방법들 - Google Patents

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KR20120054935A
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Abstract

고유전체층을 게이트 절연층으로 채택하는 반도체 소자의 제조방법이 제공된다. 상기 방법은 제1 영역 및 제2 영역을 갖는 반도체 기판을 준비하는 것과, 상기 반도체 기판 상에 질소 함유 하부 게이트 절연막(nitrogen containing lower gate insulating layer)을 형성하는 것을 구비한다. 상기 질소 함유 하부 게이트 절연막 상에 상부 게이트 절연막을 형성하고, 상기 상부 게이트 절연막 상에 하부 금속막을 형성한다. 상기 제1 영역 내의 상기 하부 금속막을 선택적으로 제거하여 상기 제2 영역 내에 잔존하는 하부 금속막 패턴을 형성한다. 상기 제1 영역 내의 상기 상부 게이트 절연막은 상기 제1 영역 내의 상기 하부 금속막을 선택적으로 제거하는 동안 상기 제1 영역 내의 상기 하부 게이트 절연막이 식각되는 것을 방지한다. 상기 방법에 의해 제조된 반도체 소자 역시 제공된다.

Description

고유전체층을 게이트 절연층으로 채택하는 반도체 소자 및 그 제조방법들{Semiconductor device employing high-k dielectric layers as a gate insulating layer and methods of fabricating the same}
본 발명은 반도체 소자 및 그 제조방법들에 관한 것으로, 특히 고유전체층을 게이트 절연층으로 채택하는 반도체 소자 및 그 제조방법들에 관한 것이다.
반도체 소자는 저전력 소모(low power consumption)를 위하여 N채널 모스 트랜지스터들 및 P채널 모스 트랜지스터들로 구성된 씨모스(CMOS; complementary metal-oxide-semiconductor) 집적회로를 포함할 수 있다. 최근에, 상기 반도체 소자의 집적도(integration density) 및 성능(performance)을 더욱 향상시키기 위하여, 고유전체막(high-k dielectric layer) 및 금속막이 각각 상기 모스 트랜지스터들의 게이트 절연막 및 게이트 전극으로 널리 사용되고 있다. 또한, 상기 N채널 모스 트랜지스터들의 금속 게이트 전극은 상기 P채널 모스 트랜지스터들의 금속 게이트 전극과 다른 물질로 형성될 수 있다. 이는, 상기 N채널 모스 트랜지스터들의 문턱전압 특성 및 상기 P채널 모스 트랜지스터들의 문턱전압 특성을 최적화시키기 위함이다. 즉, 상기 N채널 모스 트랜지스터들의 금속 게이트 전극은 상기 P채널 모스 트랜지스터들의 금속 게이트 전극과 다른 일 함수를 갖는 물질로 형성될 수 있다.
상기 고유전상수의 게이트 유전막(high-k gate dielectric layer)은 그 내부에 수 많은 산소 공공들(oxygen vacancies)을 함유할 수 있다. 이러한 산소 공공들은 전하 트랩 사이트들로 작용하여 모스 트랜지스터들의 신뢰성 및 전기적 특성을 저하시킬 수 있다. 상기 고유전상수의 게이트 유전막 내의 상기 산소 공공들은 상기 고유전상수의 게이트 유전막을 질화시킴으로써 제거될 수 있다. 즉, 상기 고유전상수의 게이트 유전막 내의 상기 산소 공공들은 질소 패시베이션(nitrogen passivation) 공정에 위해 제거될 수 있다. 결과적으로, 상기 고유전상수의 게이트 유전막(high-k gate dielectric layer)은 질소를 함유할 수 있다. 상기 질소 함유 고유전상수의 게이트 유전막(nitrogen containing high-k gate dielectric layer)은 그 깊이에 따라 불균일한 질소 프로파일을 가질 수 있다. 예를 들면, 상기 질소 함유 고유전상수의 게이트 유전막(nitrogen containing high-k gate dielectric layer)의 상부면 근처에서의 질소 농도는 상기 질소 함유 고유전상수의 게이트 유전막(nitrogen containing high-k gate dielectric layer)의 하부면 근처에서의 질소 농도보다 높을 수 있다.
상기 N채널 모스 트랜지스터들을 위한 제1 금속 게이트 전극 및 상기 P채널 모스 트랜지스터들을 위한 제2 금속 게이트 전극을 서로 다른 금속막들로 형성하기 위하여, 여러 가지의 방법들이 제안된 바 있다. 예를 들면, N채널 모스 트랜지스터 영역 및 P채널 모스 트랜지스터 영역을 갖는 반도체 기판 상의 전면 상에 상기 고유전상수의 게이트 유전막을 형성하고, 상기 고유전상수의 게이트 유전막 상에 제1 금속막을 형성한다. 이어서, 상기 N채널 모스 트랜지스터 영역 내의 상기 제1 금속막을 선택적으로 식각하여 상기 P채널 모스 트랜지스터 영역 내에 잔존하는 제1 금속막 패턴을 형성한다. 상기 N채널 모스 트랜지스터 영역 내의 상기 제1 금속막을 선택적으로 식각하는 동안, 상기 N채널 모스 트랜지스터 영역 내의 상기 고유전상수의 게이트 유전막의 상부층 역시 식각될 수 있다. 그 결과, 상기 N채널 모스 트랜지스터 영역 내에 잔존하는 고유전상수의 게이트 유전막 내의 질소 농도는 상기 P채널 모스 트랜지스터 영역 내에 잔존하는 고유전상수의 게이트 유전막 내의 질소 농도보다 낮을 수 있다. 이에 따라, 상기 N채널 모스 트랜지스터 영역 내에 형성되는 모스 트랜지스터들의 특성이 저하될 수 있다.
본 발명이 해결하고자 하는 과제는 N채널 모스 트랜지스터의 게이트 유전막 내의 질소 농도가 감소하는 것을 방지할 수 있는 반도체 소자의 제조방법들을 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 과제는 N채널 모스 트랜지스터의 게이트 유전막 내의 질소 농도가 감소하는 것을 방지하기에 적합한 반도체 소자를 제공하는 데 있다.
본 발명의 일 실시예(an example embodiment)는 고유전상수의 게이트 유전막을 구비하는 반도체 소자의 제조방법을 제공한다. 상기 방법은 제1 영역 및 제2 영역을 갖는 반도체 기판을 준비하는 것과, 상기 반도체 기판 상에 질소 함유 하부 게이트 절연막(nitrogen containing lower gate insulating layer)을 형성하는 것을 포함한다. 상기 질소 함유 하부 게이트 절연막 상에 상부 게이트 절연막을 형성하고, 상기 상부 게이트 절연막 상에 하부 금속막을 형성한다. 상기 제1 영역 내의 상기 하부 금속막을 선택적으로 제거하여 상기 제2 영역 내에 잔존하는 하부 금속막 패턴을 형성한다. 상기 제1 영역 내의 상기 상부 게이트 절연막은 상기 제1 영역 내의 상기 하부 금속막을 선택적으로 제거하는 동안 상기 제1 영역 내의 상기 하부 게이트 절연막이 식각되는 것을 방지한다.
몇몇 실시예들에 있어서, 상기 제1 및 제2 영역들은 각각 N채널 모스 트랜지스터 영역 및 P채널 모스 트랜지스터 영역일 수 있다.
다른 실시예들에 있어서, 상기 질소 함유 하부 게이트 절연막을 형성하는 것은 상기 반도체 기판 상에 하부 고유전체막을 형성하는 것과, 상기 하부 고유전체막을 질화시키는 것을 포함할 수 있다. 상기 하부 고유전체막은 금속 산화막 또는 금속 실리케이트막(metal silicate layer)으로 형성할 수 있다. 상기 하부 고유전체막을 질화시키는 것은 상기 하부 고유전체막에 질화 공정(nitrification process)을 적용하는 것을 포함할 수 있다. 상기 질화 공정은 질소를 함유하는 공정 가스를 사용하여 400℃ 내지 750℃의 온도에서 진행될 수 있다. 또한, 상기 질소 함유 하부 게이트 절연막을 형성하는 것은 상기 질화된(nitrided) 하부 고유전체막을 열처리하는 것을 더 포함할 수 있다. 상기 열처리는 900℃ 내지 1100℃의 온도에서 진행될 수 있다.
또 다른 실시예들에 있어서, 상기 상부 게이트 절연막을 형성하는 것은 상기 하부 게이트 절연막 상에 상부 고유전체막을 형성하는 것을 포함할 수 있다. 상기 상부 고유전체막은 금속 산화막 또는 금속 실리케이트막으로 형성할 수 있다. 상기 상부 게이트 절연막을 형성하는 것은 상기 상부 고유전체막에 질화 공정 및 열처리 공정중 적어도 하나를 적용하는 것을 더 포함할 수 있다. 상기 상부 고유전체막에 상기 질화 공정이 적용되는 경우에, 상기 상부 게이트 절연막은 상기 질소 함유 하부 게이트 절연막보다 낮은 질소 농도를 갖도록 형성될 수 있다.
또 다른 실시예들에 있어서, 상기 하부 금속막은 제1 타이타늄 질화막, 알루미늄막 및 제2 타이타늄 질화막을 차례로 적층시킴으로써 형성될 수 있다.
또 다른 실시예들에 있어서, 상기 제1 영역 내의 상기 하부 금속막은 수산화 암모늄(NH4OH) 용액, 과산화수소(H2O2) 용액 및 탈이온수의 혼합 용액을 식각 용액으로 사용하여 제거될 수 있다.
또 다른 실시예들에 있어서, 상기 방법은 상기 하부 금속막 패턴을 갖는 기판의 전면 상에 상부 금속막을 형성하는 것을 더 포함할 수 있다. 이에 더하여, 상기 방법은 상기 상부 금속막을 형성하기 전에 상기 하부 금속막 패턴을 갖는 기판의 전면 상에 란타늄 함유 물질막(lanthanum containing material layer)을 형성하는 것을 더 포함할 수 있다. 또한, 상기 방법은 상기 상부 금속막 상에 하드 마스크막을 형성하는 것과, 상기 하드 마스크막을 갖는 기판을 열처리하여 상기 란타늄 함유 물질막 내의 란타늄 원자들을 상기 제1 활성영역의 표면 근처로 확산시키는 것과, 상기 하드 마스크막, 상기 상부 금속막 및 상기 하부 금속막 패턴을 제거하는 것과, 상기 하부 금속막 패턴이 제거된 결과물 상에 게이트 금속막을 형성하는 것과, 상기 게이트 금속막을 패터닝하여 상기 제1 활성영역 및 상기 제2 활성영역 상에 각각 제1 금속 게이트 전극 및 제2 금속 게이트 전극을 형성하는 것을 더 포함할 수 있다.
또 다른 실시예들에 있어서, 상기 제1 영역 내의 상기 하부 금속막을 선택적으로 제거하는 동안, 상기 제1 영역 내의 상기 하부 게이트 절연막 상에 상기 상부 게이트 절연막의 적어도 일부가 잔존하도록 상기 제1 영역 내의 상기 상부 게이트 절연막이 부분적으로(partially) 식각될 수 있다.
본 발명의 다른 실시예(another example embodiment)는 고유전상수의 게이트 유전막을 구비하는 반도체 소자를 제공한다. 상기 반도체 소자는 제1 영역 및 제2 영역을 갖는 반도체 기판을 포함한다. 상기 제1 영역 내의 상기 반도체 기판의 소정영역 상에 제1 게이트 패턴이 배치되고, 상기 제2 영역 내의 상기 반도체 기판의 소정영역 상에 형성된 제2 게이트 패턴이 배치된다. 상기 제1 게이트 패턴은 차례로 적층된 제1 질소 함유 하부 게이트 절연막 패턴(a first nitrogen containing lower gate insulating layer pattern) 및 제1 금속 게이트 전극을 포함하고, 상기 제2 게이트 패턴은 차례로 적층된 제2 질소 함유 하부 게이트 절연막 패턴(a second nitrogen containing lower gate insulating layer pattern), 제2 상부 게이트 절연막 패턴 및 제2 금속 게이트 전극을 포함한다.
몇몇 실시예들에 있어서, 상기 제1 및 제2 질소 함유 하부 게이트 절연막 패턴들의 각각은 질소 함유 고유전체막(nitrogen containing high-k dielectric layer)을 포함할 수 있다. 상기 질소 함유 고유전체막은 질화된 금속 산화막(nitrided metal oxide layer) 또는 질화된 금속 실리케이트막(nitrided metal silicate layer)을 포함할 수 있다.
다른 실시예들에 있어서, 상기 제2 상부 게이트 절연막 패턴은 질소 함유 고유전체막 또는 질소 비함유 고유전체막(nitrogen free high-k dielectric layer)일 수 있다. 상기 제2 상부 게이트 절연막 패턴이 질소 함유 고유전체막인 경우에, 상기 제2 상부 게이트 절연막 패턴 내의 질소 농도는 상기 제2 질소 함유 하부 게이트 절연막 패턴 내의 질소 농도보다 낮을 수 있다.
또 다른 실시예들에 있어서, 상기 제1 금속 게이트 전극은 상기 제2 금속 게이트 전극과 동일한 금속막일 수 있다.
또 다른 실시예들에 있어서, 상기 제1 게이트 패턴은 상기 제1 질소 함유 하부 게이트 절연막 패턴 및 상기 제1 금속 게이트 전극 사이의 제1 상부 게이트 절연막 패턴을 더 포함할 수 있다. 상기 제1 상부 게이트 절연막 패턴은 상기 제2 상부 게이트 절연막 패턴과 동일한 물질막일 수 있고, 상기 제1 상부 게이트 절연막 패턴은 상기 제2 상부 게이트 절연막 패턴보다 작은 두께를 가질 수 있다.
상기한 실시예들에 따르면, 제1 영역 및 제2 영역을 갖는 반도체 기판 상에 하부 게이트 절연막, 상부 게이트 절연막 및 하부 금속막을 차례로 형성하고, 상기 하부 금속막을 패터닝하여 상기 제1 영역 내의 상기 하부 금속막을 선택적으로 제거한다. 따라서, 상기 상부 게이트 절연막의 존재에 기인하여, 상기 제1 영역 내의 상기 하부 금속막을 선택적으로 제거하는 동안 상기 제1 영역 내의 상기 하부 게이트 절연막이 식각되는 것을 방지할 수 있다. 그 결과, 상기 하부 게이트 절연막의 특성을 유지할 수 있으므로 상기 제1 영역 내에 형성되는 모스 트랜지스터의 신뢰성 및 전기적 특성이 저하되는 것을 방지할 수 있다.
이에 더하여, 상기 상부 게이트 절연막은 상기 하부 게이트 절연막보다 낮은 질소 농도를 갖도록 형성될 수 있다. 이 경우에, 상기 제1 영역 내의 상기 하부 금속막을 선택적으로 제거하기 위한 습식 식각 동안 상기 상부 게이트 절연막의 습식 식각률을 최소화시킬 수 있다. 따라서, 상기 제1 영역 내의 상기 하부 금속막을 선택적으로 제거한 후에 상기 제1 및 제2 영역들에 각각 잔존하는 제1 및 제2 게이트 절연막들 사이의 두께 차이를 최소화시킬 수 있다.
도 1 내지 도 4는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법 및 그에 의해 제조된 반도체 소자를 설명하기 위한 단면도들이다.
도 5 내지 도 7은 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법 및 그에 의해 제조된 반도체 소자를 설명하기 위한 단면도들이다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1 내지 도 4는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 제1 영역(A) 및 제2 영역(B)을 포함하는 반도체 기판(1)을 준비한다. 일 실시예에서, 상기 제1 영역(A)은 N채널 모스 트랜지스터 영역일 수 있고, 상기 제2 영역(B)은 P채널 모스 트랜지스터 영역일 수 있다. 또한, 상기 반도체 기판(1)은 실리콘 기판일 수 있다.
상기 반도체 기판(1)의 소정영역에 소자분리막(5)을 형성하여 상기 제1 영역(A) 및 상기 제2 영역(B) 내에 각각 제1 활성영역(5a) 및 제2 활성영역(5b)을 한정한다. 상기 제2 활성영역(5b) 상에 상기 반도체 기판(1)보다 작은 밴드갭 에너지를 갖는 반도체층(3)을 형성할 수 있다. 예를 들면, 상기 반도체층(3)은 실리콘-게르마늄층일 수 있다. 상기 반도체층(3), 즉 실리콘-게르마늄층은 상기 제2 영역(B) 내에 형성되는 모스 트랜지스터, 즉 P채널 모스 트랜지스터의 문턱전압 특성을 개선시키기 위함이다.
상기 소자분리막(5) 및/또는 상기 반도체층(3)을 갖는 기판의 전면 상에 질소를 함유하는 하부 게이트 절연막(9)을 형성한다. 일 실시예에서, 상기 질소 함유 하부 게이트 절연막(nitrogen containing lower gate insulating layer; 9)은 하부 고유전체막을 형성하고, 상기 하부 고유전체막을 질화시킴으로써 형성할 수 있다. 상기 하부 고유전체막은 금속 산화막 또는 금속 실리케이트막으로 형성할 수 있다. 예를 들면, 상기 하부 고유전체막은 하프니움 산화막(HfO), 하프니움 실리케이트막(HfSiO), 지르코늄 산화막(ZrO) 또는 지르코늄 실리케이트막(ZrSiO)으로 형성할 수 있다.
상기 하부 고유전체막을 질화시키는 공정은 질소를 함유하는 공정 가스를 사용하여 약 400℃ 내지 약 750℃의 온도에서 진행될 수 있다. 상기 질소를 함유하는 공정 가스는 질소 가스 또는 암모니아 가스를 포함할 수 있다. 이에 더하여, 상기 하부 고유전체막의 질화(nitrification) 후에, 상기 질화된(nitrided) 하부 고유전체막에 열처리 공정을 적용할 수 있다. 상기 열처리 공정은 약 900℃ 내지 1100℃의 온도에서 진행될 수 있다. 상기 질소 함유 하부 게이트 절연막(9)은 적어도 상기 제1 영역(A) 내에 형성되는 모스 트랜지스터의 신뢰성 및 전기적 특성을 안정화시키기에 충분한 질소 농도를 갖도록 형성될 수 있다.
본 발명의 다른 실시예에서, 상기 하부 게이트 절연막(9)을 형성하기 전에, 상기 소자분리막(5) 및/또는 상기 반도체층(3)을 갖는 기판의 전면 상에 계면 절연막(interfacial insulating layer; 7)을 추가로 형성할 수 있다. 상기 계면 절연막(7)은 상기 하부 게이트 절연막(9) 및 상기 반도체 기판(1) 사이에 발생되는 스트레스를 완화시키거나 상기 하부 게이트 절연막(9) 및 상기 반도체 기판(1) 사이의 불순물 확산을 차단시키는 역할을 할 수 있다.
상기 질소 함유 하부 게이트 절연막(9) 상에 상부 게이트 절연막(11)을 형성한다. 상기 상부 게이트 절연막(11)을 형성하는 것은 상기 하부 게이트 절연막(9) 상에 상부 고유전체막을 형성하는 것을 포함할 수 있다. 상기 상부 고유전체막은 금속 산화막 또는 금속 실리케이트막으로 형성할 수 있다. 예를 들면, 상기 상부 고유전체막은 하프니움 산화막(HfO), 하프니움 실리케이트막(HfSiO), 지르코늄 산화막(ZrO) 또는 지르코늄 실리케이트막(ZrSiO)으로 형성할 수 있다.
다른 실시예에서, 상기 상부 게이트 절연막(11)을 형성하는 것은 상기 상부 고유전체막에 질화 공정 및 열처리 공정중 적어도 어느 하나를 적용하는 것을 더 포함할 수 있다. 상기 상부 고유전체막을 질화시키는 공정은 상기 하부 고유전체막을 질화시키는 공정과 동일할 수 있다. 상기 상부 고유전체막을 열처리하는 공정 역시 상기 하부 고유전체막을 열처리하는 공정과 동일할 수 있다. 상기 상부 고유전체막에 질화 공정이 적용되지 않는 경우에, 상기 상부 게이트 절연막(11)은 질소 비함유 고유전체막(nitrogen free high-k dielectric layer)에 해당할 수 있다.
상기 상부 고유전체막을 질화시키는(nitriding) 공정은 상기 상부 게이트 절연막(11) 내의 질소 농도가 상기 질소 함유 하부 게이트 절연막(9) 내의 질소 농도보다 낮도록 진행될 수 있다. 즉, 상기 상부 게이트 절연막(11)의 적어도 상면 근처의 질소 농도는 상기 질소 함유 하부 게이트 절연막(9)의 적어도 상면 근처의 질소 농도보다 낮을 수 있다. 이는 상기 상부 게이트 절연막(11)이 후속 공정에서 습식 식각 용액에 노출될 때, 상기 상부 게이트 절연막(11)의 습식 식각률을 감소시키기 위함이다.
상기 상부 게이트 절연막(11) 상에 하부 금속막(18)을 형성할 수 있다. 일 실시예에서, 상기 하부 금속막(18)은 제1 타이타늄 질화막(13), 알루미늄막(15) 및 제2 타이타늄 질화막(17)을 차례로 적층시킴으로써 형성될 수 있다. 이 경우에, 상기 제1 타이타늄 질화막(13), 알루미늄막(15) 및 제2 타이타늄 질화막(17)은 후속의 어닐링 공정에서 서로 반응하여 상기 제2 영역 내에 형성되는 모스 트랜지스터의 실질적인 게이트 전극 역할을 하는 금속 합금막으로 변환한다.
도 2를 참조하면, 상기 하부 금속막(18)을 패터닝하여, 상기 제1 영역(A) 내의 상기 하부 금속막(18)을 제거하고 상기 제2 영역(B) 내에 잔존하는 하부 금속막 패턴(18p)을 형성한다. 상기 하부 금속막(18)이 상기 제1 타이타늄 질화막(13), 상기 알루미늄막(15) 및 상기 제2 타이타늄 질화막(17)을 차례로 적층시키어 형성되는 경우에, 상기 하부 금속막 패턴(18p)은 차례로 적층된 제1 타이타늄 질화막 패턴(13p), 알루미늄막 패턴(15p) 및 제2 타이타늄 질화막 패턴(17p)을 포함하도록 형성될 수 있다.
상기 하부 금속막(18)을 패터닝하는 것은 습식 식각 공정을 사용하여 진행될 수 있다. 이는 상기 제1 영역(A) 내의 상기 게이트 절연막들(9, 11)에 가해지는 식각 손상을 최소화시키기 위함이다.
상기 하부 금속막(18)을 패터닝하기 위한 상기 습식 식각 공정은 수산화 암모늄(NH4OH) 용액, 과산화수소(H2O2) 용액 및 탈이온수(de-ionized water)의 혼합 용액(mixture)을 사용하여 진행될 수 있다. 이 경우에, 상기 상부 및 하부 게이트 절연막들(11, 9) 역시 상기 혼합 용액, 즉 식각 용액에 의해 식각될 수 있다. 그러나, 본 발명의 실시예들에 따르면, 상기한 바와 같이, 상기 질소 함유 하부 게이트 절연막(9) 상에 상기 상부 게이트 절연막(11)이 형성된다. 따라서, 상기 제1 영역(A) 내의 상기 하부 금속막(18)을 제거하기 위하여 상기 습식 식각 공정이 진행될지라도, 상기 상부 게이트 절연막(11)의 존재에 기인하여 상기 질소 함유 하부 게이트 절연막(9)이 노출되는 것을 방지할 수 있다. 즉, 상기 상부 게이트 절연막(11)은 상기 제1 영역(A) 내의 상기 하부 금속막(18)을 제거하는 동안 상기 제1 영역(A) 내의 상기 질소 함유 하부 게이트 절연막(9)을 보호하는 희생막의 역할을 할 수 있다.
상기 게이트 절연막들(9, 11)의 질소 농도가 높을수록, 상기 식각 용액에 대한 게이트 절연막들(9, 11)의 습식 식각률은 더욱 증가할 수 있다. 그러나, 본 발명의 실시예들에 따르면, 상기 상부 게이트 절연막(11)은 상기한 바와 같이 질소 비함유 고유전체막으로 형성되거나 상기 질소 함유 하부 게이트 절연막(9)보다 낮은 질소 농도를 갖도록 형성될 수 있다. 따라서, 상기 상부 게이트 절연막(11)의 습식 식각률은 상기 질소 함유 하부 게이트 절연막(9)의 습식 식각률보다 느릴 수 있다. 그 결과, 상기 상부 게이트 절연막(11)은 상기 제1 영역(A) 내의 상기 하부 금속막(18)을 선택적으로 습식 식각하는 동안 상기 질소 함유 하부 게이트 절연막(9)이 노출되는 것을 방지하는 식각 저지막의 역할을 할 수 있다.
상기 제1 영역(A) 내의 상기 하부 금속막(18)을 선택적으로 제거하는 동안, 상기 제1 영역(A) 내의 상기 상부 게이트 절연막(11)이 부분적으로(partially) 식각될 수 있다. 따라서, 상기 하부 금속막 패턴(18p)이 형성된 후에, 상기 제1 영역(A) 내의 상기 질소 함유 하부 게이트 절연막(9) 상에 상기 상부 게이트 절연막(11)의 잔류층(residue layer; 11r)이 잔존할 수 있고 상기 제2 영역(B) 내에 상부 게이트 절연막 패턴(11p)이 형성될 수 있다. 즉, 상기 잔류층(residue layer; 11r)의 두께는 상기 상부 게이트 절연막 패턴(11p)의 두께보다 작을 수 있다.
다른 실시예에서, 상기 제1 영역(A) 내의 상기 하부 금속막(18)을 제거하는 동안, 상기 상부 게이트 절연막(11)이 과도 식각되어(over etched) 상기 질소 함유 하부 게이트 절연막(9)을 노출시킬 수 있다. 그럼에도 불구하고, 상기 질소 함유 하부 게이트 절연막(9)의 손실(loss)은 상기 상부 게이트 절연막(11)의 존재에 기인하여 최소화될 수 있다.
도 3을 참조하면, 상기 하부 금속막 패턴(18p)을 갖는 기판의 전면 상에 상부 금속막(22)을 형성한다. 상기 상부 금속막(22)은 상기 하부 금속막 패턴(18p)과 다른 일 함수를 갖는 금속막으로 형성할 수 있다. 즉, 상기 상부 금속막(22)은 상기 제1 영역(A) 내에 형성되는 모스 트랜지스터의 실질적인 게이트 전극 역할을 할 수 있다. 일 실시예에서, 상기 상부 금속막(22)은 타이타늄막의 단일막(a single layer)으로 형성할 수 있다.
상기 상부 금속막(22)을 형성하기 전에, 상기 하부 금속막 패턴(18p)을 갖는 기판의 전면 상에 란타늄을 함유하는 물질막을 추가로 형성할 수 있다. 상기 란타늄을 함유하는 물질막은 란타늄 산화막(LaO; 20)을 포함할 수 있다. 상기 란타늄 산화막(20)은 상기 제1 영역(A) 내에 형성되는 모스 트랜지스터(즉, N채널 모스 트랜지스터)의 문턱전압 특성을 개선하기 위하여 채택되는 물질막일 수 있다.
상기 란타늄 함유막(20) 내의 란타늄 원자들은 후속의 열처리 공정에 의해 상기 제1 활성영역(5a) 및 상기 계면 절연막(7) 사이의 계면 또는 상기 제1 활성영역(5a) 및 상기 하부 게이트 절연막(9) 사이의 계면으로 확산되어 쌍극자들(dipoles)을 생성시킬 수 있다. 이러한 쌍극자들은 상기 제1 영역(A) 내에 형성되는 N채널 모스 트랜지스터의 문턱 전압을 낮추는 역할을 할 수 있다.
도 4를 참조하면, 상기 상부 금속막(22), 상기 란타늄 산화막(20), 상기 하부 금속막 패턴(18p), 상기 상부 게이트 절연막(11r, 11p), 상기 질소 함유 하부 게이트 절연막(9) 및 상기 계면 절연막(7)을 패터닝하여 상기 제1 활성영역(5a) 및 상기 제2 활성영역(5b) 상에 각각 제1 게이트 패턴(23a) 및 제2 게이트 패턴(23b)을 형성할 수 있다. 상기 제1 게이트 패턴(23a) 및 상기 소자분리막(5)을 이온주입 마스크들로 사용하여 상기 제1 활성영역(5a) 내로 제1 도전형의 불순물 이온들을 주입하여 서로 이격된 제1 소스 영역(24s) 및 제1 드레인 영역(24d)을 형성한다. 또한, 상기 제2 게이트 패턴(23b) 및 상기 소자분리막(5)을 이온주입 마스크들로 사용하여 상기 제2 활성영역(5b) 내로 제2 도전형의 불순물 이온들을 주입하여 서로 이격된 제2 소스 영역(26s) 및 제2 드레인 영역(26d)을 형성한다. 상기 제1 도전형은 N형일 수 있고, 상기 제2 도전형은 P형일 수 있다.
이제, 도 4를 다시 참조하여 본 발명의 실시예들에 따라 제조된 반도체 소자를 설명하기로 한다.
도 4를 참조하면, 제1 영역(A) 및 제2 영역(B)을 갖는 반도체 기판(1)이 제공된다. 상기 제1 및 제2 영역들(A, B)은 각각 N채널 모스 트랜지스터 영역 및 P채널 모스 트랜지스터 영역일 수 있다. 또한, 상기 반도체 기판(1)은 실리콘 기판일 수 있다.
상기 반도체 기판(1)의 소정영역에 소자분리막(5)이 배치되어 상기 제1 영역(A) 및 상기 제2 영역(B) 내에 각각 제1 활성영역(5a) 및 제2 활성영역(5b)을 한정한다. 상기 제1 활성영역(5a) 내에 서로 이격된 제1 소스 영역(24s) 및 제1 드레인 영역(24d)이 제공되고, 상기 제2 활성영역(5b) 내에 서로 이격된 제2 소스 영역(26s) 및 제2 드레인 영역(26d)이 제공된다. 상기 제1 소스 영역(24s) 및 제1 드레인 영역(24d) 사이의 제1 채널 영역 상에 제1 게이트 패턴(23a)이 배치되고, 상기 제2 소스 영역(26s) 및 제2 드레인 영역(26d) 사이의 제2 채널 영역 상에 제2 게이트 패턴(23b)이 배치된다.
상기 제1 게이트 패턴(23a)은 차례로 적층된 제1 질소 함유 하부 게이트 절연막 패턴(a first nitrogen containing lower gate insulating layer pattern; 9a) 및 제1 금속 게이트 전극(22a)을 포함할 수 있다. 또한, 상기 제2 게이트 패턴(23b)은 차례로 적층된 제2 질소 함유 하부 게이트 절연막 패턴(a second nitrogen containing lower gate insulating layer pattern; 9b), 제2 상부 게이트 절연막 패턴(11b) 및 제2 하부 금속 게이트 전극(18p')을 포함할 수 있다. 상기 제1 금속 게이트 전극(22a)은 상기 제2 하부 금속 게이트 전극(18p')과 다른 일 함수를 갖는 금속막일 수 있다.
상기 제1 및 제2 질소 함유 하부 게이트 절연막 패턴들(9a, 9b)의 각각은 질소 함유 고유전체막(nitrogen containing high-k dielectric layer)을 포함할 수 있다. 일 실시예에서, 상기 질소 함유 고유전체막은 질화된 금속 산화막(nitrided metal oxide layer) 또는 질화된 금속 실리케이트막(nitrided metal silicate layer)을 포함할 수 있다.
다른 실시예에서, 상기 제1 게이트 패턴(23a)은 상기 제1 질소 함유 하부 게이트 절연막 패턴(9a) 및 상기 제1 금속 게이트 전극(22a) 사이에 개재된 제1 상부 게이트 절연막 패턴(11a)을 더 포함할 수 있다. 상기 제1 및 제2 상부 게이트 절연막 패턴들(11a, 11b)은 동일한 물질막일 수 있다. 상기 제1 및 제2 상부 게이트 절연막 패턴들(11a, 11b)의 각각은 질소 함유 고유전체막(nitrogen containing high-k dielectric layer) 또는 질소 비함유 고유전체막(nitrogen free high-k dielectric layer)을 포함할 수 있다. 상기 제1 상부 게이트 절연막 패턴(11a)은 상기 제2 상부 게이트 절연막 패턴(11b)보다 작은 두께를 가질 수 있다.
상기 제1 및 제2 상부 게이트 절연막 패턴들(11a, 11b)이 상기 질소 함유 고유전체막을 포함하는 경우에, 상기 제1 및 제2 상부 게이트 절연막 패턴들(11a, 11b)의 질소 농도는 상기 제1 및 제2 질소 함유 하부 게이트 절연막 패턴들(9a, 9b)의 질소 농도보다 낮을 수 있다.
또 다른 실시예에서, 상기 제1 게이트 패턴(23a)은 상기 제1 하부 게이트 절연막 패턴(9a) 및 상기 제1 금속 게이트 전극(22a) 사이의 제1 란타늄 산화막 패턴(20a)을 더 포함할 수 있다. 상기 제1 게이트 패턴(23a)이 상기 제1 상부 게이트 절연막 패턴(11a)을 포함하는 경우에, 상기 제1 란타늄 산화막 패턴(20a)은 상기 제1 상부 게이트 절연막 패턴(11a) 및 상기 제1 금속 게이트 전극(22a) 사이에 배치될 수 있다.
더 나아가서(moreover), 상기 제2 게이트 패턴(23b)은 상기 제2 하부 금속 게이트 전극(18p') 상에 배치된 제2 상부 금속 게이트 전극(22b)을 더 포함할 수 있다. 상기 제2 상부 금속 게이트 전극(22b)은 상기 제1 금속 게이트 전극(22a)과 동일한 금속막일 수 있다. 또한, 상기 제2 게이트 패턴(23b)은 상기 제2 상부 금속 게이트 전극(22b) 및 상기 제2 하부 금속 게이트 전극(18p') 사이의 제2 란타늄 산화막 패턴(20b)을 더 포함할 수 있다.
이에 더하여, 상기 제1 게이트 패턴(23a)은 상기 제1 질소 함유 하부 게이트 절연막 패턴(9a) 및 상기 제1 활성영역(5a) 사이에 개재된 제1 계면 절연막 패턴(7a)을 더 포함할 수 있다. 이와 마찬가지로(similarly), 상기 제2 게이트 패턴(23b) 역시 상기 제2 질소 함유 하부 게이트 절연막 패턴(9b) 및 상기 제2 활성영역(5b) 사이에 개재된 제2 계면 절연막 패턴(7b)을 더 포함할 수 있다.
도 5 내지 도 7은 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법 및 그에 의해 제조된 반도체 소자를 설명하기 위한 단면도들이다.
도 5를 참조하면, 도 1 내지 도 3을 참조하여 설명된 것과 동일한 방법을 사용하여 반도체 기판(1) 상에 상기 소자분리막(5), 상기 계면 절연막(7), 상기 질소 함유 하부 게이트 절연막(9), 상기 상부 게이트 절연막 패턴(11p), 상기 하부 금속막 패턴(18p), 상기 란타늄 함유막(20) 및 상기 상부 금속막(22)을 형성할 수 있다.
상기 상부 금속막(22) 상에 하드 마스크막(31)을 형성하고, 상기 하드 마스크막(31)을 갖는 기판에 열처리 공정(33)을 적용할 수 있다. 상기 열처리 공정(33) 동안, 상기 제1 영역(A) 내의 상기 란타늄 함유막(20) 내에 함유된 란타늄 원자들은 상기 제1 영역 내의 상기 반도체 기판(1) 및 상기 계면 절연막(7) 사이 또는 상기 반도체 기판(1) 및 상기 질소 함유 하부 게이트 절연막(9) 사이의 계면으로 확산되어 쌍극자들(dipoles)을 생성시킬 수 있다. 이러한 쌍극자들은 도 3을 참조하여 설명된 바와 같이 상기 제1 영역(A) 내에 형성되는 N채널 모스 트랜지스터의 문턱 전압을 낮추는 역할을 할 수 있다.
상기 하드 마스크막(31)은 실리콘 산화막 또는 실리콘막으로 형성할 수 있다. 상기 열처리 공정(33)은 약 900℃ 내지 약 1100℃의 온도에서 진행되는 급속 열처리 공정일 수 있다.
도 6을 참조하면, 상기 열처리 공정(33) 이후에, 상기 하드 마스크막(31), 상기 상부 금속막(22) 및 상기 하부 금속막 패턴(18p)을 제거하여 상기 잔류층(11r) 및 상기 상부 게이트 절연막 패턴(11p)을 노출시킬 수 있다. 상기 상부 금속막(22) 및 상기 하부 금속막 패턴(18p)을 제거하는 동안, 상기 란타늄 함유막(20)이 제거될 수 있다. 상기 노출된 상부 게이트 절연막 패턴(11p) 및 상기 노출된 잔류층(11r) 상에 게이트 금속막(35)을 형성할 수 있다. 이에 더하여, 상기 게이트 금속막(35) 상에 실리콘막(37)을 추가로 형성할 수 있다. 일 실시예에서, 상기 게이트 금속막(35)은 타이타늄 질화막으로 형성할 수 있다.
도 7을 참조하면, 상기 실리콘막(37), 상기 게이트 금속막(35), 상기 상부 게이트 절연막 패턴(11p), 상기 잔류층(11r), 상기 질소 함유 하부 게이트 절연막(9) 및 상기 계면 절연막(7)을 패터닝하여 상기 제1 활성영역(5a) 및 상기 제2 활성영역(5b) 상에 각각 제1 게이트 패턴(38a) 및 제2 게이트 패턴(38b)을 형성할 수 있다. 결과적으로, 상기 제1 게이트 패턴(38a)은 차례로 적층된 적어도 제1 질소 함유 하부 게이트 절연막 패턴(9a) 및 제1 금속 게이트 전극(35a)를 포함할 수 있고, 상기 제2 게이트 패턴(38b)은 차례로 적층된 적어도 제2 질소 함유 하부 게이트 절연막 패턴(9b), 제2 상부 게이트 절연막 패턴(11b) 및 제2 금속 게이트 전극(35b)을 포함할 수 있다. 또한, 상기 제1 및 제2 금속 게이트 전극들(35a, 35b) 상에 각각 제1 및 제2 실리콘 패턴들(37a, 37b)이 추가로 형성될 수 있다. 본 실시예에 따르면, 상기 제1 및 제2 금속 게이트 전극들(35a, 35b)은 서로 동일한 금속막으로 형성될 수 있다. 그럼에도 불구하고, 상기 제1 및 제2 영역들(A, B) 내에 각각 형성되는 N채널 모스 트랜지스터 및 P채널 모스 트랜지스터의 문턱전압 특성들을 최적화시킬 수 있다. 즉, 상기 제1 영역(A) 내의 상기 N채널 모스 트랜지스터의 문턱전압 특성은 상기한 란타늄 원자들에 의해 최적화될 수 있고, 상기 제2 영역(B) 내의 상기 P채널 모스 트랜지스터의 문턱전압 특성은 상기한 제2 금속 게이트 전극(35b)의 일 함수 또는 상기 반도체층(3)의 밴드갭 에너지에 의해 최적화될 수 있다.
상기 제1 게이트 패턴(38a) 및 상기 소자분리막(5)을 이온주입 마스크들로 사용하여 상기 제1 활성영역(5a) 내로 제1 도전형의 불순물 이온들을 주입하여 서로 이격된 제1 소스 영역(24s) 및 제1 드레인 영역(24d)을 형성한다. 또한, 상기 제2 게이트 패턴(38b) 및 상기 소자분리막(5)을 이온주입 마스크들로 사용하여 상기 제2 활성영역(5b) 내로 제2 도전형의 불순물 이온들을 주입하여 서로 이격된 제2 소스 영역(26s) 및 제2 드레인 영역(26d)을 형성한다. 상기 제1 도전형은 N형일 수 있고, 상기 제2 도전형은 P형일 수 있다.
이상 본 발명이 상술한 실시예들을 예로 하여 설명되었으나, 본 발명은 상기 실시예들에 한정되지 않으며 본 발명의 기술적 사상 내에서 여러가지의 변형이 가능함은 명백하다.
1: 반도체 기판
3: 반도체층
5: 소자분리막
5a: 제1 활성영역
5b: 제2 활성영역
7: 계면 절연막
9: 하부 게이트 절연막
11: 상부 게이트 절연막
11r: 상부 게이트 절연막의 잔류층
18: 하부 금속막
20: 란타늄 산화막
22: 상부 금속막
23a: 제1 게이트 패턴
23b: 제2 게이트 패턴
24s: 제1 소스 영역
24d: 제1 드레인 영역
26s: 제2 소스 영역
26d: 제2 드레인 영역
31: 하드 마스크막
33: 열처리 공정
35: 게이트 금속막
37: 실리콘막

Claims (10)

  1. 제1 영역 및 제2 영역을 갖는 반도체 기판을 준비하고,
    상기 반도체 기판 상에 질소 함유 하부 게이트 절연막(nitrogen containing lower gate insulating layer)을 형성하고,
    상기 질소 함유 하부 게이트 절연막 상에 상부 게이트 절연막을 형성하고,
    상기 상부 게이트 절연막 상에 하부 금속막을 형성하고,
    상기 제1 영역 내의 상기 하부 금속막을 선택적으로 제거하여 상기 제2 영역 내에 잔존하는 하부 금속막 패턴을 형성하는 것을 포함하되,
    상기 제1 영역 내의 상기 상부 게이트 절연막은 상기 제1 영역 내의 상기 하부 금속막을 선택적으로 제거하는 동안 상기 제1 영역 내의 상기 하부 게이트 절연막이 식각되는 것을 방지하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 상부 게이트 절연막을 형성하는 것은 상기 하부 게이트 절연막 상에 상부 고유전체막을 형성하는 것을 포함하되,
    상기 상부 고유전체막은 금속 산화막 또는 금속 실리케이트막으로 형성하는 반도체 소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 상부 게이트 절연막을 형성하는 것은 상기 상부 고유전체막에 질화 공정 및 열처리 공정중 적어도 하나를 적용하는 것을 더 포함하되,
    상기 상부 고유전체막에 상기 질화 공정이 적용되는 경우에, 상기 상부 게이트 절연막 내의 질소 농도는 상기 질소 함유 하부 게이트 절연막 내의 질소 농도보다 낮은 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 제1 영역 내의 상기 하부 금속막은 수산화 암모늄(NH4OH) 용액, 과산화수소(H2O2) 용액 및 탈이온수의 혼합 용액을 식각 용액으로 사용하여 제거되는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 제1 영역 내의 상기 하부 금속막을 선택적으로 제거하는 동안, 상기 제1 영역 내의 상기 하부 게이트 절연막 상에 상기 상부 게이트 절연막의 적어도 일부가 잔존하도록 상기 제1 영역 내의 상기 상부 게이트 절연막이 부분적으로(partially) 식각되는 반도체 소자의 제조방법.
  6. 제1 영역 및 제2 영역을 갖는 반도체 기판;
    상기 제1 영역 내의 상기 반도체 기판의 소정영역 상에 형성된 제1 게이트 패턴; 및
    상기 제2 영역 내의 상기 반도체 기판의 소정영역 상에 형성된 제2 게이트 패턴을 포함하되,
    상기 제1 게이트 패턴은 차례로 적층된 제1 질소 함유 하부 게이트 절연막 패턴(a first nitrogen containing lower gate insulating layer pattern) 및 제1 금속 게이트 전극을 포함하고,
    상기 제2 게이트 패턴은 차례로 적층된 제2 질소 함유 하부 게이트 절연막 패턴(a second nitrogen containing lower gate insulating layer pattern), 제2 상부 게이트 절연막 패턴 및 제2 금속 게이트 전극을 포함하는 반도체 소자.
  7. 제 6 항에 있어서,
    상기 제1 및 제2 질소 함유 하부 게이트 절연막 패턴들의 각각은 질소 함유 고유전체막(nitrogen containing high-k dielectric layer)인 반도체 소자.
  8. 제 6 항에 있어서,
    상기 제2 상부 게이트 절연막 패턴은 질소 함유 고유전체막 또는 질소 비함유 고유전체막(nitrogen free high-k dielectric layer)이고,
    상기 제2 상부 게이트 절연막 패턴이 질소 함유 고유전체막인 경우에, 상기 제2 상부 게이트 절연막 패턴 내의 질소 농도는 상기 제2 질소 함유 하부 게이트 절연막 패턴 내의 질소 농도보다 낮은 반도체 소자.
  9. 제 6 항에 있어서,
    상기 제1 금속 게이트 전극은 상기 제2 금속 게이트 전극과 동일한 금속막인 반도체 소자.
  10. 제 6 항에 있어서,
    상기 제1 게이트 패턴은 상기 제1 질소 함유 하부 게이트 절연막 패턴 및 상기 제1 금속 게이트 전극 사이의 제1 상부 게이트 절연막 패턴을 더 포함하되,
    상기 제1 상부 게이트 절연막 패턴은 상기 제2 상부 게이트 절연막 패턴과 동일한 물질막이고,
    상기 제1 상부 게이트 절연막 패턴은 상기 제2 상부 게이트 절연막 패턴보다 작은 두께를 갖는 반도체 소자.
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