CN113496885B - 半导体结构及其形成方法 - Google Patents
半导体结构及其形成方法 Download PDFInfo
- Publication number
- CN113496885B CN113496885B CN202010267053.5A CN202010267053A CN113496885B CN 113496885 B CN113496885 B CN 113496885B CN 202010267053 A CN202010267053 A CN 202010267053A CN 113496885 B CN113496885 B CN 113496885B
- Authority
- CN
- China
- Prior art keywords
- region
- layer
- gate
- area
- gate dielectric
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 142
- 238000000034 method Methods 0.000 title claims abstract description 91
- 239000010410 layer Substances 0.000 claims abstract description 409
- 239000000758 substrate Substances 0.000 claims abstract description 102
- 229910052751 metal Inorganic materials 0.000 claims abstract description 67
- 239000002184 metal Substances 0.000 claims abstract description 67
- 239000011229 interlayer Substances 0.000 claims abstract description 44
- 239000003989 dielectric material Substances 0.000 claims description 74
- 230000008569 process Effects 0.000 claims description 60
- 239000000463 material Substances 0.000 claims description 52
- 230000004888 barrier function Effects 0.000 claims description 42
- 230000000903 blocking effect Effects 0.000 claims description 29
- 238000005530 etching Methods 0.000 claims description 22
- 229910021332 silicide Inorganic materials 0.000 claims description 21
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 21
- 229910052782 aluminium Inorganic materials 0.000 claims description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 7
- 238000001312 dry etching Methods 0.000 claims description 7
- 238000000227 grinding Methods 0.000 claims description 4
- 238000004519 manufacturing process Methods 0.000 abstract description 7
- 230000007547 defect Effects 0.000 abstract description 5
- 238000002955 isolation Methods 0.000 description 11
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 238000005240 physical vapour deposition Methods 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- 239000012212 insulator Substances 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 230000004075 alteration Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- DGLFSNZWRYADFC-UHFFFAOYSA-N chembl2334586 Chemical compound C1CCC2=CN=C(N)N=C2C2=C1NC1=CC=C(C#CC(C)(O)C)C=C12 DGLFSNZWRYADFC-UHFFFAOYSA-N 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000004886 process control Methods 0.000 description 1
- 238000011112 process operation Methods 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 238000005019 vapor deposition process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本申请提供一种半导体结构及其形成方法，所述半导体结构包括：半导体衬底，所述半导体衬底包括第一区域和第二区域，所述第一区域的半导体衬底顶面低于所述第二区域的半导体衬底顶面；栅介质层，分别位于所述第一区域和第二区域的半导体衬底表面，且第一区域栅介质层厚度大于第二区域栅介质层的厚度；金属栅，分别位于所述第一区域以及第二区域栅介质层表面；层间介质层，位于所述半导体衬底的第一区域和第二区域上且覆盖栅介质层和金属栅的侧壁。所述半导体结构及其制作方法克服了中压器件区域以及低压器件区域的半导体器件由于栅长以及栅介质层厚度差异产生的缺陷。
Description
技术领域
本申请涉及半导体技术领域，具体地涉及一种半导体结构及其形成方法。
背景技术
在集成电路中通常包含多种器件，比如高压器件，中压器件和低压器件，中压器件在集成电路中可作为源驱动器件(Source Driver)。中压器件的栅介质层厚度通常远大于低压器件的栅介质层厚度，在一些工艺中，中压器件的栅介质层厚度与低压器件的栅介质层厚度差可达到几百埃。而且，所述中压器件的最大栅长也远大于低压器件的最大栅长。
由于所述中压器件区域和低压器件区域栅介质层厚度和所述栅长设计上的差异，在后续介电层和金属栅的机械研磨工艺中会造成中压器件区域器件性能的缺陷，从而影响半导体器件的性能。
因此，为解决上述技术问题，有必要提出一种新的半导体结构及其制造方法。
发明内容
针对现有技术中中压器件区域性能产生缺陷的技术问题，本申请提供一种半导体结构及其形成方法，克服中压器件区域以及低压器件区域的半导体器件由于栅长以及栅介质层厚度差异产生的缺陷。
本申请的一方面提供一种半导体结构的形成方法，包括：
提供半导体衬底，所述半导体衬底包括第一区域和第二区域；刻蚀所述半导体衬底的第一区域，使所述第一区域和第二区域的半导体衬底表面形成高度差；分别在所述第一区域和所述第二区域的半导体衬底表面形成栅介质材料层，且第一区域栅介质材料层的厚度大于第二区域栅介质材料层的厚度，并在所述栅介质材料层表面形成伪栅极材料层；刻蚀所述伪栅极材料层以及所述栅介质材料层，在第一区域和第二区域上均形成伪栅极层和栅介质层，第一区域上的伪栅极层的顶部表面低于第二区域上的伪栅极层的顶部表面；在所述第一区域的伪栅极层的顶部表面形成阻挡层；形成所述阻挡层之后，在所述第一区域和第二区域上形成覆盖伪栅极层和栅介质层的侧壁的层间介质层；形成所述层间介质层之后，去除所述第一区域伪栅极层表面的阻挡层；去除所述第一区域和第二区域的伪栅极层之后，在所述栅介质层表面形成金属栅。
在本申请的一些实施例中，形成所述层间介质层的方法包括：在所述第一区域和第二区域的半导体衬底上形成覆盖伪栅极层和栅介质层的层间介质材料层，所述层间介质材料层的表面高于所述第二区域伪栅极层的表面；研磨所述层间介质材料层直至暴露出第二区域伪栅极层的表面，使层间介质材料层形成所述层间介质层。
在本申请的一些实施例中，刻蚀去除的所述第一区域的半导体衬底的厚度等于所述第一区域和第二区域栅介质材料层的厚度差与形成层间介质层之后剩余的所述阻挡层的厚度之和。
在本申请的一些实施例中，形成层间介质层之后剩余的所述阻挡层的厚度为60埃至100埃。
在本申请的一些实施例中，采用干法刻蚀工艺刻蚀所述半导体衬底的第一区域，使所述第一区域和第二区域的半导体衬底表面形成高度差。
在本申请的一些实施例中，刻蚀去除的所述第一区域的半导体衬底的厚度为180埃至250埃。
在本申请的一些实施例中，所述第一区域的栅介质材料层的厚度为180埃至250埃，所述第二区域的栅介质材料层的厚度为5埃至15埃。
在本申请的一些实施例中，所述金属栅的材料包括铝。
在本申请的一些实施例中，所述第一区域栅介质层的顶面低于所述第二区域栅介质层的顶面。
在本申请的一些实施例中，所述半导体结构的形成方法还包括：在形成阻挡层之前，在所述第一区域和第二区域的所述伪栅极层的栅介质层两侧的半导体衬底中形成源掺杂层和漏掺杂层；在所述第一区域和第二区域的半导体衬底上、栅介质层的侧壁，以及伪栅极层的侧壁和顶部表面上形成金属硅化阻挡层，位于所述第一区域的伪栅极层上的金属硅化阻挡层构成所述阻挡层；去除所述源掺杂层和漏掺杂层表面的金属硅化阻挡层、以及位于第二区域伪栅极层上的金属硅化阻挡层之后，对所述源掺杂层和漏掺杂层执行金属硅化处理。
在本申请的一些实施例中，所述阻挡层的顶面高于所述第二区域伪栅极层的顶面。
另一方面，本申请还提供一种半导体结构，包括：半导体衬底，所述半导体衬底包括第一区域和第二区域，所述第一区域的半导体衬底顶面低于所述第二区域的半导体衬底顶面；栅介质层，分别位于所述第一区域和第二区域的半导体衬底表面，且第一区域栅介质层厚度大于第二区域栅介质层的厚度；金属栅，分别位于所述第一区域以及第二区域栅介质层表面；层间介质层，位于所述半导体衬底的第一区域和第二区域上且覆盖栅介质层和金属栅的侧壁。
在本申请的一些实施例中，所述第一区域的半导体衬底顶面低于所述第二区域的半导体衬底顶面180埃至250埃。
在本申请的一些实施例中，所述第一区域的栅介质材料层的厚度为180埃至250埃，所述第二区域的栅介质材料层的厚度为5埃至15埃。
在本申请的一些实施例中，所述金属栅的材料包括铝。
在本申请的一些实施例中，所述第一区域栅介质层的顶面低于所述第二区域栅介质层的顶面。
在本申请的一些实施例中，所述层间介质层表面与所述金属栅的顶面齐平。
本申请提供的半导体结构及其形成方法，首先刻蚀所述第一区域的半导体衬底，使所述第一区域和第二区域的半导体衬底表面形成高度差，所述的高度差大于所述第一区域和第二区域栅介质材料层的厚度差，从而确保在后续形成伪栅极材料层之后，所述第一区域的伪栅极材料层顶面依然低于所述第二区域的伪栅极材料层顶面，从而避免在后续的CMP工艺中研磨掉一部分第一区域的伪栅极层，从而影响最后形成的金属栅极的厚度，从而影响器件性能甚至导致第一区域的器件无法工作。
进一步，所述的半导体结构及其制作方法，在第一区域和第二区域都形成伪栅极层之后，在所述第一区域的伪栅极层表面形成阻挡层，所述阻挡层在后续的CMP工艺中作为第一区域伪栅极层的保护层，不仅避免第一区域的伪栅极层在CMP工艺中被去除掉一部分，并且在CMP工艺之后使所述第一区域剩余的阻挡层的顶面和第二区域的伪栅极层的顶面平齐，保证后续形成金属栅后所述第一区域和第二区域的金属栅表面也保持水平，避免影响第一区域和第二区域的器件性能。
更进一步，形成层间介质层之后，所述层间介质层表面与所述第二区域伪栅极层的顶面平齐，并且所述层间介质层表面与所述第一区域的阻挡层表面也平齐，也就是说所述第一区域的伪栅极层表面依然存在一层阻挡层，所述阻挡层由后续干法刻蚀去除，从而避免了CMP工艺中的残留物(比如SiN等)依然留存在第一区域的伪栅极层表面，从而导致器件缺陷。
附图说明
以下附图详细描述了本申请中披露的示例性实施例。其中相同的附图标记在附图的若干视图中表示类似的结构。本领域的一般技术人员将理解这些实施例是非限制性的、示例性的实施例，附图仅用于说明和描述的目的，并不旨在限制本申请的范围，其他方式的实施例也可能同样的完成本申请中的发明意图。应当理解，附图未按比例绘制。其中：
图1至图2为一种半导体结构形成方法各步骤的结构示意图；
图3至图13为本申请实施例所述另一种半导体结构形成方法各步骤的结构示意图。
具体实施方式
以下描述提供了本申请的特定应用场景和要求，目的是使本领域技术人员能够制造和使用本申请中的内容。对于本领域技术人员来说，对所公开的实施例的各种局部修改是显而易见的，并且在不脱离本申请的精神和范围的情况下，可以将这里定义的一般原理应用于其他实施例和应用。因此，本申请不限于所示的实施例，而是与权利要求一致的最宽范围。
下面结合实施例和附图对本发明技术方案进行详细说明。本申请实施例所提到的中压器件以及低压器件指的所述半导体元件工作电压的相对高低。所述中压器件的工作电压大于所述低压器件的工作电压。
参考附图1所示，为包括中压器件区和低压器件区的一种半导体结构的结构示意图，所述半导体衬底10包括第一区域11以及第二区域12，所述第一区域11可以为中压器件区域，第二区域12可以为低压器件区域。所述半导体衬底中还可以包括用于隔离所述第一区域11以及第二区域12的隔离结构13。所述的第一区域11以及第二区域12所在的半导体衬底中还分别可以包括源极15以及漏极16。
在一些实施例中，所述中压器件区域的半导体衬底表面形成的栅介质层14b远大于所述低压器件区域的半导体衬底表面形成的栅介质层14a，例如，所述栅介质层14a的厚度为几埃数量级时，所述栅介质层14b的厚度可以达到100埃至200埃。因此，分别在所述中压器件区域和低压器件区域形成栅极17b和栅极17a后，所述中压器件区的栅极17b的表面也会远高于低压器件区栅极17a的表面。而且，在某些工艺中，所述中压器件区域的栅极长度也远大于所述低压器件区域的栅极长度，例如，低压器件区域的栅极长度为1-3微米时，所述中压器件区域的栅极长度可以达到十几微米。
参考图2所示，在所述半导体衬底以及所述栅极17b以及栅极17a表面形成层间介质层18，所述的层间介质层18包括直接位于所述半导体衬底以及栅极17b和栅极17a表面的刻蚀阻挡层(例如SiN)以及位于所述刻蚀阻挡层表面并且顶面高于所述栅极17b以及栅极17a的绝缘材料层(例如TEOS)。之后，可以采用研磨工艺平坦化所述层间介质层18，在所述的平坦化工艺中，当所述层间介质层18被研磨至与所述栅极17a的表面平齐，同时所述栅极17a表面没有刻蚀阻挡层残留时，由于所述中压器件区栅极面积较大，因此中压器件区的栅极17b顶部容易残留刻蚀阻挡层SiN，从而影响后续栅极的刻蚀。而且，在去除所述栅极17b并在所述位置填充金属栅后，后续的金属栅研磨会造成中压器件区金属栅厚度的损失，从而可能导致中压器件区器件无法工作。
基于此，本申请提供一种半导体结构的形成方法，包括：
步骤S1，提供半导体衬底，所述半导体衬底包括第一区域和第二区域；
步骤S2，刻蚀所述半导体衬底的第一区域，使所述第一区域和第二区域的半导体衬底表面形成高度差；
步骤S3，分别在所述第一区域和所述第二区域的半导体衬底表面形成栅介质材料层，且第一区域栅介质材料层的厚度大于第二区域栅介质材料层的厚度，并在所述栅介质材料层表面形成伪栅极材料层；
步骤S4，刻蚀所述伪栅极材料层以及所述栅介质材料层，在第一区域和第二区域上均形成伪栅极层和栅介质层，第一区域上的伪栅极层的顶部表面低于第二区域上的伪栅极层的顶部表面；
步骤S5，在所述第一区域的伪栅极层的顶部表面形成阻挡层；
步骤S6，形成所述阻挡层之后，在所述第一区域和第二区域上形成覆盖伪栅极层和栅介质层的侧壁的层间介质层；
步骤S7，形成所述层间介质层之后，去除所述第一区域伪栅极层表面的阻挡层；
步骤S8，去除所述第一区域和第二区域的伪栅极层之后，在所述栅介质层表面形成金属栅。
参考附图3所示，提供半导体衬底100，其中，所述的半导体衬底100包括第一区域110以及第二区域120，附图中的第一区域110以及第二区域120未严格按照比例绘制，仅仅做示意性表示。所述第一区域110可以为中压器件区域，第二区域120可以为低压器件区域。
半导体衬底100可以是以下材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括所述材料层构成的多层结构或者为绝缘体上硅(SOI)，绝缘体上层叠硅(SSOI)等。在本实施例中，所述半导体衬底100的构成材料为单晶硅或者绝缘体上硅。
所述第一区域110以及第二区域120都可以包括N型或者P型的掺杂离子。
继续参考附图3所示，所述半导体衬底100中还可以包括用于隔离所述第一区域110以及第二区域120的隔离结构130。在本申请的一些实施例中，所述隔离结构130可以包括绝缘介质层以及位于绝缘介质层和半导体衬底之间的线性氧化层，所述线性氧化层的材料例如为氧化硅层，可以采用热氧化工艺形成，所述绝缘介质层的材料可以为氧化硅、氮化硅或氮氧化硅等。本实施例中，所述绝缘介质层的材料为氧化硅，形成所述绝缘介质层的工艺可选为可以为化学气相沉积工艺或者物理气相沉积工艺，可选的，所述化学气相沉积工艺例如为高深宽比(HARP)沉积工艺。当然，所述隔离结构还可以是已知的其他任意一种沟槽隔离结构，所述隔离结构的形成方法也可以是任意一种沟槽隔离结构的制作方法，本申请不对其进行限定。
参考图4所示，刻蚀所述第一区域110的半导体衬底100，使所述第一区域110和第二区域120的半导体衬底表面形成高度差d。所述的高度差d不小于所述第一区域110和第二区域120的栅介质材料层的厚度差d1。在本申请的一些实施例中，所述的高度差d为厚度差d1与步骤S6之后所述阻挡层的厚度之和。例如所述第一区域的栅介质材料层的厚度为180埃至250埃，所述的第二区域的栅介质材料层的厚度为5埃至15埃，步骤S6之后所述阻挡层的厚度为60埃至100埃时，所述的高度差d的范围大于225埃，例如240埃。
在本申请的一些实施例中，采用干法或者湿法刻蚀工艺刻蚀所述第一区域110的半导体衬底100，根据刻蚀工艺以及刻蚀工艺所采用的刻蚀气体或者刻蚀溶液的不同，位于所述第一区域的隔离结构130也会有不同程度的刻蚀，在附图3中，示意性的给出所述第一区域的隔离结构130表面被刻蚀后与所述第一区域半导体衬底100的表面平齐。
采用湿法刻蚀工艺刻蚀所述第一区域110的半导体衬底100时，所述的刻蚀液包括：TMAH(四甲基氢氧化铵)，所述刻蚀液中TMAH的质量百分比浓度为1％至3％，例如为2.38％。所述湿法刻蚀工艺会对所述半导体衬底进行各项异性刻蚀，而且，湿法刻蚀工艺对所述隔离结构的刻蚀程度较小。
采用干法刻蚀工艺刻蚀所述第一区域110的半导体衬底100时，所述的刻蚀等离子体包括CCl4。所述刻蚀去除第一区域的半导体衬底的厚度范围例如为180埃至250埃，例如190埃，200埃，220埃，225埃，230埃，240埃等。
参考附图5所示，分别在所述第一区域110和所述第二区域120的半导体衬底100表面形成栅介质材料层，所述第一区域栅介质材料层的顶面低于所述第二区域栅介质材料层的顶面，所述第一区域栅介质材料层的厚度大于所述第二区域栅介质材料层的厚度。例如，在所述第一区域110的半导体衬底100表面形成设计厚度的栅介质材料层140b，在所述第二区域120的半导体衬底100表面形成设计厚度的栅介质材料层140a。在本申请的实施例中，所述栅介质材料层140b的顶面低于所述栅介质材料层140a的顶面，所述栅介质材料层140b和栅介质材料层140a表面高度差的存在便于后续在所述栅介质材料层140b表面形成阻挡层以保护伪栅极材料层。本申请实施例中一般先形成第一区域栅介质材料层140b，后形成第二区域栅介质材料层140a。所述栅介质材料层140b的厚度例如为180埃至250埃，所述的栅介质材料层140a的厚度范围例如为5埃至15埃。
在本申请的实施例中，可以采用热氧化工艺在所述半导体衬底表面生长栅介质材料层140a和140b。所述热氧化工艺可以在炉管中进行。也可以采用化学气相沉积工艺形成所述栅介质材料层140a和140b。
在本申请的一些实施例中，可以先在所述第一区域110和第二区域120的半导体衬底100表面采用热氧化工艺形成栅介质材料层140b；之后在所述第一区域110表面形成光刻胶掩膜，去除所述第二区域120的栅介质材料层140b，并清洗所述第二区域120的半导体衬底100表面；去除所述第一区域110表面的光刻胶掩膜后，在所述第二区域120的半导体衬底100表面继续采用热氧化工艺形成栅介质材料层140a。
继续参考附图6所示，在所述栅介质材料层140a表面形成伪栅极材料层170a，以及在栅介质材料层140b表面形成伪栅极材料层170b，所述伪栅极材料层170a和伪栅极材料层170b可以同时形成，也可以分别形成。在本申请实施例中，同时形成所述伪栅极材料层170a和伪栅极材料层170b，所述伪栅极材料层170a和伪栅极材料层170b的厚度相同。
所述伪栅极材料层170a和伪栅极材料层170b的材料例如为多晶硅，可以采用化学气相沉积工艺或者物理气相沉积工艺等工艺形成，所述伪栅极材料层170a和伪栅极材料层170b的厚度例如为500埃至800埃，例如550埃，600埃，650埃，700埃，750埃等。
参考附图7所示，在所述第一区域的伪栅极材料层170b以及第二区域的伪栅极材料层170a表面形成图案化的掩膜层(图中未示出)，所述图案化的掩膜层定义所述第一区域以及第二区域半导体衬底表面要形成的伪栅极结构的尺寸以及位置，刻蚀所述第一区域的伪栅极材料层170b，栅介质材料层140b至暴露半导体衬底形成伪栅极层171b和栅介质层141b，并刻蚀所述第二区域的伪栅极材料层170a和栅介质材料层140a至暴露半导体衬底形成伪栅极层171b和栅介质层141b，分别在所述第一区域和第二区域的有源区形成堆叠的伪栅极结构。如图7所示，所述第一区域的伪栅极结构包括位于第一区域110半导体衬底的有源区表面的伪栅极层171b和栅介质层141b，所述伪栅极结构的伪栅极长度范围为1um至12um；所述第二区域120的伪栅极结构包括位于第二区域120半导体衬底的有源区表面的伪栅极层171a和栅介质层141a，所述伪栅极结构的伪栅极长度范围为0.03um至3um。
本申请的实施例还包括在所述的第一区域和第二区域的伪栅极结构侧壁形成侧墙(未示出)以及在所述伪栅极结构两侧的半导体衬底中进行离子注入的工艺，形成源掺杂层150和漏掺杂层160。所述形成源掺杂层150和漏掺杂层160的步骤可以在形成所述阻挡层190之前进行。
本申请的一些实施例中，所述形成源掺杂层150和漏掺杂层160之后，还可以包括在所述源掺杂层150和漏掺杂层160表面执行金属硅化处理的步骤，所述金属硅化处理包括：在所述第一区域和第二区域的半导体衬底上以及伪栅极结构的侧壁和顶部表面上(也即栅介质层的侧壁，以及伪栅极层的侧壁和顶部表面上)形成金属硅化阻挡层，去除所述源掺杂层150和漏掺杂层160表面的所述金属硅化阻挡层，以形成暴露出所述源掺杂层和漏掺杂层的金属硅化阻挡层，随后在所述源掺杂层150和漏掺杂层160表面执行金属硅化处理，形成金属硅化物。在去除所述源掺杂层150和漏掺杂层160表面的所述金属硅化阻挡层的同时，第二区域的伪栅极层171a表面的金属硅化物阻挡层也同时被去除。也就是说，所述第一区域的伪栅极层171b顶部表面的金属硅化物阻挡层可以转化为所述第一区域的伪栅极层171b顶部表面的阻挡层。所述金属硅化物阻挡层的材料例如为氮化硅。在对所述源掺杂层150和漏掺杂层160表面执行金属硅化处理的工艺中所述第二区域的伪栅极层表面还可以包括其它保护层。
随后，参考附图8所示，在所述第一区域的伪栅极层171b表面形成阻挡层190，本步骤中，所述阻挡层190的顶面高于所述第二区域伪栅极层171a的顶面；所述的阻挡层190材料可以包括氮化硅，氮化钛等，厚度范围例如为80至150埃，例如100埃，120埃，130埃，135埃，150埃等。形成所述阻挡层190的方法可以包括化学气相沉积工艺或者物理气相沉积工艺等。
在本申请的一些实施例中，所述阻挡层190可以通过化学气相沉积工艺形成，例如在所述第一区域和第二区域上沉积阻挡材料层，随后在所述阻挡材料层表面形成图案化的掩膜层，所述图案化的掩膜层仅覆盖所述第一区域的伪栅极层171b的表面，随后去除所述第一区域的伪栅极层171b对应的位置之外的阻挡材料层在所述第一区域的伪栅极层171b表面形成所述阻挡层190，之后去除所述图案化掩膜层。
在本申请的另一些实施例中，所述阻挡层190在进行金属硅化处理的步骤中形成。进行金属硅化处理的工艺中，位于第一区域的伪栅极层171b上的金属硅化阻挡层构成所述阻挡层190。所述方法可以在不改变现有工艺的前提下形成所述阻挡层190，节约工艺步骤。
参考附图9至附图10，在所述第一区域110和第二区域120上形成层间介质层180，所述层间介质层180表面与所述第二区域120伪栅极层171a的顶面平齐。
参考附图9所示，在所述第一区域110和第二区域120的半导体衬底表面形成覆盖所述半导体衬底以及所述第一区域110和所述第二区域120的伪栅极结构的介电材料层180a，本实施例中，所述介电材料层180a的材料包括氧化硅，所述介电材料层180a还可以包括位于所述半导体衬底以及所述伪栅极结构表面的氮化硅层以及位于所述氮化硅表面的氧化硅层。形成所述介电材料层180a的工艺可包括化学气相沉积工艺或者物理气相沉积工艺，例如等离子体气相沉积工艺。所述介电材料层180a的表面最低点高于所述第二区域的伪栅极结构的顶面。
参考附图10所示，平坦化所述介电材料层180a，至完全暴露第二区域的伪栅极层171a的表面，所述介电材料层180a转化为介电层180，所述介电层180的表面与所述第二区域的伪栅极层171a的顶面平齐。由于所述第一区域的阻挡层190的表面高于所述伪栅极层171a的顶面，因此，当平坦化所述介电材料层180a的工艺停止时，所述的阻挡层190也被去除了一部分，所述的平坦化工艺例如化学机械研磨工艺(CMP)。形成所述介电层180后，所述第一区域和第二区域介电层180的表面平齐，并且所述伪栅极层171a的顶面以及阻挡层190的顶面也都与所述介电层180的表面平齐。本申请实施例中所述的“平齐”指完全水平或者虽然期望为完全水平，但是由于工艺操作以及控制的问题，两个相对比的平面大体上在同一水平面，其表面高度差在工艺允许的最大误差范围内。
参考附图11所示，去除所述第一区域伪栅极层171b表面的阻挡层190。去除所述阻挡层190的工艺例如为干法刻蚀工艺，所述干法刻蚀工艺所采用的等离子体包括CF4。
参考附图12所示，去除所述第一区域的伪栅极层171b和第二区域的伪栅极层171a，至暴露所述第一区域和所述第二区域的栅介质层141b和141a。去除所述第一区域的伪栅极层171b和第二区域的伪栅极层171a的工艺例如为干法刻蚀工艺。
参考附图13所示，在所述栅介质层141b和141a表面形成金属栅191。形成所述金属栅的工艺例如为化学气相沉积或者物理气相沉积，在所述栅介质层141a，栅介质层141b的表面沉积金属栅材料，所述金属栅材料同时会沉积在所述介电层180的表面，后续采用平坦化工艺例如CMP工艺研磨所述金属栅材料至所述栅介质层141a，栅介质层141b表面的金属栅材料表面与所述介电层表面平齐，形成金属栅191。所述金属栅材料包括功函数金属，例如金属钨，金属铝，金属钴等。本申请实施例所述的金属栅材料例如为金属铝。
本申请提供的半导体结构及其形成方法，首先刻蚀所述第一区域的半导体衬底，使所述第一区域和第二区域的半导体衬底表面形成高度差，所述的高度差大于所述第一区域和第二区域栅介质材料层的厚度差，从而确保在后续形成伪栅极材料层之后，所述第一区域的伪栅极材料层顶面依然低于所述第二区域的伪栅极材料层顶面，从而避免在后续的CMP工艺中研磨掉一部分第一区域的伪栅极层，从而影响最后形成的金属栅极的厚度，从而影响器件性能甚至导致第一区域的器件无法工作。
进一步，所述的半导体结构及其制作方法，在第一区域和第二区域都形成伪栅极层之后，在所述第一区域的伪栅极层表面形成阻挡层，所述阻挡层在后续的CMP工艺中作为第一区域伪栅极层的保护层，不仅避免第一区域的伪栅极层在CMP工艺中被去除掉一部分，并且在CMP工艺之后使所述第一区域剩余的阻挡层的顶面和第二区域的伪栅极层的顶面平齐，保证后续形成金属栅后所述第一区域和第二区域的金属栅表面也保持水平，避免影响第一区域和第二区域的器件性能。
更进一步，形成层间介质层之后，所述层间介质层表面与所述第二区域伪栅极层的顶面平齐，并且所述层间介质层表面与所述第一区域的阻挡层表面也平齐，也就是说所述第一区域的伪栅极层表面依然存在一层阻挡层，所述阻挡层由后续干法刻蚀去除，从而避免了CMP工艺中的残留物(比如SiN等)依然留存在第一区域的伪栅极层表面，从而导致器件缺陷。
参考附图13，本申请实施例还提供一种半导体结构，包括半导体衬底100，所述半导体衬底100包括第一区域110和第二区域120，其中，所述第一区域110的半导体衬底100顶面低于所述第二区域120的半导体衬底100顶面；栅介质层，分别位于所述第一区域110和第二区域120的半导体衬底100表面，所述第一区域110栅介质层141b的顶面低于所述第二区域120栅介质层141a的顶面，且第一区域110栅介质层141b厚度大于第二区域120栅介质层141a的厚度；金属栅191，分别位于所述第一区域110以及第二区域120栅介质层141b和141a的表面；层间介质层180，位于所述半导体衬底100的第一区域110和第二区域120上且覆盖栅介质层和金属栅的侧壁。
在本申请的实施例中，所述层间介质层180覆盖所述半导体衬底100的第一区域110和第二区域120，且所述层间介质层180表面与所述金属栅191的顶面水平。所述半导体结构可以由本申请实施例所述的形成方法制得。
所述半导体结构还可以包括隔离所述第一区域和第二区域的隔离结构130。
在本申请的实施例中，所述第一区域的半导体衬底顶面低于所述第二区域的半导体衬底顶面180埃至250埃。
在本申请的实施例中，所述第一区域的栅介质材料层的厚度为180埃至250埃，所述第二区域的栅介质材料层的厚度为5埃至15埃。
在本申请的实施例中，所述金属栅的材料包括铝。
在本申请的实施例中，所述第一区域栅介质层的顶面低于所述第二区域栅介质层的顶面。
在本申请的实施例中，所述层间介质层表面与所述金属栅的顶面齐平。
综上所述，在阅读本详细公开内容之后，本领域技术人员可以明白，前述详细公开内容可以仅以示例的方式呈现，并且可以不是限制性的。尽管这里没有明确说明，本领域技术人员可以理解本申请意图囊括对实施例的各种合理改变，改进和修改。这些改变，改进和修改旨在由本申请提出，并且在本申请的示例性实施例的精神和范围内。
应当理解，本实施例使用的术语“和/或”包括相关联的列出项目中的一个或多个的任意或全部组合。应当理解，当一个元件被称作“连接”或“耦接”至另一个元件时，其可以直接地连接或耦接至另一个元件，或者也可以存在中间元件。
类似地，应当理解，当诸如层、区域或衬底之类的元件被称作在另一个元件“上”时，其可以直接在另一个元件上，或者也可以存在中间元件。与之相反，术语“直接地”表示没有中间元件。还应当理解，术语“包含”、“包含着”、“包括”和/或“包括着”，在此使用时，指明存在所记载的特征、整体、步骤、操作、元件和/或组件，但并不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。
还应当理解，尽管术语第一、第二、第三等可以在此用于描述各种元件，但是这些元件不应当被这些术语所限制。这些术语仅用于将一个元件与另一个元件区分开。因此，在没有脱离本发明的教导的情况下，在一些实施例中的第一元件在其他实施例中可以被称为第二元件。相同的参考标号或相同的参考标志符在整个说明书中表示相同的元件。
此外，通过参考作为理想化的示例性图示的截面图示和/或平面图示来描述示例性实施例。因此，由于例如制造技术和/或容差导致的与图示的形状的不同是可预见的。因此，不应当将示例性实施例解释为限于在此所示出的区域的形状，而是应当包括由例如制造所导致的形状中的偏差。例如，被示出为矩形的蚀刻区域通常会具有圆形的或弯曲的特征。因此，在图中示出的区域实质上是示意性的，其形状不是为了示出器件的区域的实际形状也不是为了限制示例性实施例的范围。
Claims (13)
1.一种半导体结构的形成方法，包括：
提供半导体衬底，所述半导体衬底包括第一区域和第二区域；
刻蚀所述半导体衬底的第一区域，使所述第一区域和第二区域的半导体衬底表面形成高度差；
分别在所述第一区域和所述第二区域的半导体衬底表面形成栅介质材料层，且第一区域栅介质材料层的厚度大于第二区域栅介质材料层的厚度，所述第一区域栅介质材料层的顶面低于所述第二区域栅介质材料层的顶面，并在所述栅介质材料层表面形成伪栅极材料层；
刻蚀所述伪栅极材料层以及所述栅介质材料层，在第一区域和第二区域上均形成伪栅极层和栅介质层，第一区域上的伪栅极层的顶部表面低于第二区域上的伪栅极层的顶部表面；
在所述第一区域的伪栅极层的顶部表面形成阻挡层，所述阻挡层的顶面高于所述第二区域伪栅极层的顶面；
形成所述阻挡层之后，在所述第一区域和第二区域上形成覆盖伪栅极层和栅介质层的侧壁的层间介质层，形成所述层间介质层的方法包括：在所述第一区域和第二区域的半导体衬底上形成覆盖伪栅极层和栅介质层的层间介质材料层，所述层间介质材料层的表面高于所述第二区域伪栅极层的表面；研磨所述层间介质材料层直至暴露出第二区域伪栅极层的表面，使层间介质材料层形成所述层间介质层；
形成所述层间介质层之后，去除所述第一区域伪栅极层表面的阻挡层；
去除所述第一区域和第二区域的伪栅极层之后，在所述栅介质层表面形成金属栅，所述层间介质层表面与所述金属栅的顶面齐平。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，刻蚀去除的所述第一区域的半导体衬底的厚度等于所述第一区域和第二区域栅介质材料层的厚度差与形成层间介质层之后剩余的所述阻挡层的厚度之和。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，形成层间介质层之后剩余的所述阻挡层的厚度为60埃至100埃。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺刻蚀所述半导体衬底的第一区域，使所述第一区域和第二区域的半导体衬底表面形成高度差。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，刻蚀去除的所述第一区域的半导体衬底的厚度为180埃至250埃。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一区域的栅介质材料层的厚度为180埃至250埃，所述第二区域的栅介质材料层的厚度为5埃至15埃。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述金属栅的材料包括铝。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一区域栅介质层的顶面低于所述第二区域栅介质层的顶面。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：
在形成阻挡层之前，在所述第一区域和第二区域的所述伪栅极层的栅介质层两侧的半导体衬底中形成源掺杂层和漏掺杂层；
在所述第一区域和第二区域的半导体衬底上、栅介质层的侧壁，以及伪栅极层的侧壁和顶部表面上形成金属硅化阻挡层，位于所述第一区域的伪栅极层上的金属硅化阻挡层构成所述阻挡层；
去除所述源掺杂层和漏掺杂层表面的金属硅化阻挡层、以及位于第二区域伪栅极层上的金属硅化阻挡层之后，对所述源掺杂层和漏掺杂层执行金属硅化处理。
10.一种半导体结构，包括：
半导体衬底，所述半导体衬底包括第一区域和第二区域，所述第一区域的半导体衬底顶面低于所述第二区域的半导体衬底顶面；
栅介质层，分别位于所述第一区域和第二区域的半导体衬底表面，且第一区域栅介质层厚度大于第二区域栅介质层的厚度，所述第一区域栅介质层的顶面低于所述第二区域栅介质层的顶面；
金属栅，分别位于所述第一区域以及第二区域栅介质层表面；
层间介质层，位于所述半导体衬底的第一区域和第二区域上且覆盖栅介质层和金属栅的侧壁，所述层间介质层表面与所述金属栅的顶面齐平。
11.如权利要求10所述半导体结构，其特征在于，所述第一区域的半导体衬底顶面低于所述第二区域的半导体衬底顶面180埃至250埃。
12.如权利要求10所述半导体结构，其特征在于，所述第一区域的栅介质材料层的厚度为180埃至250埃，所述第二区域的栅介质材料层的厚度为5埃至15埃。
13.如权利要求10所述半导体结构，其特征在于，所述金属栅的材料包括铝。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010267053.5A CN113496885B (zh) | 2020-04-07 | 2020-04-07 | 半导体结构及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010267053.5A CN113496885B (zh) | 2020-04-07 | 2020-04-07 | 半导体结构及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113496885A CN113496885A (zh) | 2021-10-12 |
| CN113496885B true CN113496885B (zh) | 2024-03-22 |
Family
ID=77995431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010267053.5A Active CN113496885B (zh) | 2020-04-07 | 2020-04-07 | 半导体结构及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113496885B (zh) |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006108355A (ja) * | 2004-10-05 | 2006-04-20 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2006269521A (ja) * | 2005-03-22 | 2006-10-05 | Toshiba Corp | 半導体記憶装置の製造方法 |
| KR20120004108A (ko) * | 2010-07-06 | 2012-01-12 | 주식회사 하이닉스반도체 | 반도체 장치 및 그 제조방법 |
| CN102487000A (zh) * | 2010-12-03 | 2012-06-06 | 无锡华润上华半导体有限公司 | 栅区刻蚀方法和系统 |
| CN103137657A (zh) * | 2011-11-25 | 2013-06-05 | 中芯国际集成电路制造(上海)有限公司 | 半导体集成器件及其形成方法 |
| CN105097688A (zh) * | 2014-05-09 | 2015-11-25 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法、电子装置 |
| CN105097510A (zh) * | 2014-04-17 | 2015-11-25 | 中芯国际集成电路制造(上海)有限公司 | 晶体管的形成方法 |
| CN105826264A (zh) * | 2015-01-09 | 2016-08-03 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004241733A (ja) * | 2003-02-10 | 2004-08-26 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| KR20120054935A (ko) * | 2010-11-22 | 2012-05-31 | 삼성전자주식회사 | 고유전체층을 게이트 절연층으로 채택하는 반도체 소자 및 그 제조방법들 |
| US9515071B2 (en) * | 2014-12-24 | 2016-12-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Asymmetric source/drain depths |
-
2020
- 2020-04-07 CN CN202010267053.5A patent/CN113496885B/zh active Active
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006108355A (ja) * | 2004-10-05 | 2006-04-20 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2006269521A (ja) * | 2005-03-22 | 2006-10-05 | Toshiba Corp | 半導体記憶装置の製造方法 |
| KR20120004108A (ko) * | 2010-07-06 | 2012-01-12 | 주식회사 하이닉스반도체 | 반도체 장치 및 그 제조방법 |
| CN102487000A (zh) * | 2010-12-03 | 2012-06-06 | 无锡华润上华半导体有限公司 | 栅区刻蚀方法和系统 |
| CN103137657A (zh) * | 2011-11-25 | 2013-06-05 | 中芯国际集成电路制造(上海)有限公司 | 半导体集成器件及其形成方法 |
| CN105097510A (zh) * | 2014-04-17 | 2015-11-25 | 中芯国际集成电路制造(上海)有限公司 | 晶体管的形成方法 |
| CN105097688A (zh) * | 2014-05-09 | 2015-11-25 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法、电子装置 |
| CN105826264A (zh) * | 2015-01-09 | 2016-08-03 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN113496885A (zh) | 2021-10-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI527237B (zh) | 半導體裝置及其製造方法 | |
| US9276089B2 (en) | FinFETs and methods for forming the same | |
| US9105632B2 (en) | Semiconductor structures | |
| US9412837B2 (en) | Methods of manufacturing semiconductor devices | |
| US5262346A (en) | Nitride polish stop for forming SOI wafers | |
| WO2016064765A1 (en) | Methods and apparatus for forming horizontal gate all around device structures | |
| US8962430B2 (en) | Method for the formation of a protective dual liner for a shallow trench isolation structure | |
| WO2009032576A2 (en) | Method to fabricate adjacent silicon fins of differing heights | |
| US20190067099A1 (en) | Methods for Reducing Contact Depth Variation in Semiconductor Fabrication | |
| CN113725277A (zh) | 半导体装置 | |
| KR100307651B1 (ko) | 반도체장치의제조방법 | |
| US20080081433A1 (en) | Method for Forming a Shallow Trench Isolation Structure | |
| US11810786B2 (en) | Method for fabricating semiconductor device | |
| CN109698119B (zh) | 一种半导体器件的制造方法和半导体器件 | |
| CN113496885B (zh) | 半导体结构及其形成方法 | |
| CN107248495B (zh) | 一种高能离子注入工艺中形成高深宽比隔离的方法 | |
| CN113764505B (zh) | 半导体结构及其形成方法 | |
| US8269307B2 (en) | Shallow trench isolation structure and method for forming the same | |
| US11328960B2 (en) | Semiconductor structure with gate-all-around devices and stacked FinFET devices | |
| CN113745110B (zh) | 半导体结构及其形成方法 | |
| US9508588B2 (en) | Methods for fabricating integrated circuits with isolation regions having uniform step heights | |
| CN113053816B (zh) | 半导体结构及其形成方法 | |
| KR100307537B1 (ko) | 반도체소자의 게이트 형성방법 | |
| US20130189821A1 (en) | Methods for fabricating semiconductor devices with reduced damage to shallow trench isolation (sti) regions | |
| CN117012648A (zh) | 消除硅沟槽刻蚀中侧墙残留的方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |